TWI455188B - 包括其間具有步進差異之閘極圖案之半導體積體電路裝置，配置在閘極圖案之間之連接線，以及製造其之方法 - Google Patents

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Description

包括其間具有步進差異之閘極圖案之半導體積體電路裝置，配置在閘極圖案之間之連接線，以及製造其之方法
本發明係關於半導體積體電路(IC)裝置及製造其之方法，且更特定言之係關於包括其間具有步進差異之閘極圖案之半導體IC裝置及插入於閘極圖案之間的連接線以及製造其之方法。
通常，藉由在半導體基板所劃分為之單元陣列區域及周邊電路區域中形成閘極圖案來製造半導體IC裝置。在此情況下，半導體基板包括有效區域及裝置隔離層，其配置於單元陣列區域及周邊電路區域中。歸因於設計規則之減小，半導體IC裝置包括配置於單元陣列區域中之有效區域及裝置隔離層之頂面以下的一閘極圖案及配置於周邊電路區域中之有效區域之頂面上的另一閘極圖案。因此，配置於單元陣列區域中之閘極圖案組成半導體IC裝置中之一3維電晶體。與在設計規則之減小之前相比，半導體IC裝置可藉由使用配置於單元陣列區域中之閘極圖案來改良電流可驅動性。
然而，隨著設計規則之繼續減小，半導體IC裝置可能不具有改良電流可驅動性之閘極圖案。此係歸因於配置於單元陣列區域及周邊電路區域中之閘極圖案同時分別形成於有效區域之頂面以下及以上以簡化半導體製造過程之事實。因此，由於閘極圖案在其間具有相對於有效區域之頂面的步進差異，因此半導體製造過程可能根據處理環境而 侵害配置於單元陣列區域中之閘極圖案及/或配置於周邊電路區域中之閘極圖案。結果，配置於單元陣列區域中之閘極圖案及/或配置於周邊電路區域中之閘極圖案可能在半導體製造過程期間受到侵害且不合需要地成形。
上文所述之閘極圖案已揭示於Hiroyuki Uchiyama所申請之美國專利公開案第2006/0097314號中。根據美國專利公開案第2006/0097314號，製備具有記憶體單元區域及周邊電路區域之半導體基板。在記憶體單元區域及周邊電路區域中配置隔離溝槽。以氧化矽層來填充隔離溝槽。氧化矽層界定配置於記憶體單元區域中之有效區域及配置於周邊電路區域中之有效區域。閘電極經分別配置於該等有效區域上且自有效區域之頂面突出。閘電極由傳導材料形成。分別在該等閘電極上配置罩蓋。罩蓋由絕緣材料形成。接觸插塞經分別配置為鄰近於該等閘電極且接觸有效區域。接觸插塞由傳導材料形成。
然而，根據美國專利公開案第2006/0097314號，半導體裝置可能不會隨同設計規則之減小而改良電流可驅動性，因為配置於記憶體單元區域中之閘電極自有效區域之頂面突出。換言之，隨著設計規則之持續縮減，閘電極可能連同記憶體單元區域及周邊電路區域中之接觸插塞而極大地增大寄生電容。特定言之，配置於記憶體單元區域中之閘電極可能歸因於設計規則之持續縮減而存在與記憶體單元區域之有效區域上的接觸插塞之短路。結果，接觸插塞可增大記憶體單元區域中之閘電極的內部電阻，藉此使得半 導體裝置之電流可驅動性降級。本發明解決習知技術之此等及其他劣勢。
在一態樣中，本發明之實施例係針對包括其間具有步進差異之閘極圖案之半導體IC裝置及插入於閘極圖案之間的連接線。半導體IC裝置包括具有周邊電路區域及單元陣列區域之半導體基板。將單元陣列區域劃分為單元邊緣區域及單元中央區域。單元中央區域大體上由單元邊緣區域環繞。單元邊緣區域大體上由周邊電路區域環繞。裝置隔離層配置於周邊電路區域、單元邊緣區域及單元中央區域中。裝置隔離層界定單元中央區域及單元邊緣區域中之單元有效區域，且界定周邊電路區域中之周邊有效區域。周邊閘極圖案配置於周邊電路區域之周邊有效區域上。周邊閘極圖案自周邊有效區域之頂面向上延伸。單元閘極圖案分別配置於單元中央區域及單元邊緣區域之單元有效區域中。單元閘極圖案分別突出至單元有效區域中。連接線接觸單元邊緣區域之單元閘極圖案及單元有效區域。
因此，本發明之實施例提供包括配置於單元陣列區域及周邊電路區域中、其間具有步進差異之閘極圖案之半導體IC裝置及插入於閘極圖案之間的連接線。藉由使用不同處理操作而在單元陣列區域及周邊電路區域中形成其間具有步進差異之閘極圖案，且在單元陣列區域與周邊電路區域之間形成連接線，與習知方法相比，可改良半導體IC裝置之電流可驅動性。
現將於後文中參看展示本發明之例示性實施例之隨附圖式來更為充分地描述根據本發明的包括其間具有步進差異之閘極圖案之半導體積體電路(IC)裝置及插入於閘極線之間的連接線以及製造其之方法。
圖1A及圖1B為展示根據本發明之一些實施例之半導體積體電路(IC)裝置的布局圖，且圖2A為展示沿圖1A之線I-I'所截取之根據本發明之一些實施例之半導體IC裝置的橫截面圖。圖2B為展示沿圖1A之線II-II'所截取之根據本發明之一些實施例之半導體IC裝置的橫截面圖。圖2C為展示沿圖1B之線II-II'所截取之根據本發明之一些實施例之半導體IC裝置的橫截面圖。
參看圖1A、圖1B及圖2A至圖2C，根據本發明之一些實施例之半導體IC裝置135包括具有單元陣列區域C(參看圖1A及圖1B)及周邊電路區域P(參看圖1A及圖1B)之半導體基板5(參看圖2A至圖2C)。半導體基板5可包括具有預定類型之傳導性(亦即，n型或p型傳導性)的傳導材料。單元陣列區域C可包括尺寸大體上近似於半導體IC裝置135之設計規則的圖案。可將單元陣列區域C劃分為單元中央區域A及單元邊緣區域B。單元邊緣區域B可環繞單元中央區域A且由周邊電路區域P所環繞。周邊電路區域P可包括尺寸大於配置於單元陣列區域C中之圖案之設計規則的圖案。
裝置隔離層12配置於單元中央區域A、單元邊緣區域B及周邊電路區域P中。裝置隔離層12可包括一或多個絕緣 層。在本發明之一實施例中，如圖2A及圖2B所示，裝置隔離層12可界定配置於單元中央區域A中之單元有效區域14、配置於單元邊緣區域B中之單元有效區域16及配置於周邊電路區域P中的周邊有效區域18。半導體基板5之單元中央區域A可包括複數個單元有效區域14。半導體基板5之單元邊緣區域B可包括複數個單元有效區域16。當在單元中央區域A中配置複數個單元有效區域14且在單元邊緣區域B中配置複數個單元有效區域16時，如圖1A所示，配置於單元中央區域A中之選定單元有效區域14可與配置於單元邊緣區域B中之兩個選定單元有效區域16形成一對。周邊有效區域18可或可不對應於配置於單元中央區域A中之選定單元有效區域14。
在本發明之另一實施例中，如圖2A及圖2C所示，裝置隔離層12可界定配置於單元中央區域A中之單元有效區域14及配置於周邊電路區域P中之周邊有效區域18。在此情況下，如圖1B所示，裝置隔離層12不界定單元邊緣區域B中之兩個選定單元有效區域16。半導體基板5之單元中央區域A中之裝置隔離層12可包括複數個單元有效區域14。當在單元中央區域A中配置複數個單元有效區域14時，周邊有效區域18可或可不對應於配置於單元中央區域A中之選定單元有效區域14。後文中，為了簡潔起見而將配置於單元中央區域A中之選定單元有效區域稱作單元中央區域A之單元有效區域14。又，將配置於單元邊緣區域B中之兩個選定單元有效區域16稱作單元邊緣區域B之單元有效 區域16。
再次參看圖1A、圖1B及圖2A至圖2C，在本發明之一實施例中，將兩個單元閘極圖案59(參看圖1A、圖2A及圖2B)配置於裝置隔離層12及單元有效區域14及16上。單元閘極圖案59中之每一者可包括依序堆疊的單元閘極48及單元閘極覆蓋圖案58。將單元閘極48配置於單元有效區域14及16以及裝置隔離層12之頂面以下且朝向半導體基板5而延伸。單元閘極48可由傳導層形成。單元閘極覆蓋圖案58可配置於單元有效區域14及16以及裝置隔離層12上，且自單元有效區域14及16以及裝置隔離層12突出。單元閘極覆蓋圖案58可由絕緣層形成。單元閘極覆蓋圖案58可具有預定曲率半徑R。因此，可跨越單元中央區域A及單元邊緣區域B而將單元閘極圖案59配置於裝置隔離層12及單元有效區域14及16上。單元閘極圖案59可對應於單元中央區域A之單元有效區域14，且亦可對應於單元邊緣區域B之各別單元有效區域16。
在本發明之另一實施例中，將兩個單元閘極圖案59(參看圖1B、圖2A及圖2C)配置於單元中央區域A之裝置隔離層12及單元有效區域14上。單元閘極圖案59中之每一者可包括依序堆疊的單元閘極48及單元閘極覆蓋圖案58。可將單元閘極48配置於單元有效區域14及裝置隔離層12之頂面以下且朝向半導體基板5而延伸。單元閘極覆蓋圖案58可配置於單元有效區域14及裝置隔離層12中，且自單元有效區域14及裝置隔離層12之頂面突出。單元閘極覆蓋圖案58 可具有預定曲率半徑R。因此，可跨越單元中央區域A及單元邊緣區域B而將單元閘極圖案59配置於單元有效區域14及裝置隔離層12上。單元閘極圖案59可對應於單元中央區域A之單元有效區域14。
根據本發明之一些實施例，如圖1A、圖1B、圖2B及圖2C所示，將周邊閘極圖案73配置於周邊有效區域18上。周邊閘極圖案73可包括依序堆疊的周邊閘極下部圖案27、周邊閘極上部圖案66及周邊閘極覆蓋圖案68。周邊閘極覆蓋圖案68可由絕緣層形成。周邊閘極上部圖案66及周邊閘極下部圖案27中之每一者可由傳導層形成。可將周邊閘極圖案73配置於周邊電路區域P中以覆蓋周邊有效區域18及裝置隔離層12。周邊閘極圖案73可自周邊有效區域18之頂面向上延伸。
再次參看圖1A、圖1B及圖2A至圖2C，根據本發明之一些實施例，將第一單元電節點104及第二單元電節點130(參看圖1A、圖1B及圖2A)鄰近於單元中央區域A之單元閘極圖案59而配置於單元有效區域14上。第一單元電節點104可為互連結構，其插入於單元閘極圖案59之間且接觸單元有效區域14。第二單元電節點130可為儲存結構，其藉由在其間插入互連結構(亦即，第一單元電節點104)而與單元有效區域14接觸。在另一情況中，第一單元電節點104及第二單元電節點130可為互連結構。互連結構可為位元線圖案或另一電路互連線。互連結構可為傳導層。當半導體IC裝置135為動態隨機存取記憶體(DRAM)裝置時，儲 存結構可包括依序堆疊之節點插塞119及電容器128。電容器128可包括下部電極122、介電層124及上部電極126。上部電極126、下部電極122及節點插塞119中之每一者可由傳導層形成。當半導體IC裝置135為相變隨機存取記憶體(PRAM)裝置時，儲存結構可由相變材料形成。又，當半導體IC裝置135為鐵電隨機存取記憶體(FRAM)裝置時，儲存結構可由鐵電材料形成。
根據本發明之一些實施例，如圖1A、圖1B、圖2B及圖2C所示，將周邊電節點108鄰近於周邊閘極圖案73而配置於周邊有效區域18上。周邊電節點108可為互連結構。互連結構可為傳導層。在本發明之一實施例中，如圖1A及圖2B所示，連接線106與單元邊緣區域B之單元閘極圖案59及單元有效區域16接觸。連接線106可由傳導層形成。連接線106中之每一者可跨越單元閘極覆蓋圖案58而接觸單元閘極48。各別連接線106可配置於單元閘極48上以在其不同部分具有不同寬度。在本發明之另一實施例中，如圖1B及圖2C所示，連接線107與單元邊緣區域B之單元閘極圖案59及裝置隔離層12接觸。連接線107中之每一者可跨越單元閘極覆蓋圖案58而接觸單元閘極48。可將連接線107配置於單元閘極48上以具有相同寬度。又，連接線107可大體上環繞單元閘極48，且自單元閘極48朝向半導體基板5延伸。
再次參看圖1A、圖1B及圖2A至圖2C，在本發明之一實施例中，如圖2A及圖2B所示，單元雜質擴散區域82配置 於單元中央區域A之單元有效區域14及單元邊緣區域B之單元有效區域16上，且與單元閘極圖案59重疊。配置於單元中央區域A中之單元雜質擴散區域82可經由單元有效區域14接觸第一單元電節點104及第二單元電節點130。配置於單元邊緣區域B中之單元雜質擴散區域82可分別經由單元有效區域16接觸連接線106。在本發明之另一實施例中，如圖2A及圖2C所示，單元雜質擴散區域82配置於單元中央區域A之單元有效區域14上且與單元閘極圖案59重疊。單元雜質擴散區域82可具有與半導體基板5相反之傳導性。單元中央區域A之單元雜質擴散區域82可經由單元有效區域14而分別接觸第一單元電節點104及第二單元電節點130。根據本發明之一些實施例，如圖2B及圖2C所示，周邊雜質擴散區域89配置於周邊有效區域18上且與周邊閘極圖案73重疊。周邊雜質擴散區域89可為輕微摻雜的汲極(LDD)區域，其包括周邊輕微摻雜區域84及周邊重摻雜區域86。周邊雜質擴散區域89可包括周邊輕微摻雜區域84及周邊重摻雜區域86中之任一者或兩者。周邊雜質擴散區域89可經由周邊有效區域18而分別接觸周邊電節點108。
根據本發明之一些實施例，如圖2A至圖2C所示，可在半導體基板5上依序堆疊蝕刻終止層94、內埋式層間絕緣層98及平面化層間絕緣層113以覆蓋單元中央區域A、單元邊緣區域B及周邊電路區域P。蝕刻終止層94、內埋式層間絕緣層98及平面化層間絕緣層113中之每一者可為一絕緣 層。平面化層間絕緣層113、內埋式層間絕緣層98及蝕刻終止層94可覆蓋第一單元電節點104、連接線106及/或107及周邊電節點108，且大體上環繞第二單元電節點130。如圖2A至圖2C所示，焊墊上部層23可配置於單元有效區域14及/或16及周邊有效區域18上以大體上環繞第一單元電節點104及第二單元電節點130及周邊電節點108。焊墊下部層38可分別接觸焊墊上部層23且大體上環繞單元閘極圖案59。焊墊下部層38及焊墊上部層23可為絕緣層。
後文中，將參看其餘圖式而描述製造包括其間具有步進差異之閘極圖案之半導體IC裝置及插入於閘極圖案之間的連接線之方法。
圖3A至圖10A為說明根據本發明之一些實施例之製造沿圖1A之線I-I'所截取之半導體IC裝置的方法之橫截面圖，且圖3B至圖10B為說明根據本發明之一些實施例之製造沿圖1A之線II-II'所截取之半導體IC裝置的方法之橫截面圖。圖3C至圖10C為說明根據本發明之一些實施例之製造沿圖1B之線II-II'所截取之半導體IC裝置的方法之橫截面圖。
參看圖1A、圖1B及圖3A至圖3C，根據本發明之一些實施例，製備具有單元中央區域A、單元邊緣區域B及周邊電路區域P之半導體基板5。半導體基板5可包括具有預定類型之傳導性(亦即，n型或p型傳導性)的傳導材料。可形成周邊電路區域P以環繞單元邊緣區域B。可形成單元邊緣區域B以環繞單元中央區域A。單元中央區域A及單元邊緣 區域B組成單元陣列區域C。如圖3A至圖3C所示，裝置隔離層12形成於半導體基板5中。裝置隔離層12可由含有插入於矽晶格中之金屬原子及/或非金屬原子之絕緣材料形成。裝置隔離層12可包括一或多個絕緣層。可形成裝置隔離層12以界定單元中央區域A中之單元有效區域14，且界定周邊電路區域P中之周邊有效區域18。
在本發明之一實施例中，如圖1A、圖3A及圖3B所示，可形成裝置隔離層12以不僅界定單元中央區域A之單元有效區域14及周邊電路區域P之周邊有效區域18，且亦界定單元邊緣區域B之單元有效區域16。又，焊墊上部層23形成於單元有效區域14及16及周邊有效區域18上。在本發明之另一實施例中，如圖1B、圖3A及圖3C所示，裝置隔離層12界定單元中央區域A之單元有效區域14及周邊電路區域P之周邊有效區域18，但其不界定單元邊緣區域B中之單元有效區域16。因此，可貫穿單元邊緣區域B而形成裝置隔離層12。又，焊墊上部層23形成於單元有效區域14及周邊有效區域18上。根據本發明之一些實施例，焊墊上部層23可由含有插入於矽晶格中之金屬原子及/或非金屬原子之絕緣材料形成。
參看圖1A、圖1B及圖4A至圖4C，根據本發明之一些實施例，周邊閘極下部層26及犧牲層29如圖4A至圖4C中所示依序形成於焊墊上部層23上。犧牲層29可由絕緣材料形成。犧牲層29可為氮化矽層。周邊閘極下部層26可由傳導材料形成。周邊閘極下部層26可為摻雜多晶矽層。光阻層 (未圖示)形成於犧牲層29上。可使用如一般熟習此項技術者所知之半導體光微影製程來獲得光阻層。在本發明之一實施例中，可將光阻層形成為具有與單元中央區域A及單元邊緣區域B之各別單元有效區域14及16重疊且曝露犧牲層29之開口。如圖4A及圖4B所示，使用光阻層作為蝕刻遮罩而部分地蝕刻單元中央區域A及單元邊緣區域B之單元有效區域14及16以依序穿透犧牲層29及周邊閘極下部層26，使得形成通道溝槽34。
在本發明之另一實施例中，可將光阻層形成為具有與單元中央區域A之各別單元有效區域14及單元邊緣區域B之裝置隔離層12重疊且曝露犧牲層29之開口。如圖4A及圖4C所示，使用光阻層作為蝕刻遮罩而部分地蝕刻單元中央區域A之單元有效區域14及單元邊緣區域B之裝置隔離層12以依序穿透犧牲層29及周邊閘極下部層26，使得形成通道溝槽34。
在本發明之一些實施例中，在形成通道溝槽34之後，自半導體基板5移除光阻層。
參看圖1A、圖1B及圖5A至圖5C，在本發明之一實施例中，焊墊下部層38分別形成於在單元中央區域A及單元邊緣區域B中形成之通道溝槽34中。可形成焊墊下部層38以等形地覆蓋形成於單元中央區域A及單元邊緣區域B中之通道溝槽34且接觸焊墊上部層23。單元閘極層44形成於犧牲層29上以填充形成於單元中央區域A及單元邊緣區域B中之通道溝槽34。
在本發明之另一實施例中，如圖5A及圖5C所示，焊墊下部層38分別形成於在單元中央區域A及單元邊緣區域B中形成之通道溝槽34中。可形成焊墊下部層38以等形地覆蓋形成於單元中央區域A中之通道溝槽34且接觸焊墊上部層23。單元閘極層44形成於犧牲層29上以填充形成於單元中央區域A及單元邊緣區域B中之通道溝槽34。根據本發明之一些實施例，焊墊下部層38可由含有插入於矽晶格中之金屬原子及/或非金屬原子之絕緣材料形成。單元閘極層44可由傳導材料形成。單元閘極層44可為金屬層或摻雜多晶矽層。
參看圖1A、圖1B及圖6A至圖6C，在本發明之一實施例中，如圖6A及圖6B所示，部分地蝕刻單元閘極層44以曝露犧牲層29、周邊閘極下部層26及焊墊下部層38，從而使得單元閘極48分別形成於在單元中央區域A及單元邊緣區域B中形成之通道溝槽34中。單元閘極48可形成於在單元中央區域A及單元邊緣區域B中形成之裝置隔離層12及單元有效區域14及16之頂面以下。單元閘極覆蓋層54形成於犧牲層29上以覆蓋單元閘極48，且填充形成於單元中央區域A及單元邊緣區域B中之通道溝槽34。
在本發明之另一實施例中，如圖6A及圖6C所示，部分地蝕刻單元閘極層44以曝露犧牲層29、周邊閘極下部層26及焊墊下部層38，從而使得單元閘極48分別形成於在單元中央區域A及單元邊緣區域B中形成之通道溝槽34中。單元閘極48可形成於在單元中央區域A中形成之單元有效區 域14之頂面及在單元邊緣區域B中形成的裝置隔離層12之頂面以下。單元閘極覆蓋層54形成於犧牲層29上以覆蓋單元閘極48，且填充形成於單元中央區域A及單元邊緣區域B中之通道溝槽34。根據本發明之一些實施例，單元閘極覆蓋層54可由絕緣材料形成。單元閘極覆蓋層54可為氮化矽層。
參看圖1A、圖1B及圖7A至圖7C，在本發明之一實施例中，如圖7A及圖7B所示，依序蝕刻單元閘極覆蓋層54及犧牲層29以曝露周邊閘極下部層26，從而使得單元閘極覆蓋圖案58分別形成於在單元中央區域A及單元邊緣區域B中形成之通道溝槽34中。單元閘極覆蓋圖案58可分別接觸單元閘極48、填充形成於單元中央區域A及單元邊緣區域B中之通道溝槽34且自裝置隔離層12及單元有效區域14及16突出。單元閘極覆蓋圖案58之頂面可與周邊閘極下部層26之頂面大體齊平。單元閘極覆蓋圖案58連同單元閘極48組成單元閘極圖案59。因此，單元閘極圖案59可跨越單元有效區域14、單元有效區域16及單元中央區域A與單元邊緣區域B之裝置隔離層12，且自單元有效區域14及16以及裝置隔離層12突出。
在本發明之另一實施例中，如圖7A及圖7C所示，依序蝕刻單元閘極覆蓋層54及犧牲層29以曝露周邊閘極下部層26，從而使得單元閘極覆蓋圖案58分別形成於在單元中央區域A及單元邊緣區域B中形成之通道溝槽34中。單元閘極覆蓋圖案58可分別接觸單元閘極48、填充形成於單元中 央區域A及單元邊緣區域B中之通道溝槽34且自單元有效區域14及裝置隔離層12突出。單元閘極覆蓋圖案58之頂面可與周邊閘極下部層26之頂面大體齊平。單元閘極覆蓋圖案58連同單元閘極48組成單元閘極圖案59。因此，單元閘極圖案59可跨越單元有效區域14及單元中央區域A與單元邊緣區域B之裝置隔離層12，且自單元有效區域14及裝置隔離層12突出。
根據本發明之一些實施例，如圖1A、圖1B及圖7A至圖7C所示，周邊閘極上部層62及周邊閘極覆蓋層64依序形成於周邊閘極下部層26上。周邊閘極覆蓋層64可由絕緣材料形成。周邊閘極覆蓋層64可為氮化矽層。周邊閘極上部層62可由傳導材料形成。周邊閘極上部層62可為金屬矽化物層。
參看圖1A、圖1B及圖8A至圖8C，根據本發明之一些實施例，光阻圖案(未圖示)形成於周邊閘極覆蓋層64上。可使用如一般熟習此項技術者所知之半導體光微影製程來形成光阻圖案。可將光阻圖案形成為對應於周邊有效區域18且曝露周邊閘極覆蓋層64。在本發明之一實施例中，如圖1A、圖8A及圖8B所示，使用光阻圖案作為蝕刻遮罩且使用裝置隔離層12、焊墊上部層23及單元閘極覆蓋圖案58作為蝕刻緩衝層而依序蝕刻周邊閘極覆蓋層64、周邊閘極上部層62及周邊閘極下部層26，使得形成周邊閘極圖案73。在本發明之另一實施例中，如圖1B、圖8A及圖8C所示，使用光阻圖案作為蝕刻遮罩且使用裝置隔離層12、焊墊上 部層23及單元閘極覆蓋圖案58作為蝕刻緩衝層而依序蝕刻周邊閘極覆蓋層64、周邊閘極上部層62及周邊閘極下部層26，使得形成周邊閘極圖案73。
根據本發明之一些實施例，在形成周邊閘極圖案73之後，自半導體基板5移除光阻圖案。如圖8A至圖8C所示，可將閘極覆蓋圖案58形成為具有預定曲率半徑R。此係由於閘極覆蓋圖案58在周邊閘極圖案73之形成期間遭受蝕刻損害。可將周邊閘極圖案73形成為具有依序堆疊之周邊閘極下部圖案27、周邊閘極上部圖案66及周邊閘極覆蓋圖案68。周邊閘極圖案73可形成於周邊有效區域18上，且自周邊有效區域18之頂面向上延伸。在本發明之一實施例中，使用單元閘極圖案59作為遮罩而於單元中央區域A之單元有效區域14及單元邊緣區域B之單元有效區域16中形成單元雜質擴散區域82。又，使用周邊閘極圖案73作為遮罩而於周邊電路區域P之周邊有效區域18中形成周邊輕微摻雜區域84。周邊輕微摻雜區域84可與周邊閘極圖案73重疊。單元雜質擴散區域82可與形成於單元中央區域A及單元邊緣區域B中之單元閘極圖案59重疊。
在本發明之另一實施例中，使用單元閘極圖案59作為遮罩而於單元中央區域A之單元有效區域14中形成單元雜質擴散區域82。又，使用周邊閘極圖案73作為遮罩而於周邊電路區域P之周邊有效區域18中形成周邊輕微摻雜區域84。周邊輕微摻雜區域84可與周邊閘極圖案73重疊。單元雜質擴散區域82可與形成於單元中央區域A中之單元閘極 圖案59重疊。根據本發明之一些實施例，可將周邊輕微摻雜區域84形成為具有與半導體基板5相同類型之傳導性或與半導體基板5相反類型之傳導性。可將單元雜質擴散區域82形成為具有與半導體基板5相反類型之傳導性。隨後，分隔層76形成於半導體基板5上以覆蓋周邊閘極圖案73及單元閘極圖案59。分隔層76可由絕緣材料形成。分隔層76可為氮化矽層。
參看圖1A、圖1B及圖9A至圖9C，根據本發明之一些實施例，如圖9A至圖9C所示，藉由使用回蝕製程來蝕刻分隔層76以使得周邊閘極分隔物79形成於周邊閘極圖案73之側壁上。在形成周邊閘極分隔物79之後，分隔層76之殘餘物不再鄰近於單元中央區域A及單元邊緣區域B中之單元閘極圖案59。此係歸因於單元閘極圖案59包括具有預定曲率半徑R之單元閘極覆蓋圖案58的事實。因此，在本發明之一些實施例中，單元閘極覆蓋圖案58使得能夠在穩定處理環境下執行後續半導體製造過程。其後，使用周邊閘極圖案73及周邊閘極分隔物79作為遮罩而在周邊有效區域18中形成周邊重摻雜區域86。周邊重摻雜區域86與周邊輕微摻雜區域84重疊以組成LDD型周邊雜質擴散區域89。可將周邊雜質擴散區域89形成為具有周邊輕微摻雜區域84及周邊重摻雜區域86中之任一者或兩者。
根據本發明之一些實施例，依序形成蝕刻終止層94及內埋式層間絕緣層98以覆蓋單元閘極圖案59及周邊閘極圖案73。蝕刻終止層94可由絕緣材料形成。蝕刻終止層94可為 氮化矽層。內埋式層間絕緣層98可由含有插入於矽晶格中之金屬原子及/或非金屬原子之絕緣材料形成。內埋式層間絕緣層98可包括一或多個絕緣層。在本發明之一實施例中，光阻層(未圖示)形成於內埋式層間絕緣層98上。可使用如一般熟習此項技術者所知之半導體光微影製程來形成光阻層。可將光阻層形成為具有與單元中央區域A之單元有效區域14、單元邊緣區域B之閘極圖案59及周邊電路區域P之周邊有效區域18重疊且曝露內埋式層間絕緣層98之開口。
再次參看圖1A、圖1B及圖9A至圖9C，在本發明之一實施例中，如圖9A及圖9B所示，使用光阻層作為蝕刻遮罩且使用單元有效區域14及16、周邊有效區域18及單元閘極圖案59作為蝕刻緩衝層來蝕刻內埋式層間絕緣層98、蝕刻終止層94、單元閘極覆蓋圖案58及焊墊上部層23，使得形成第一連接開孔102。可形成第一連接開孔102以曝露單元有效區域14及16、周邊有效區域18及單元邊緣區域B之單元閘極圖案59。更特定言之，第一連接開孔102中之一者可形成於單元邊緣區域B中以曝露單元閘極圖案59及配置為鄰近於單元閘極圖案59之單元有效區域16。在形成第一連接開孔102之後，自半導體基板5移除光阻層。傳導層(未圖示)形成於內埋式層間絕緣層98上以填充第一連接開孔102。可藉由依序堆疊金屬氮化物層及金屬層而形成傳導層。在傳導層上形成光阻圖案。可使用如一般熟習此項技術者所知之半導體光微影製程來形成光阻圖案。光阻圖 案可與第一連接開孔102重疊且曝露傳導層。
根據本發明之一實施例，使用光阻圖案作為蝕刻遮罩且使用內埋式層間絕緣層98作為蝕刻緩衝層來蝕刻傳導層，直至曝露內埋式層間絕緣層98。因此，如圖9A及圖9B所示，於單元中央區域A中形成第一單元電節點104，於單元邊緣區域B中形成連接線106，且於周邊電路區域P中形成周邊電節點108。如圖1A及圖9B所示，可將周邊電節點108形成為鄰近於周邊閘極圖案73，且使其分別與周邊雜質擴散區域89經由周邊有效區域18而接觸。如圖1A及圖9B所示，可使連接線106分別形成於單元邊緣區域B之單元閘極48上，且使其經由單元有效區域16與單元雜質擴散區域82接觸。連接線106可藉由使用單元邊緣區域B之單元雜質擴散區域82而控制單元閘極圖案59之內部電阻。此係歸因於以下之事實：與缺少單元雜質擴散區域82之情況相比，單元閘極圖案59可根據單元邊緣區域B之單元雜質擴散區域82的擴散程度而連同基板5減小寄生電容。在形成第一單元電節點104、連接線106及周邊電節點108之後，自半導體基板5移除光阻圖案。
根據本發明之一實施例，單元雜質擴散區域82防止連接線106、單元閘極圖案59及半導體基板5在單元邊緣區域B中彼此接觸。因此，單元雜質擴散區域82可增大形成連接線106所需之製程裕度。連接線106之功能係用以使單元閘極圖案59與配置於單元陣列區域C與周邊電路區域P之間鄰近周邊閘極圖案73處之周邊有效區域18電連接。如圖1A及 圖9A所示，可將第一單元電節點104形成於單元中央區域A之各單元閘極圖案59之間，且使其經由單元有效區域14與單元雜質擴散區域82中之一者接觸。
再次參看圖1A、圖1B及圖9A至圖9C，在本發明之另一實施例中，光阻層(未圖示)形成於內埋式層間絕緣層98上。可使用如一般熟習此項技術者所知之半導體光微影製程來形成光阻層。可將光阻層形成為具有與單元中央區域A之單元有效區域14、單元邊緣區域B之閘極圖案59及周邊電路區域P之周邊有效區域18重疊且曝露內埋式層間絕緣層98之開口。如圖1B、圖9A及圖9C所示，使用光阻層作為蝕刻遮罩且使用單元有效區域14、周邊有效區域18及單元閘極圖案59作為蝕刻緩衝層來蝕刻內埋式層間絕緣層98、蝕刻終止層94、單元閘極覆蓋圖案58、焊墊上部層23及裝置隔離層12，使得形成第一連接開孔102。可形成第一連接開孔102以曝露單元有效區域14、周邊有效區域18及單元邊緣區域B之單元閘極圖案59。更特定言之，第一連接開孔102中之一者可形成於單元邊緣區域B中以曝露單元閘極59及配置為鄰近於單元閘極48之裝置隔離層12，且自單元閘極48向半導體基板5延伸。在形成第一連接開孔102之後，自半導體基板5移除光阻層。
在本發明之另一實施例中，傳導層(未圖示)形成於內埋式層間絕緣層98上以填充第一連接開孔102。可藉由依序堆疊金屬氮化物層及金屬層而形成傳導層。在傳導層上形成光阻圖案。可使用如一般熟習此項技術者所知之半導體 光微影製程來形成光阻圖案。光阻圖案可與第一連接開孔102重疊且曝露傳導層。使用光阻圖案作為蝕刻遮罩且使用內埋式層間絕緣層98作為蝕刻緩衝層來蝕刻傳導層，直至曝露內埋式層間絕緣層98。因此，如圖1B、圖9A及圖9C所示，於單元中央區域A中形成第一單元電節點104，於單元邊緣區域B中形成連接線107且於周邊電路區域P中形成周邊電節點108。在形成第一單元電節點104、連接線107及周邊電節點108之後，自半導體基板5移除光阻圖案。
在本發明之另一實施例中，如圖1B及圖9C所示，可將周邊電節點108形成為鄰近於周邊閘極圖案73，且使其分別與周邊雜質擴散區域89經由周邊有效區域18而接觸。如圖1B及圖9C所示，可使連接線107分別形成於單元邊緣區域B之單元閘極48上，且使其與裝置隔離層12接觸。連接線107可大體上環繞單元閘極48，且自單元閘極48向半導體基板5突出。連接線107與單元閘極48之接觸面積經由裝置隔離層12而增大，使得可減小連接線107與單元閘極48之間的接觸電阻。連接線107用以使單元閘極圖案59與配置於單元陣列區域C與周邊電路區域P之間鄰近周邊閘極圖案73處之周邊有效區域18電連接。如圖1B及圖9A所示，可將第一單元電節點104形成於單元中央區域A之單元閘極圖案59之間，且使其經由單元有效區域14與單元雜質擴散區域82中之一者接觸。根據本發明之一些實施例，第一單元電節點104及周邊電節點108可為互連結構。
參看圖1A、圖1B及圖10A至圖10C，根據本發明之一些實施例，於內埋式層間絕緣層98上形成平面化層間絕緣層113(參看圖10A至圖10C)以覆蓋第一單元電節點104、周邊電節點108及連接線106或107。平面化層間絕緣層113可由含有插入於矽晶格中之金屬原子及/或非金屬原子之絕緣材料形成。平面化層間絕緣層113可包括一或多個絕緣層。光阻層(未圖示)形成於平面化層間絕緣層113上。可使用如一般熟習此項技術者所知之半導體光微影製程來形成光阻層。可將光阻層形成為具有分別形成於單元中央區域A中之第一單元電節點104之相對側上且與配置為鄰近單元閘極圖案59之單元有效區域14重疊以曝露平面化層間絕緣層113的開口。如圖1A及圖10A所示，使用光阻層作為蝕刻遮罩而依序蝕刻平面化層間絕緣層113、內埋式層間絕緣層98、蝕刻終止層94及焊墊上部層23，使得形成第二連接開孔116。可形成第二連接開孔116以曝露配置於第一單元電節點104之相對側上鄰近單元閘極圖案59的單元有效區域14。在形成第二連接開孔116之後，自半導體基板5移除光阻層。
根據本發明之一些實施例，如圖1A及圖10A所示，形成第二單元電節點130以填充第二連接開孔116。第二單元電節點130可為儲存結構，其藉由在其間插入第一單元電節點104而經由單元有效區域14與剩餘單元雜質擴散區域82接觸。根據本發明之一些實施例，第一單元電節點104及第二單元電節點130連同連接線106或107、單元閘極圖案 59及周邊閘極圖案73組成半導體IC裝置135。當半導體IC裝置135為DRAM裝置時，儲存結構可包括如圖10A所示依序堆疊之節點插塞119及電容器128。電容器128可包括下部電極122、介電層124及上部電極126。上部電極126、下部電極122及節點插塞119中之每一者可由傳導層形成。當半導體IC裝置135為PRAM裝置時，儲存結構可由相變材料形成。又，當半導體IC裝置135為FRAM裝置時，儲存結構可由鐵電材料形成。第二單元電節點130可為互連結構。互連結構可為位元線圖案或另一電路互連線。互連結構可為傳導層。
如上文所闡述，本發明之實施例提供包括配置於單元陣列區域及周邊電路區域中、其間具有步進差異之閘極圖案之半導體IC裝置及插入於閘極圖案之間的連接線。藉由使用不同處理操作而在單元陣列區域及周邊電路區域中形成其間具有步進差異之閘極圖案且在單元陣列區域與周邊電路區域之間形成連接線，與習知方法相比，可改良半導體IC裝置之電流可驅動性。
本發明之實施例提供包括配置於單元陣列區域及周邊電路區域中、其間具有相對於有效區域之頂面的步進差異之閘極圖案之半導體積體電路(IC)裝置及配置於閘極圖案之間的連接線。
本發明之另一實施例提供藉由連續處理操作而製造包括配置於單元陣列區域及周邊電路區域中之閘極圖案之半導體IC裝置及配置於閘極圖案之間的連接線之方法。
在一態樣中，本發明係針對包括其間具有步進差異之閘極圖案之半導體IC裝置及插入於閘極圖案之間的連接線。半導體IC裝置包括具有周邊電路區域及單元陣列區域之半導體基板。單元陣列區域包含單元邊緣區域及單元中央區域。單元中央區域大體上由單元邊緣區域環繞。單元邊緣區域大體上由周邊電路區域環繞。裝置隔離層配置於周邊電路區域、單元邊緣區域及單元中央區域中。裝置隔離層界定單元中央區域及單元邊緣區域中之單元有效區域，且界定周邊電路區域中之周邊有效區域。周邊閘極圖案配置於周邊電路區域之周邊有效區域上。周邊閘極圖案自周邊有效區域之頂面向上延伸。單元閘極圖案分別配置於單元中央區域及單元邊緣區域之單元有效區域中。單元閘極圖案分別突出至單元有效區域中。連接線接觸單元邊緣區域之單元閘極圖案及單元有效區域。
在另一態樣中，本發明係針對包括具有周邊電路區域及單元陣列區域之半導體基板之半導體IC裝置。單元陣列區域包含單元邊緣區域及單元中央區域。單元中央區域大體上由單元邊緣區域環繞。單元邊緣區域大體上由周邊電路區域環繞。裝置隔離層配置於周邊電路區域、單元邊緣區域及單元中央區域中。裝置隔離層界定單元中央區域中之單元有效區域，且界定周邊電路區域中之周邊有效區域。周邊閘極圖案配置於周邊電路區域之周邊有效區域上。周邊閘極圖案自周邊有效區域之頂面向上延伸。單元閘極圖案配置於單元中央區域之單元有效區域及單元邊緣區域之 裝置隔離層中。單元閘極圖案突出至裝置隔離層中。連接線接觸單元邊緣區域之單元閘極圖案及裝置隔離層。
在又一態樣中，本發明係針對製造半導體IC裝置之方法，該方法包括製備具有周邊電路區域及單元陣列區域之半導體基板。單元陣列區域包含單元中央區域及單元邊緣區域。單元中央區域大體上由單元邊緣區域環繞。單元陣列區域大體上由周邊電路區域環繞。裝置隔離層形成於單元陣列區域及周邊電路區域中。裝置隔離層經形成以界定周邊電路區域中之周邊有效區域，且界定單元中央區域及單元邊緣區域中之單元有效區域。單元閘極圖案分別形成於該等單元有效區域中，且分別突出至該等單元有效區域中。周邊閘極圖案形成於周邊有效區域上，且自周邊有效區域之頂面向上延伸。內埋式層間絕緣層形成於半導體基板上以覆蓋周邊閘極圖案及單元閘極圖案。周邊電節點穿過內埋式層間絕緣層而鄰近於周邊閘極圖案形成於周邊有效區域上。連接線形成於單元邊緣區域之單元閘極圖案及單元有效區域上。第一單元電節點鄰近於單元中央區域之單元閘極圖案而形成於單元有效區域上。
在又一態樣中，本發明係針對製造半導體IC裝置之方法，該方法包括：製備具有周邊電路區域及單元陣列區域之半導體基板。單元陣列區域包含單元邊緣區域及單元中央區域。單元中央區域大體上由單元邊緣區域環繞。單元陣列區域大體上由周邊電路區域環繞。裝置隔離層形成於單元陣列區域及周邊電路區域中。裝置隔離層經形成以界 定周邊電路區域中之周邊有效區域，且界定單元中央區域中之單元有效區域。單元閘極圖案形成於單元中央區域之單元有效區域及單元邊緣區域之裝置隔離層中。單元閘極圖案突出至單元有效區域及裝置隔離層中。周邊閘極圖案形成於周邊有效區域上。周邊閘極圖案自周邊有效區域之頂面向上延伸。內埋式層閘絕緣層形成於半導體基板上以覆蓋周邊閘極圖案及單元閘極圖案。周邊電節點穿過內埋式層間絕緣層而鄰近於周邊閘極圖案形成於周邊有效區域上。連接線形成於單元邊緣區域之單元閘極圖案及裝置隔離層上。第一單元電節點鄰近於單元中央區域之單元閘極圖案而形成於單元有效區域上。
本文已揭示本發明之例示性實施例，且雖然使用特定術語，但其僅以一般性且描述性之意義而非出於限制目的而使用，且應僅以一般性且描述性之意義而非出於限制目的而加以解譯。因此，一般熟習此項技術者應瞭解，可在不脫離如以下申請專利範圍中所陳述的本發明之精神及範疇之情況下在形式及細節上進行各種改變。
5‧‧‧半導體基板
12‧‧‧裝置隔離層
14‧‧‧單元有效區域
16‧‧‧單元有效區域
18‧‧‧周邊有效區域
23‧‧‧焊墊上部層
26‧‧‧周邊閘極下部層
27‧‧‧周邊閘極下部圖案
29‧‧‧犧牲層
34‧‧‧通道溝槽
38‧‧‧焊墊下部層
44‧‧‧單元閘極層
48‧‧‧單元閘極
54‧‧‧單元閘極覆蓋層
58‧‧‧單元閘極覆蓋圖案
59‧‧‧單元閘極圖案
62‧‧‧周邊閘極上部層
64‧‧‧周邊閘極覆蓋層
66‧‧‧周邊閘極上部圖案
68‧‧‧周邊閘極覆蓋圖案
73‧‧‧周邊閘極圖案
76‧‧‧分隔層
79‧‧‧周邊閘極分隔物
82‧‧‧單元雜質擴散區域
84‧‧‧周邊輕微摻雜區域
86‧‧‧周邊重摻雜區域
89‧‧‧周邊雜質擴散區域
94‧‧‧蝕刻終止層
98‧‧‧內埋式層間絕緣層
102‧‧‧第一連接開孔
104‧‧‧第一單元電節點
106‧‧‧連接線
107‧‧‧連接線
108‧‧‧周邊電節點
113‧‧‧平面化層間絕緣層
116‧‧‧第二連接開孔
119‧‧‧節點插塞
122‧‧‧下部電極
124‧‧‧介電層
126‧‧‧上部電極
128‧‧‧電容器
130‧‧‧第二單元電節點
135‧‧‧半導體IC裝置
A‧‧‧單元中央區域
B‧‧‧單元邊緣區域
C‧‧‧單元陣列區域
P‧‧‧周邊電路區域
圖1A及圖1B為展示根據本發明之一些實施例之半導體積體電路(IC)裝置之布局圖。
圖2A為展示沿圖1A之線I-I'所截取之根據本發明之一些實施例之半導體IC裝置的橫截面圖。
圖2B為展示沿圖1A之線II-II'所截取之根據本發明之一些實施例之半導體IC裝置的橫截面圖。
圖2C為展示沿圖1B之線II-II'所截取之根據本發明之一些實施例之半導體IC裝置的橫截面圖。
圖3A至10A為說明根據本發明之一些實施例之製造沿圖1A之線I-I'所截取之半導體IC裝置的方法之橫截面圖。
圖3B至10B為說明根據本發明之一些實施例之製造沿圖1A之線II-II'所截取之半導體IC裝置的方法之橫截面圖。
圖3C至10C為說明根據本發明之一些實施例之製造沿圖1B之線II-II'所截取之半導體IC裝置的方法之橫截面圖。
5‧‧‧半導體基板
12‧‧‧裝置隔離層
14‧‧‧單元有效區域
16‧‧‧單元有效區域
18‧‧‧周邊有效區域
23‧‧‧焊墊上部層
27‧‧‧周邊閘極下部圖案
34‧‧‧通道溝槽
38‧‧‧焊墊下部層
48‧‧‧單元閘極
58‧‧‧單元閘極覆蓋圖案
59‧‧‧單元閘極圖案
66‧‧‧周邊閘極上部圖案
68‧‧‧周邊閘極覆蓋圖案
73‧‧‧周邊閘極圖案
79‧‧‧周邊閘極分隔物
82‧‧‧單元雜質擴散區域
84‧‧‧周邊輕微摻雜區域
86‧‧‧周邊重摻雜區域
89‧‧‧周邊雜質擴散區域
94‧‧‧蝕刻終止層
98‧‧‧內埋式層間絕緣層
104‧‧‧第一單元電節點
106‧‧‧連接線
107‧‧‧連接線
108‧‧‧周邊電節點
113‧‧‧平面化層間絕緣層
119‧‧‧節點插塞
122‧‧‧下部電極
124‧‧‧介電層
126‧‧‧上部電極
128‧‧‧電容器
130‧‧‧第二單元電節點
135‧‧‧半導體IC裝置

Claims (30)

  1. 一種半導體積體電路(IC)裝置，其包含：一半導體基板，其具有一周邊電路區域及一單元陣列區域，該單元陣列區域包含一單元邊緣區域及一單元中央區域，該單元中央區域大體上由該單元邊緣區域環繞，且該單元邊緣區域大體上由該周邊電路區域環繞；一裝置隔離層，其配置於該周邊電路區域、該單元邊緣區域及該單元中央區域中，該裝置隔離層界定該單元中央區域及該單元邊緣區域中之單元有效區域及該周邊電路區域中之一周邊有效區域；一周邊閘極圖案，其配置於該周邊電路區域之該周邊有效區域上，且自該周邊有效區域之一頂面向上延伸；若干單元閘極圖案，其配置於該單元中央區域及該單元邊緣區域之該等單元有效區域中，且突出至該等單元有效區域中；一連接線，其接觸該單元邊緣區域之該單元有效區域及該單元閘極圖案；配置於該等單元有效區域中與該等單元閘極圖案重疊之若干單元雜質擴散區域，及配置於該周邊有效區域中與該周邊閘極圖案重疊之若干周邊雜質擴散區域；及鄰近於該周邊閘極圖案而配置於該周邊有效區域上之若干周邊電節點，及鄰近於該單元中央區域之該等單元閘極圖案而配置於該等單元有效區域上的若干單元電節點， 其中該等單元電節點接觸該單元中央區域之該等單元雜質擴散區域，該連接線接觸該單元邊緣區域之該等單元雜質擴散區域，該等周邊電節點接觸該等周邊雜質擴散區域，該等單元電節點及該等周邊電節點包含一互連結構，且該周邊閘極圖案包含依序堆疊的一周邊閘極及一周邊閘極覆蓋圖案。
  2. 如請求項1之裝置，其中該等單元閘極圖案中之每一者包含依序堆疊的一單元閘極及一單元閘極覆蓋圖案，該等單元閘極圖案穿過該裝置隔離層而彼此接觸，且該連接線與該單元閘極及該單元有效區域接觸。
  3. 如請求項2之裝置，其中該單元閘極圖案具有步進差異，且該連接線插入於該單元閘極圖案之間。
  4. 如請求項3之裝置，其中該單元閘極覆蓋圖案具有一預定曲率半徑。
  5. 如請求項1之裝置，其中該等單元電節點進一步包含一儲存結構。
  6. 一種半導體IC裝置，其包含：一半導體基板，其包括一周邊電路區域及一單元陣列區域，該單元陣列區域包含一單元邊緣區域及一單元中央區域，該單元中央區域大體上由該單元邊緣區域環繞，且該單元邊緣區域大體上由該周邊電路區域環繞；一裝置隔離層，其配置於該周邊電路區域、該單元邊緣區域及該單元中央區域中，該裝置隔離層界定該單元中央區域中之一單元有效區域及該周邊電路區域中之一 周邊有效區域；一周邊閘極圖案，其配置於該周邊電路區域之該周邊有效區域上，且自該周邊有效區域之一頂面向上延伸；若干單元閘極圖案，其配置於該單元中央區域之該單元有效區域及該單元邊緣區域之該裝置隔離層中，且突出至該單元有效區域及該裝置隔離層中；一連接線，其接觸該單元邊緣區域之該單元閘極圖案及該裝置隔離層；配置於該單元有效區域中與該單元中央區域之該單元閘極圖案重疊之若干單元雜質擴散區域，及配置於該周邊有效區域中與該周邊閘極圖案重疊之若干周邊雜質擴散區域；及鄰近於該周邊閘極圖案而配置於該周邊有效區域上之若干周邊電節點，及鄰近於該單元中央區域之該單元閘極圖案而配置於該等單元有效區域上的若干單元電節點，其中該等單元電節點接觸該等單元雜質擴散區域，該等周邊電節點接觸該等周邊雜質擴散區域，該等單元電節點及該等周邊電節點包含一互連結構，且該周邊閘極圖案包含依序堆疊的一周邊閘極及一周邊閘極覆蓋圖案。
  7. 如請求項6之裝置，其中該等單元閘極圖案中之每一者包含依序堆疊的一單元閘極及一單元閘極覆蓋圖案，該等單元閘極圖案穿過該裝置隔離層而彼此接觸，且該連 接線接觸該單元閘極及該裝置隔離層。
  8. 如請求項7之裝置，其中該連接線在該單元閘極上具有一大體上均勻之寬度，且延伸至該半導體基板中以大體上環繞該單元閘極。
  9. 如請求項7之裝置，其中該單元閘極覆蓋圖案具有一預定曲率半徑。
  10. 如請求項6之裝置，其中該等單元電節點進一步包含一儲存結構。
  11. 一種製造一半導體IC裝置之方法，其包含：製備一具有一周邊電路區域及一單元陣列區域之半導體基板，該單元陣列區域包含一單元邊緣區域及一單元中央區域，該單元中央區域大體上由該單元邊緣區域環繞，且該單元陣列區域大體上由該周邊電路區域環繞；在該單元陣列區域及該周邊電路區域中形成一裝置隔離層，其中該裝置隔離層經形成以界定該周邊電路區域中之一周邊有效區域且界定該單元中央區域及該單元邊緣區域中之若干單元有效區域；在該等單元有效區域中形成若干單元閘極圖案，該等單元閘極圖案突出至該等單元有效區域中；在該周邊有效區域上形成一周邊閘極圖案，該周邊閘極圖案自該周邊有效區域之一頂面向上延伸；在該半導體基板上形成一內埋式層間絕緣層以覆蓋該周邊閘極圖案及該等單元閘極圖案；及形成穿過該內埋式層間絕緣層處於該周邊有效區域上 鄰近於該周邊閘極圖案之若干周邊電節點、該單元邊緣區域之該單元有效區域及該等單元閘極圖案上的一連接線，及該單元有效區域上鄰近於該單元中央區域之該單元閘極圖案之一第一單元電節點，其中形成該等單元閘極圖案包含：在該等單元有效區域中形成若干通道溝槽；在該等通道溝槽中該等單元有效區域之各頂面以下形成若干單元閘極，及形成若干單元閘極覆蓋圖案以接觸該等單元閘極且填充該等通道溝槽，該等單元閘極覆蓋圖案突出至該等單元有效區域中，其中該等單元閘極圖案穿過該裝置隔離層彼此接觸，且其中形成該等通道溝槽包含：在該半導體基板上依序形成一周邊閘極下部層及一犧牲層；在該犧牲層上形成一光阻層，該光阻層界定與該等單元有效區域重疊且曝露該犧牲層之若干開口；使用該光阻層作為一蝕刻遮罩而依序蝕刻該犧牲層及該周邊閘極層，且部分蝕刻該等單元有效區域；及自該半導體基板移除該光阻層。
  12. 如請求項11之方法，其中形成該等單元閘極包含：在該犧牲層上形成一單元閘極層以填充該等通道溝槽；及 部分蝕刻該單元閘極層以曝露該犧牲層及該周邊閘極下部層。
  13. 如請求項12之方法，其中形成該等單元閘極覆蓋圖案包含：在該犧牲層上形成一單元閘極覆蓋層以覆蓋該等單元閘極且填充該等通道溝槽；及依序蝕刻該單元閘極覆蓋層及該犧牲層以曝露該周邊閘極下部層。
  14. 如請求項13之方法，其中形成該周邊閘極圖案包含：在形成該等單元閘極覆蓋圖案之後，在該周邊閘極下部層上依序形成一周邊閘極上部層及一周邊閘極覆蓋層以覆蓋該等單元閘極覆蓋圖案；在該周邊閘極覆蓋層上形成一對應於該周邊閘極圖案且曝露該周邊閘極覆蓋層之光阻圖案；使用該光阻圖案作為一蝕刻遮罩且使用該等單元有效區域、該周邊有效區域、該裝置隔離層及該等單元閘極覆蓋圖案作為一蝕刻緩衝層而依序蝕刻該周邊閘極覆蓋層、該周邊閘極上部層及該周邊閘極下部層；及自該半導體基板移除該光阻圖案。
  15. 如請求項14之方法，其中形成該第一單元電節點、該等周邊電節點及該連接線包含：在該內埋式層間絕緣層上形成一光阻層，該光阻層界定與該周邊電路區域之該周邊有效區域、該單元邊緣區域之該單元閘極圖案及該單元中央區域之該單元有效區 域重疊且曝露該內埋式層間絕緣層的若干開口；使用該光阻層作為一蝕刻遮罩且使用該等單元有效區域、該周邊有效區域及該等單元閘極圖案作為一蝕刻緩衝層來蝕刻該單元邊緣區域之該等單元閘極覆蓋圖案及該內埋式層間絕緣層以形成曝露該等單元有效區域、該周邊有效區域及該單元邊緣區域之該等單元閘極圖案的若干第一連接開孔；自該半導體基板移除該光阻層；在該內埋式層間絕緣層上形成一傳導層以填充該等連接開孔；及對該傳導層進行圖案化。
  16. 如請求項15之方法，其中對該傳導層進行圖案化包含：在該傳導層上形成對應於該第一單元電節點、該等周邊電節點及該連接線且曝露該傳導層之若干光阻圖案；使用該等光阻圖案作為一蝕刻遮罩且使用該內埋式層間絕緣層作為一蝕刻緩衝層來蝕刻該傳導層以曝露該內埋式層間絕緣層；及自該半導體基板移除該等光阻圖案。
  17. 如請求項16之方法，其在形成該內埋式層間絕緣層之前進一步包含在該等單元有效區域中形成與該等單元閘極圖案重疊之若干單元雜質擴散區域，且在該周邊有效區域中形成與該周邊閘極圖案重疊之若干周邊雜質區域，其中該第一單元電節點與形成於該單元中央區域之該單元有效區域中的該等單元雜質擴散區域中之一者接 觸，該連接線與形成於該單元邊緣區域之該單元有效區域中的該等單元雜質擴散區域接觸，且該等周邊電節點穿過該周邊有效區域與該等周邊雜質擴散區域接觸。
  18. 如請求項17之方法，其進一步包含：在該內埋式層間絕緣層上形成一平面化層間絕緣層以覆蓋該第一單元電節點、該等周邊電節點及該連接線；在該平面化層間絕緣層上形成一光阻層，該光阻層界定處於該單元中央區域上且與鄰近於該等單元閘極圖案之該單元有效區域重疊以曝露該平面化層間絕緣層之若干開口；使用該光阻層作為一蝕刻遮罩而依序蝕刻該平面化層間絕緣層及該內埋式層間絕緣層，以形成曝露鄰近於該等單元閘極圖案之該單元有效區域的若干第二連接開孔；自該半導體基板移除該光阻層；及形成若干第二單元電節點以填充該等第二連接開孔。
  19. 如請求項18之方法，其中該等第二單元電節點與該單元有效區域之該等單元雜質擴散區域接觸，且該第一單元電節點及該等周邊電節點包含一互連結構。
  20. 如請求項18之方法，其中該第一單元電節點及該等周邊電節點包含一互連結構，且該等第二單元電節點包含一儲存結構。
  21. 一種製造一半導體IC裝置之方法，其包含：製備一具有一周邊電路區域及一單元陣列區域之半導 體基板，該單元陣列區域包含一單元邊緣區域及一單元中央區域，該單元中央區域大體上由該單元邊緣區域環繞，且該單元陣列區域大體上由該周邊電路區域環繞；在該單元陣列區域及該周邊電路區域中形成一裝置隔離層，其中該裝置隔離層經形成以界定該周邊電路區域中之一周邊有效區域且界定該單元中央區域中之一單元有效區域；在該單元中央區域之該單元有效區域及該單元邊緣區域之該裝置隔離層中形成若干單元閘極圖案，該等單元閘極圖案突出至該單元有效區域及該裝置隔離層中；在該周邊有效區域上形成一周邊閘極圖案，該周邊閘極圖案自該周邊有效區域之一頂面向上延伸；在該半導體基板上形成一內埋式層間絕緣層以覆蓋該周邊閘極圖案及該等單元閘極圖案；及形成穿過該內埋式層間絕緣層處於該周邊有效區域上鄰近於該周邊閘極圖案之若干周邊電節點、該單元邊緣區域之該單元閘極圖案及該裝置隔離層上的一連接線，及該單元有效區域上鄰近於該單元中央區域之該單元閘極圖案之一第一單元電節點，其中形成該等單元閘極圖案包含：於該單元中央區域之該單元有效區域及該單元邊緣區域之該裝置隔離層中形成若干通道溝槽；在該等通道溝槽中該單元有效區域及該裝置隔離層之各頂面以下形成若干單元閘極，及 形成若干單元閘極覆蓋圖案以接觸該等單元閘極且填充該等通道溝槽，該等單元閘極覆蓋圖案突出至該單元有效區域及該裝置隔離層中，其中該等單元閘極圖案穿過該裝置隔離層彼此接觸，且其中形成該等通道溝槽包含：在該半導體基板上依序形成一周邊閘極下部層及一犧牲層；在該犧牲層上形成一光阻層，該光阻層界定與該單元中央區域之該單元有效區域及該單元邊緣區域之該裝置隔離層重疊且曝露該犧牲層之若干開口；及使用該光阻層作為一蝕刻遮罩而依序蝕刻該犧牲層及該周邊閘極下部層且部分蝕刻該單元中央區域之該單元有效區域及該單元邊緣區域之該裝置隔離層。
  22. 如請求項21之方法，其中形成該等單元閘極包含：在該犧牲層上形成一單元閘極層以填充該等通道溝槽；及部分蝕刻該單元閘極層以曝露該犧牲層及該周邊閘極下部層。
  23. 如請求項22之方法，其中形成該等單元閘極覆蓋圖案包含：在該犧牲層上形成一單元閘極覆蓋層以覆蓋該等單元閘極且填充該等通道溝槽；及依序蝕刻該單元閘極覆蓋層及該犧牲層以曝露該周邊 閘極下部層。
  24. 如請求項23之方法，其中形成該周邊閘極圖案包含：在形成該等單元閘極覆蓋圖案之後，在該周邊閘極下部層上依序形成一周邊閘極上部層及一周邊閘極覆蓋層以覆蓋該等單元閘極覆蓋圖案；在該周邊閘極覆蓋層上形成一對應於該周邊閘極圖案且曝露該周邊閘極覆蓋層之光阻圖案；使用該光阻圖案作為一蝕刻遮罩且使用該單元有效區域、該周邊有效區域、該裝置隔離層及該等單元閘極覆蓋圖案作為一蝕刻緩衝層而依序蝕刻該周邊閘極覆蓋層、該周邊閘極上部層及該周邊閘極下部層；及自該半導體基板移除該光阻圖案。
  25. 如請求項24之方法，其中形成該第一單元電節點、該等周邊電節點及該連接線包含：在該內埋式層間絕緣層上形成一光阻層，該光阻層界定與該周邊電路區域之該周邊有效區域、該單元邊緣區域之該單元閘極圖案及該單元中央區域之該單元有效區域重疊且曝露該內埋式層間絕緣層的若干開口；使用該光阻層作為一蝕刻遮罩且使用該單元有效區域、該周邊有效區域及該等單元閘極圖案作為蝕刻緩衝層來蝕刻該單元邊緣區域之該等單元閘極覆蓋圖案及該裝置隔離層以及該內埋式層間絕緣層以形成曝露該單元有效區域、該周邊有效區域及該單元邊緣區域之該單元閘極圖案的若干第一連接開孔，該等第一連接開孔形成 於該單元邊緣區域中，在該單元閘極圖案周圍突出至該半導體基板中；自該半導體基板移除該光阻層；在該內埋式層間絕緣層上形成一傳導層以填充該等連接開孔；及對該傳導層進行圖案化。
  26. 如請求項25之方法，其中對該傳導層進行圖案化包含：在該傳導層上形成對應於該第一單元電節點、該等周邊電節點及該連接線且曝露該傳導層之若干光阻圖案；使用該等光阻圖案作為一蝕刻遮罩且使用該內埋式層間絕緣層作為一蝕刻緩衝層來蝕刻該傳導層以曝露該內埋式層間絕緣層；及自該半導體基板移除該等光阻圖案。
  27. 如請求項26之方法，其在形成該內埋式層間絕緣層之前進一步包含在該單元有效區域中形成與該單元中央區域之該單元閘極圖案重疊之若干單元雜質擴散區域，且在該周邊有效區域中形成與該周邊閘極圖案重疊之若干周邊雜質區域，其中該第一單元電節點穿過該單元有效區域與該等單元雜質擴散區域中之一者接觸，且該等周邊電節點穿過該周邊有效區域與該等周邊雜質擴散區域接觸。
  28. 如請求項27之方法，其進一步包含：在該內埋式層間絕緣層上形成一平面化層間絕緣層以覆蓋該第一單元電節點、該等周邊電節點及該連接線； 在該平面化層間絕緣層上形成一光阻層，該光阻層界定處於該單元中央區域上且與鄰近於該等單元閘極圖案之該單元有效區域重疊以曝露該平面化層間絕緣層之若干開口；使用該光阻層作為一蝕刻遮罩而依序蝕刻該平面化層間絕緣層及該內埋式層間絕緣層以形成曝露鄰近於該等單元閘極圖案之該單元有效區域的若干第二連接開孔；自該半導體基板移除該光阻層；及形成若干第二單元電節點以填充該等第二連接開孔。
  29. 如請求項28之方法，其中該等第二單元電節點與該單元中央區域之該單元有效區域之該等單元雜質擴散區域接觸，且該第一單元電節點及該等周邊電節點包含一互連結構。
  30. 如請求項28之方法，其中該第一單元電節點及該等周邊電節點包含一互連結構，且該等第二單元電節點包含一儲存結構。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5557442B2 (ja) * 2008-10-31 2014-07-23 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
JP2010219139A (ja) * 2009-03-13 2010-09-30 Elpida Memory Inc 半導体装置及びその製造方法
KR101602251B1 (ko) * 2009-10-16 2016-03-11 삼성전자주식회사 배선 구조물 및 이의 형성 방법
KR20110082387A (ko) * 2010-01-11 2011-07-19 삼성전자주식회사 반도체 소자의 형성방법 및 이에 의해 형성된 반도체 소자
KR20120002832A (ko) * 2010-07-01 2012-01-09 삼성전자주식회사 반도체 메모리 소자 및 그의 형성방법
KR20120126433A (ko) * 2011-05-11 2012-11-21 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR20130026266A (ko) * 2011-09-05 2013-03-13 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR101887144B1 (ko) 2012-03-15 2018-08-09 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법
KR101991943B1 (ko) 2012-11-13 2019-06-25 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9385112B1 (en) 2015-06-22 2016-07-05 Micron Technology, Inc. Semiconductor devices
CN108573079B (zh) * 2017-03-09 2019-11-19 联华电子股份有限公司 接触插塞布局的制作方法
WO2020024282A1 (zh) * 2018-08-03 2020-02-06 长江存储科技有限责任公司 存储器结构及其形成方法
US10886406B1 (en) * 2019-07-31 2021-01-05 Nanya Technology Corporation Semiconductor structure and method of manufacturing the same
US11227833B2 (en) * 2019-09-16 2022-01-18 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure and method for forming the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002261256A (ja) * 2001-03-05 2002-09-13 Sony Corp 半導体装置およびその製造方法
JP2004095745A (ja) * 2002-08-30 2004-03-25 Sony Corp 半導体装置およびその製造方法
US6770535B2 (en) * 2000-01-25 2004-08-03 Hitachi, Ltd. Semiconductor integrated circuit device and process for manufacturing the same
TW200503179A (en) * 2003-07-14 2005-01-16 Samsung Electronics Co Ltd Integration method of a semiconductor device having a recessed gate electrode

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3150496B2 (ja) 1993-06-30 2001-03-26 株式会社東芝 半導体記憶装置
SG54456A1 (en) * 1996-01-12 1998-11-16 Hitachi Ltd Semconductor integrated circuit device and method for manufacturing the same
KR19990040755A (ko) 1997-11-19 1999-06-05 김영환 반도체 소자의 금속 배선층 콘택 형성 방법
JP2000019709A (ja) * 1998-07-03 2000-01-21 Hitachi Ltd 半導体装置及びパターン形成方法
KR100275551B1 (ko) 1998-08-26 2001-01-15 윤종용 반도체 메모리 장치의 콘택 형성 방법
WO2000042665A1 (de) * 1999-01-11 2000-07-20 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Mos-leistungsbauelement und verfahren zum herstellen desselben
KR100302621B1 (ko) 1999-09-28 2001-11-02 김영환 트랜지스터 제조방법
JP2002190521A (ja) * 2000-10-12 2002-07-05 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP4635333B2 (ja) * 2000-12-14 2011-02-23 ソニー株式会社 半導体装置の製造方法
KR100702785B1 (ko) 2000-12-27 2007-04-03 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 제조 방법
KR100371835B1 (ko) 2001-01-12 2003-02-12 동부전자 주식회사 반도체 장치의 배선 제조 방법
KR100400079B1 (ko) * 2001-10-10 2003-09-29 한국전자통신연구원 트랜치 게이트 구조를 갖는 전력용 반도체 소자의 제조 방법
US6541815B1 (en) * 2001-10-11 2003-04-01 International Business Machines Corporation High-density dual-cell flash memory structure
US6696349B2 (en) * 2001-11-13 2004-02-24 Infineon Technologies Richmond Lp STI leakage reduction
US7015147B2 (en) * 2003-07-22 2006-03-21 Sharp Laboratories Of America, Inc. Fabrication of silicon-on-nothing (SON) MOSFET fabrication using selective etching of Si1-xGex layer
KR20050027294A (ko) 2003-09-15 2005-03-21 삼성전자주식회사 반도체 메모리에서의 리세스 게이트 형성방법
KR100518606B1 (ko) 2003-12-19 2005-10-04 삼성전자주식회사 실리콘 기판과 식각 선택비가 큰 마스크층을 이용한리세스 채널 어레이 트랜지스터의 제조 방법
KR100533394B1 (ko) 2004-01-08 2005-12-06 매그나칩 반도체 유한회사 트랜지스터 제조 방법
KR20050101993A (ko) 2004-04-20 2005-10-25 주식회사 하이닉스반도체 Ｄｒａｍ 소자의 제조 방법
KR20060033961A (ko) 2004-10-18 2006-04-21 삼성전자주식회사 산화막 게이트스페이서를 갖는 반도체메모리소자의 제조방법
JP4552603B2 (ja) 2004-11-08 2010-09-29 エルピーダメモリ株式会社 半導体装置の製造方法
KR20060042499A (ko) 2004-11-09 2006-05-15 주식회사 하이닉스반도체 리세스 게이트의 게이트 전극 제조 방법
US7189617B2 (en) * 2005-04-14 2007-03-13 Infineon Technologies Ag Manufacturing method for a recessed channel array transistor and corresponding recessed channel array transistor
JP2007134674A (ja) * 2005-10-11 2007-05-31 Elpida Memory Inc 半導体装置の製造方法及び半導体装置
KR100714900B1 (ko) * 2006-06-09 2007-05-04 삼성전자주식회사 매몰 게이트 전극을 갖는 반도체 소자 및 그 제조방법
KR100782488B1 (ko) * 2006-08-24 2007-12-05 삼성전자주식회사 매립 배선들을 갖는 반도체소자 및 그 제조방법
KR100810616B1 (ko) * 2006-10-02 2008-03-06 삼성전자주식회사 미세 선폭의 도전성 라인들을 갖는 반도체소자 및 그제조방법
KR100847308B1 (ko) * 2007-02-12 2008-07-21 삼성전자주식회사 반도체 소자 및 그 제조 방법.
KR20090021765A (ko) * 2007-08-28 2009-03-04 삼성전자주식회사 콘택 구조체를 갖는 반도체 소자 및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6770535B2 (en) * 2000-01-25 2004-08-03 Hitachi, Ltd. Semiconductor integrated circuit device and process for manufacturing the same
JP2002261256A (ja) * 2001-03-05 2002-09-13 Sony Corp 半導体装置およびその製造方法
JP2004095745A (ja) * 2002-08-30 2004-03-25 Sony Corp 半導体装置およびその製造方法
TW200503179A (en) * 2003-07-14 2005-01-16 Samsung Electronics Co Ltd Integration method of a semiconductor device having a recessed gate electrode

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