JP2002190521A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP2002190521A
JP2002190521A JP2001118227A JP2001118227A JP2002190521A JP 2002190521 A JP2002190521 A JP 2002190521A JP 2001118227 A JP2001118227 A JP 2001118227A JP 2001118227 A JP2001118227 A JP 2001118227A JP 2002190521 A JP2002190521 A JP 2002190521A
Authority
JP
Japan
Prior art keywords
layer
forming
plug
substrate
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001118227A
Other languages
English (en)
Inventor
Akira Takahashi
陽 高橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP2001118227A priority Critical patent/JP2002190521A/ja
Priority to US09/962,190 priority patent/US6632710B2/en
Publication of JP2002190521A publication Critical patent/JP2002190521A/ja
Priority to US10/445,859 priority patent/US6995049B2/en
Priority to US11/311,365 priority patent/US7282399B2/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H01L21/743—Making of internal connections, substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Thin Film Transistor (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 本発明は、基板コンタクトホ−ルの底部のシ
リコン基板に十分な不純物イオンを打ち込むことを可能
にし、かつ深さの異なる基板コンタクトホ−ルとＳＯＩ
層に形成されるトランジスタのためのコンタクトホール
とを同時に形成可能にする半導体装置の製造方法を提供
することを目的とする。 【構成】 フィ−ルド酸化膜１１０上、及びＳＯＩ層３
０上に、層間絶縁膜１２０が、ＣＶＤ技術を用いて形成
される。次に、コンタクトホ−ル（第２の開口部）１３
０が、フォトリソグラフィ−技術を用いて、層間絶縁膜
１２０、及びフィ−ルド酸化膜１１０を貫通し、かつ前
記プラグ層９０まで達するように形成される。次に、導
電材料１４０が、ＣＶＤ技術、及びＣＭＰ技術を用い
て、コンタクトホ−ル１３０内に埋め込まれる。次に、
配線層１５０が導電材料１４０と電気的に接続される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関するものであり、特に絶縁層で分離されるＳＯＩ
層が形成された基板に対して、基板コンタクト抵抗の低
減に関するものである。
【０００２】
【従来の技術】近年、デバイスの高速化、低消費電力化
の要請を受けて、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓ
ｕｌａｔｏｒ）デバイスの開発が盛んに行われている。
SOIウェハではBOX（Ｂｕｒｉｅｄ Ｏｘｉｄａｔｉｏ
ｎ）層と呼ばれる絶縁層が存在することにより、トラン
ジスタを形成する薄いＳＯＩ層は常にフローティング状
態にある。そのため寄生容量が低いことや完全素子分離
が可能であることなどのメリットがあり、高速化・低消
費電力化に向いている基板構造である。しかし、フロー
ティングであるが故に、基板浮遊効果の影響を受けやす
く、キンク現象やドレイン耐圧の低下といったデメリッ
トが多く存在してしまう。そこでSi基板そのものの電位
を固定してSOI層の電位変動を極力抑え、前述のデメリ
ットを低減する必要が生じる。これまでシリコン基板の
電位固定はウェハ裏面より行うことが主流であったが、
パッケージの縮小化、低コスト化等の理由より、ＳＯＩ
層側から基板コンタクトを行っている。
【０００３】
【発明が解決しようとする課題】しかしながら基板コン
タクトホールでは形成後にシリコン基板に不純物イオン
をイオン注入し、コンタクト抵抗を低くする必要がある
が、深いコンタクトホールはアスペクト比が高く、底部
のシリコン基板に十分な不純物イオンを打ち込むことは
容易ではないため、コンタクトホールの低抵抗化が困難
であった。
【０００４】またコンタクトホールの形状のバラツキが
コンタクト抵抗のバラツキに顕著に現れてしまう欠点も
ある。さらに、基板コンタクトホールの深さは、ＳＯＩ
層に形成されるトランジスタのソ−ス、又はドレインに
対するコンタクトホールと比較して、SOI層膜厚及び絶
縁膜厚分深くなる。従って、同時にコンタクトホ−ルを
形成しようとすると、エッチング量の差により、基板コ
ンタクトホールが未開口になる問題を生じてしまう。
【０００５】本発明は、基板コンタクトホ−ルの底部の
シリコン基板に十分な不純物イオンを打ち込むことを可
能にし、かつ深さの異なる基板コンタクトホ−ルとＳＯ
Ｉ層に形成されるトランジスタのためのコンタクトホー
ルとを同時に形成可能にする半導体装置の製造方法を提
供することを目的とする。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、ＳＯＩ層を絶縁層で分離する基板に対して、この基
板の電位固定を取るためのコンタクト形成工程を含む本
発明の半導体装置の製造方法は、ＳＯＩ層及び絶縁層を
貫通する第１の開口部を形成する工程と、第1の開口部
を充たすプラグ層を形成する工程と、ＳＯＩ層上及びプ
ラグ層上に層間絶縁膜を形成する工程と、層間絶縁膜に
プラグ層まで達する第２の開口部を形成する工程とを有
することを特徴とする。
【０００７】
【発明の実施の形態】本発明は半導体装置の製造方法に
関するものであり、特に絶縁層で分離されるＳＯＩ層が
形成された基板に対して、この基板の電位固定を取るた
めのコンタクトの抵抗の低減に関するものである。以
下、図を適宜用いて詳細に説明する。
【０００８】図１、図２、及び図３は本発明の第１の実
施の形態の半導体装置の製造方法を説明するための断面
工程図である。
【０００９】図１（Ａ）に示すように、絶縁層２０で分
離され、ＳＯＩ層３０が形成されたシリコン基板１０が
準備される。このシリコン基板１０の絶縁層２０はイオ
ン注入で形成する方法、または基板の貼り合わせで形成
する方法が一般的である。次に、酸化膜４０、窒化膜５
０が順次、ＳＯＩ層３０上に形成される。次に、レジス
トパタ−ン６０が、シリコン基板１０に対し、基板コン
タクトを取りたい部分に開口部が位置するように、窒化
膜５０上に形成される。
【００１０】図１(Ｂ)に示すように、第1のコンタクト
ホ−ル（第１の開口部）７０が、レジストパタ−ン６０
をマスクとして用いて、シリコン基板１０表面を露出す
るように、絶縁層２０、ＳＯＩ層３０、酸化膜４０、窒
化膜５０をエッチングすることによって形成される。
【００１１】図１(Ｃ)に示すように、ポリシリコン層８
０が、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒ Ｄｅｐｏ
ｓｉｔｉｏｎ）技術を用いて、コンタクトホ−ル７０を
埋め込み、かつ窒化膜５０を覆うように形成される。次
に、ポリシリコン層８０がイオン注入されることによっ
て、低抵抗化される。このイオン注入は、基板へのコン
タクトの際、コンタクト抵抗の低減の役割を果たす。
【００１２】図２(Ａ)に示すように、ＣＭＰ（Ｃｈｅｍ
ｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）
技術を用いて、窒化膜５０表面が露出するまで、ポリシ
リコン層８０が研磨される。この結果、ポリシリコンか
らなるプラグ層９０がコンタクトホ−ル７０内に形成さ
れる。
【００１３】図２(Ｂ)に示すように、プラグ層９０の上
面が露出する開口部を有するレジストパタ−ン１００
が、フォトリソグラフィ−技術を用いて、窒化膜５０上
に形成される。
【００１４】図２(Ｃ)に示すように、レジストパタ−ン
１００をマスクとして用いて、酸化膜４０、及び窒化膜
５０がエッチングされる。この結果、プラグ層９０の上
部先端が、突出される。
【００１５】図３(Ａ)に示すように、熱酸化処理を行う
ことによって、プラグ層９０の上部、及びプラグ層９０
周辺のＳＯＩ層３０が、フィ−ルド酸化膜１１０に変換
される。このフィ−ルド酸化膜１１０は、シリコン基板
１０上のＳＯＩ層３０を能動領域、及び素子分離領域に
区画する上で、素子分離領域として働く。
【００１６】図３(Ｂ)に示すように、酸化膜４０、及び
窒化膜５０が、エッチング除去される。
【００１７】図３(C)に示すように、、既知技術によ
り、ソ−ス２００、ドレイン２１０、及びゲ−ト２２０
を有するトランジスタ３００が、素子分離領域間の能動
領域となるＳＯＩ層３０に形成される。
【００１８】次に、フィ−ルド酸化膜１１０上、及びＳ
ＯＩ層３０上に、層間絶縁膜１２０が、ＣＶＤ技術を用
いて形成される。ここで、層間絶縁膜１２０として、例
えばP-TEOS（Ｐｌａｓｍａ−Ｔｅｔｒａｅｔｈｏｘｙｓ
ｉｌａｎｅ）、ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ−
Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、又はNSG（Ｎｏｎ−ｄ
ｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）が用いられ
る。次に、フォトリソグラフィ−技術を用いて、第２の
コンタクトホ−ル（第２の開口部）１３０が、層間絶縁
膜１２０、及びフィ−ルド酸化膜１１０を貫通し、かつ
プラグ層９０まで達するように形成され、また、第３の
コンタクトホ−ル（第３の開口部）２３０が、ソ−ス２
００、ドレイン２１０、及びゲ−ト２２０まで達するよ
うに形成される。つまり、これら第２及び第３のコンタ
クトホ−ル１３０，２３０は、同時に形成される。
【００１９】次に、導電材料１４０が、ＣＶＤ技術、及
びＣＭＰ技術を用いて、第２及び第３のコンタクトホ−
ル１３０，２３０内に埋め込まれる。ここで、導電材料
１４０として、W（タングステン）膜が用いられる。次
に、配線層１５０が導電材料１４０と電気的に接続され
る。
【００２０】上述した本発明の第１の実施の形態では、
シリコン基板上にプラグ層を設け、このプラグ層を介し
て、シリコン基板との基板コンタクトを間接的に行うよ
うにしたため、基板コンタクトホ−ルを層間絶縁膜１２
０上からシリコン基板に到達するまでの深さにする必要
が無く、プラグ層の膜厚分、基板コンタクトホ−ルの深
さを浅くできる。従って、本発明の第１の実施の形態
は、基板コンタクトホ−ルの底部のシリコン基板に十分
な不純物イオンを打ち込むことを可能にし、かつ深さの
異なる基板コンタクトホ−ルとＳＯＩ層に形成されるト
ランジスタのためのコンタクトホールとの深さの差分が
減少されるので、両コンタクトホ−ルの同時形成が可能
となる。また、プラグ層は、フィ−ルド酸化膜を介し
て、ＳＯＩ層の能動領域と分離されるように形成される
ので、基板コンタクトホ−ルに埋め込まれている導電材
料とトランジスタが導通する問題も回避できる。また、
本発明の第１の実施の形態では、素子分離層として、フ
ィ−ルド酸化膜を形成したが、この代わりにトレンチ分
離層として、STI（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓ
ｏｌａｔｉｏｎ）層を形成しても良い。さらに、第３の
コンタクトホ−ル２３０が、ソ−ス２００、ドレイン２
１０、及びゲ−ト２２０まで達するように形成されると
なっているが、第３のコンタクトホ−ル２３０が、ゲ−
ト２２０を除き、ソ−ス２００、及びドレイン２１０の
みに形成される場合、さらに、ソ−ス２００、又はドレ
イン２１０のみに形成される場合も含まれることは言う
までもない。
【００２１】さらに、本発明の第１の実施の形態におい
て、プラグ層９０とシリコン基板１０との間の低抵抗化
を図れる半導体装置の製造方法を説明する。
【００２２】プラグ層９０とシリコン基板１０との間の
低抵抗化を図るために、シリサイド層を形成する場合、
先ず考えられる方法は、図1（B）に示されるレジストパ
タ−ン６０を除去した後、高融点金属層が、コンタクト
ホ−ル７０内及び、窒化膜５０上に形成され、その後に
アニ−ル処理されることによって、シリサイド層を形成
する。しかしながら、この方法だと、コンタクトホ−ル
７０内で露出しているSOI層３０上にもシリサイド層が
形成されてしまう。この課題を解消するため、本発明の
第１の実施の形態では、高融点金属層が、コンタクトホ
−ル７０内及び、窒化膜５０上に形成され、その後にア
ニ−ル処理をせずに、プラグ層９０を形成してしまう。
次に、少なくともコンタクトホ−ル７０内で露出してい
るSOI層３０上の高融点金属層を除去し、かつプラグ層
９０とシリコン基板１０との間の高融点金属層を除去し
ないように、例えば、RIE法にて高融点金属層のエッチ
ング処理が成される。従って、本発明の第１の実施の形
態によれば、SOI層３０上にシリサイド層が形成される
ことなく、かつプラグ層９０とシリコン基板１０との間
に確実にシリサイド層を形成できる。
【００２３】図４、図５、及び図６は本発明の第２の実
施の形態の半導体装置の製造方法を説明するための断面
工程図である。
【００２４】図４（Ａ）に示すように、ＳＯＩ層３０を
絶縁層２０で分離するシリコン基板１０が準備される。
このシリコン基板１０の絶縁層２０はイオン注入で形成
する方法、または基板の貼り合わせで形成する方法が一
般的である。次に、酸化膜４０、窒化膜５０が順次、Ｓ
ＯＩ層３０上に形成される。次に、レジストパタ−ン６
０が、シリコン基板１０に対し、基板コンタクトを取り
たい部分に開口部が位置するように、窒化膜５０上に形
成される。
【００２５】図４(Ｂ)に示すように、第1のコンタクト
ホ−ル（第１の開口部）７０が、レジストパタ−ン６０
をマスクとして用いて、シリコン基板１０表面を露出す
るように、絶縁層２０、ＳＯＩ層３０、酸化膜４０、窒
化膜５０をエッチングすることによって形成される。
【００２６】図４(Ｃ)に示すように、ポリシリコン層８
０が、ＣＶＤ技術を用いて、コンタクトホ−ル７０を埋
め込み、かつ窒化膜５０を覆うように形成される。次
に、ポリシリコン層８０がイオン注入されることによっ
て、低抵抗化される。このイオン注入は、基板へのコン
タクトの際、コンタクト抵抗の低減の役割を果たす。
【００２７】図５(Ａ)に示すように、ＣＭＰ技術を用い
て、窒化膜５０表面が露出するまで、ポリシリコン層８
０が研磨される。この結果、ポリシリコンからなるプラ
グ層９０がコンタクトホ−ル７０内に形成される。
【００２８】図５(Ｂ)に示すように、プラグ層９０周辺
の窒化膜５０表面が露出する開口部を有するレジストパ
タ−ン１００が、フォトリソグラフィ−技術を用いて、
窒化膜５０上、及びプラグ層９０に形成される。
【００２９】図５(Ｃ)に示すように、レジストパタ−ン
１００をマスクとして用いて、酸化膜４０、及び窒化膜
５０がエッチングされる。この結果、プラグ層９０から
所定距離離れた部分のＳＯＩ層３０が露出される。次
に、レジストパタ−ン１００が除去される。
【００３０】図６(Ａ)に示すように、熱酸化処理を行う
ことによって、プラグ層９０の上部先端、及びプラグ層
９０周辺のＳＯＩ層３０が、フィ−ルド酸化膜１１０に
変換される。このフィ−ルド酸化膜１１０は、シリコン
基板１０上のＳＯＩ層３０を能動領域、及び素子分離領
域に区画する上で、素子分離領域として働く。
【００３１】図６(Ｂ)に示すように、酸化膜４０、及び
窒化膜５０が、エッチング除去される。
【００３２】図６(Ｃ)に示すように、既知技術により、
ソ−ス２００、ドレイン２１０、及びゲ−ト２２０を有
するトランジスタ３００が、素子分離領域間の能動領域
となるＳＯＩ層３０に形成される。
【００３３】次に、フィ−ルド酸化膜１１０上、及びＳ
ＯＩ層３０上に、層間絶縁膜１２０が、ＣＶＤ技術を用
いて形成される。ここで、層間絶縁膜１２０として、例
えばP-TEOS、ＢＰＳＧ、又はNSGが用いられる。次に、
フォトリソグラフィ−技術を用いて、第２のコンタクト
ホ−ル（第２の開口部）１３０が、層間絶縁膜１２０、
及びフィ−ルド酸化膜１１０を貫通し、かつプラグ層９
０まで達するように形成され、また、第３のコンタクト
ホ−ル（第３の開口部）２３０が、ソ−ス２００、ドレ
イン２１０、及びゲ−ト２２０まで達するように形成さ
れる。つまり、これら第２及び第３のコンタクトホ−ル
１３０，２３０は、同時に形成される。
【００３４】次に、導電材料１４０が、ＣＶＤ技術、及
びＣＭＰ技術を用いて、第２及び第３のコンタクトホ−
ル１３０，２３０内に埋め込まれる。ここで、導電材料
１４０として、W（タングステン）膜が用いられる。次
に、配線層１５０が導電材料１４０と電気的に接続され
る。
【００３５】上述した本発明の第２の実施の形態では、
シリコン基板上にプラグ層を設け、このプラグ層を介し
て、シリコン基板との基板コンタクトを間接的に行うよ
うにしたため、基板コンタクトホ−ルを層間絶縁膜１２
０上からシリコン基板に到達するまでの深さにする必要
が無く、プラグ層の膜厚分、基板コンタクトホ−ルの深
さを浅くできる。従って、本発明の第２の実施の形態
は、基板コンタクトホ−ルの底部のシリコン基板に十分
な不純物イオンを打ち込むことを可能にし、かつ深さの
異なる基板コンタクトホ−ルとＳＯＩ層に形成されるト
ランジスタのためのコンタクトホールとの深さの差分が
減少されるので、両コンタクトホ−ルの同時形成が可能
となる。また、本発明の第２の実施の形態は、プラグ層
の周辺を囲むようにフィ−ルド酸化膜を形成するため、
確実に基板コンタクトホ−ルに埋め込まれている導電材
料とトランジスタが導通する問題も回避できる。
【００３６】また、本発明の第２の実施の形態では、素
子分離層として、フィ−ルド酸化膜を形成したが、この
代わりにトレンチ分離層として、STI層を形成しても良
い。さらに、第３のコンタクトホ−ル２３０が、ソ−ス
２００、ドレイン２１０、及びゲ−ト２２０まで達する
ように形成されるとなっているが、第３のコンタクトホ
−ル２３０が、ゲ−ト２２０を除き、ソ−ス２００、及
びドレイン２１０のみに形成される場合、さらに、ソ−
ス２００、又はドレイン２１０のみに形成される場合も
含まれることは言うまでもない。
【００３７】図７、図８、及び図９は本発明の第３の実
施の形態の半導体装置の製造方法を説明するための断面
工程図である。
【００３８】図７（Ａ）に示すように、ＳＯＩ層３０を
絶縁層２０で分離するシリコン基板１０が準備される。
このシリコン基板１０の絶縁層２０はイオン注入で形成
する方法、または基板の貼り合わせで形成する方法が一
般的である。次に、酸化膜４０、窒化膜５０が順次、Ｓ
ＯＩ層３０上に形成される。次に、レジストパタ−ン６
０が、シリコン基板１０に対し、基板コンタクトを取り
たい部分に開口部が位置するように、窒化膜５０上に形
成される。
【００３９】図７(Ｂ)に示すように、第1のコンタクト
ホ−ル（第１の開口部）７０が、レジストパタ−ン６０
をマスクとして用いて、シリコン基板１０表面を露出す
るように、絶縁層２０、ＳＯＩ層３０、酸化膜４０、窒
化膜５０をエッチングすることによって形成される。
【００４０】図７(Ｃ)に示すように、ポリシリコン層８
０が、ＣＶＤ技術を用いて、コンタクトホ−ル７０を埋
め込み、かつ窒化膜５０を覆うように形成される。次
に、ポリシリコン層８０がイオン注入されることによっ
て、低抵抗化される。このイオン注入は、基板へのコン
タクトの際、コンタクト抵抗の低減の役割を果たす。
【００４１】図８(Ａ)に示すように、ＣＭＰ技術を用い
て、窒化膜５０表面が露出するまで、ポリシリコン層８
０が研磨される。この結果、ポリシリコンからなるプラ
グ層９０がコンタクトホ−ル７０内に形成される。
【００４２】図８(Ｂ)に示すように、窒化膜５０が除去
された後、ＣＶＤ技術を用いて、新たに窒化膜５００
が、プラグ層９０上、及び酸化膜４０上を覆うように形
成される。次に、プラグ層９０周辺の窒化膜５００表面
が露出する開口部を有するレジストパタ−ン１００が、
フォトリソグラフィ−技術を用いて、窒化膜５００上に
形成される。
【００４３】図８(Ｃ)に示すように、レジストパタ−ン
１００をマスクとして用いて、酸化膜４０、及び窒化膜
５００がエッチングされる。この結果、プラグ層９０か
ら所定距離離れた部分のＳＯＩ層３０が露出される。次
に、レジストパタ−ン１００が除去される。
【００４４】図９(Ａ)に示すように、プラグ層９０の上
部が窒化膜５００で覆われた状態で、熱酸化処理を行う
ことによって、プラグ層９０周辺のみのＳＯＩ層３０
が、フィ−ルド酸化膜１１０に変換される。このフィ−
ルド酸化膜１１０は、シリコン基板１０上のＳＯＩ層３
０を能動領域、及び素子分離領域に区画する上で、素子
分離領域として働く。
【００４５】図９(Ｂ)に示すように、酸化膜４０、及び
窒化膜５０が、エッチング除去される。
【００４６】図９(Ｃ)に示すように、既知技術により、
ソ−ス２００、ドレイン２１０、及びゲ−ト２２０を有
するトランジスタ３００が、素子分離領域間の能動領域
となるＳＯＩ層３０に形成される。
【００４７】次に、フィ−ルド酸化膜１１０上、及びＳ
ＯＩ層３０上に、層間絶縁膜１２０が、ＣＶＤ技術を用
いて形成される。ここで、層間絶縁膜１２０として、例
えばP-TEOS、ＢＰＳＧ、又はNSGが用いられる。
【００４８】次に、フォトリソグラフィ−技術を用い
て、第２のコンタクトホ−ル（第２の開口部）１３０
が、層間絶縁膜１２０、及びフィ−ルド酸化膜１１０を
貫通し、かつプラグ層９０まで達するように形成され、
また、第３のコンタクトホ−ル（第３の開口部）２３０
が、ソ−ス２００、ドレイン２１０、及びゲ−ト２２０
まで達するように形成される。つまり、これら第２及び
第３のコンタクトホ−ル１３０，２３０は、同時に形成
される。
【００４９】次に、導電材料１４０が、ＣＶＤ技術、及
びＣＭＰ技術を用いて、第２及び第３のコンタクトホ−
ル１３０，２３０内に埋め込まれる。ここで、導電材料
１４０として、W（タングステン）膜が用いられる。次
に、配線層１５０が導電材料１４０と電気的に接続され
る。
【００５０】上述した本発明の第３の実施の形態では、
シリコン基板上にプラグ層を設け、このプラグ層を介し
て、シリコン基板との基板コンタクトを間接的に行うよ
うにしたため、基板コンタクトホ−ルを層間絶縁膜１２
０上からシリコン基板に到達するまでの深さにする必要
が無く、プラグ層の膜厚分、基板コンタクトホ−ルの深
さを浅くできる。従って、本発明の第３の実施の形態
は、基板コンタクトホ−ルの底部のシリコン基板に十分
な不純物イオンを打ち込むことを可能にし、かつ深さの
異なる基板コンタクトホ−ルとＳＯＩ層に形成されるト
ランジスタのためのコンタクトホールとの深さの差分が
減少されるので、両コンタクトホ−ルの同時形成が可能
となる。
【００５１】また、本発明の第３の実施の形態は、プラ
グ層の周辺を囲むようにフィ−ルド酸化膜を形成するた
め、確実に基板コンタクトホ−ルに埋め込まれている導
電材料とトランジスタが導通する問題も回避できる。
【００５２】さらに、本発明の第３の実施の形態は、プ
ラグ層の上部をＳＯＩ層から突出するように形成でき
る、つまりプラグ層の膜厚を厚くできるので、これに対
応して基板コンタクトホ−ルの深さもさらに浅くでき
る。
【００５３】また、本発明の第３の実施の形態では、素
子分離層として、フィ−ルド酸化膜を形成したが、この
代わりにトレンチ分離層としてSTI層を形成しても良
い。さらに、第３のコンタクトホ−ル２３０が、ソ−ス
２００、ドレイン２１０、及びゲ−ト２２０まで達する
ように形成されるとなっているが、第３のコンタクトホ
−ル２３０が、ゲ−ト２２０を除き、ソ−ス２００、及
びドレイン２１０のみに形成される場合、さらに、ソ−
ス２００、又はドレイン２１０のみに形成される場合も
含まれることは言うまでもない。
【００５４】図１０、及び図１１は本発明の第４の実施
の形態の半導体装置の製造方法を説明するための断面工
程図である。
【００５５】図１０(Ａ)に示すように、ＳＯＩ層３０を
絶縁層２０で分離するシリコン基板１０が準備される。
このシリコン基板１０の絶縁層２０はイオン注入で形成
する方法、または基板の貼り合わせで形成する方法が一
般的である。次に、フォトリソグラフィ−技術を用い
て、ＳＯＩ層３０の素子分離領域を露出するような開口
部を有し、かつ酸化膜４０と窒化膜５０からなる積層パ
タ−ンがＳＯＩ層３０上に形成される。次に、熱酸化法
により、露出するＳＯＩ層３０をフィ−ルド酸化膜１１
０に変換する。
【００５６】図１０(Ｂ)に示すように、形成されたフィ
−ルド酸化膜１１０の中で、基板コンタクトを行いたい
部分に位置するフィ−ルド酸化膜１１０の上面が露出す
るような開口部を有するレジストパタ−ン６０が、上記
工程により形成された構造上、つまりフィ−ルド酸化膜
１１０の中心部を除く部分、及び積層パタ−ンを覆うよ
うに形成される。
【００５７】図１０(Ｃ)に示すように、レジストパタ−
ン６０をマスクとして用いて、フィ−ルド酸化膜１１
０、及び絶縁層２０を貫通する第1のコンタクトホ−ル
（第１の開口部）７０が形成される。
【００５８】図１１(Ａ)に示すように、ポリシリコン層
８０が、ＣＶＤ技術を用いて、上記工程により形成され
た構造上、つまりコンタクトホ−ル７０を埋め込み、か
つ積層パタ−ンを覆うように形成される。次に、ポリシ
リコン層８０がイオン注入されることによって、低抵抗
化される。このイオン注入は、基板へのコンタクトの
際、コンタクト抵抗の低減の役割を果たす。
【００５９】図１１(Ｂ)に示すように、エッチバック技
術を用いて、窒化膜５０表面及び残存するフィ−ルド酸
化膜１１０が露出するまで、ポリシリコン層８０が研磨
される。この結果、ポリシリコンからなるプラグ層９０
がコンタクトホ−ル７０内に形成される。
【００６０】図１１(Ｃ)に示すように、酸化膜４０及び
窒化膜５０からなる積層パタ−ンがエッチング除去され
る。
【００６１】図１１(Ｄ)に示すように、既知技術によ
り、ソ−ス２００、ドレイン２１０、及びゲ−ト２２０
を有するトランジスタ３００が、素子分離領域間の能動
領域となるＳＯＩ層３０に形成される。
【００６２】次に、フィ−ルド酸化膜１１０上、及びＳ
ＯＩ層３０上に、層間絶縁膜１２０が、ＣＶＤ技術を用
いて形成される。ここで、層間絶縁膜１２０として、例
えばP-TEOS、ＢＰＳＧ、又はNSGが用いられる。
【００６３】次に、フォトリソグラフィ−技術を用い
て、第２のコンタクトホ−ル（第２の開口部）１３０
が、層間絶縁膜１２０、及びフィ−ルド酸化膜１１０を
貫通し、かつプラグ層９０まで達するように形成され、
また、第３のコンタクトホ−ル（第３の開口部）２３０
が、ソ−ス２００、ドレイン２１０、及びゲ−ト２２０
まで達するように形成される。つまり、これら第２及び
第３のコンタクトホ−ル１３０，２３０は、同時に形成
される。
【００６４】次に、導電材料１４０が、ＣＶＤ技術、及
びＣＭＰ技術を用いて、第２及び第３のコンタクトホ−
ル１３０，２３０内に埋め込まれる。ここで、導電材料
１４０として、W（タングステン）膜が用いられる。次
に、配線層１５０が導電材料１４０と電気的に接続され
る。
【００６５】上述した本発明の第４の実施の形態では、
シリコン基板上にプラグ層を設け、このプラグ層を介し
て、シリコン基板との基板コンタクトを間接的に行うよ
うにしたため、基板コンタクトホ−ルを層間絶縁膜１２
０上からシリコン基板に到達するまでの深さにする必要
が無く、プラグ層の膜厚分、基板コンタクトホ−ルの深
さを浅くできる。従って、本発明の第４の実施の形態
は、基板コンタクトホ−ルの底部のシリコン基板に十分
な不純物イオンを打ち込むことを可能にし、かつ深さの
異なる基板コンタクトホ−ルとＳＯＩ層に形成されるト
ランジスタのためのコンタクトホールとの深さの差分が
減少されるので、両コンタクトホ−ルの同時形成が可能
となる。
【００６６】また、本発明の第４の実施の形態では、Ｓ
ＯＩ層に形成されたフィ−ルド酸化膜の中で、基板コン
タクトを行いたい部分に位置するフィ−ルド酸化膜にプ
ラグ層を設け、基板コンタクトを行うようにしたので、
基板コンタクトホ−ルに埋め込まれている導電材料とト
ランジスタが導通する問題を回避するため、新たにフィ
−ルド酸化膜を形成する必要が無い。
【００６７】さらに、本発明の第４の実施の形態では、
素子分離層として、フィ−ルド酸化膜を形成したが、こ
の代わりにトレンチ分離層としてSTI層を形成しても良
い。さらに、第３のコンタクトホ−ル２３０が、ソ−ス
２００、ドレイン２１０、及びゲ−ト２２０まで達する
ように形成されるとなっているが、第３のコンタクトホ
−ル２３０が、ゲ−ト２２０を除き、ソ−ス２００、及
びドレイン２１０のみに形成される場合、さらに、ソ−
ス２００、又はドレイン２１０のみに形成される場合も
含まれることは言うまでもない。
【００６８】図１２、及び図１３は本発明の第５の実施
の形態の半導体装置の製造方法を説明するための断面工
程図である。
【００６９】図１２(Ａ)に示すように、ＳＯＩ層３０を
絶縁層２０で分離するシリコン基板１０が準備される。
このシリコン基板１０の絶縁層２０はイオン注入で形成
する方法、または基板の貼り合わせで形成する方法が一
般的である。次に、フォトリソグラフィ−技術を用い
て、ＳＯＩ層３０の素子分離領域を露出するような開口
部を有し、かつ酸化膜４０と窒化膜５０からなる積層パ
タ−ンがＳＯＩ層３０上に形成される。次に、熱酸化法
により、露出するＳＯＩ層３０をフィ−ルド酸化膜１１
０に変換する。
【００７０】図１２(Ｂ)に示すように、形成されたフィ
−ルド酸化膜１１０の中で、基板コンタクトを行いたい
部分に位置するフィ−ルド酸化膜１１０の上面が露出す
るような開口部を有するレジストパタ−ン６０が、上記
工程により形成された構造上、つまりフィ−ルド酸化膜
１１０の中心部を除く部分、及び積層パタ−ンを覆うよ
うに形成される。
【００７１】図１２(Ｃ)に示すように、レジストパタ−
ン６０をマスクとして用いて、フィ−ルド酸化膜１１
０、及び絶縁層２０を貫通する第１のコンタクトホ−ル
（第１の開口部）７０が形成される。
【００７２】図１２(Ｄ)に示すように、ポリシリコン層
８０が、ＣＶＤ技術を用いて、上記工程により形成され
た構造上、つまりコンタクトホ−ル７０を埋め込み、か
つ積層パタ−ンを覆うように形成される。次に、ポリシ
リコン層８０がイオン注入されることによって、低抵抗
化される。このイオン注入は、基板へのコンタクトの
際、コンタクト抵抗の低減の役割を果たす。
【００７３】図１３(Ａ)に示すように、ポリシリコン層
８０上に新たなレジストパタ−ン（図示せず）を形成
し、フィ−ルド酸化膜１１０が露出するまでエッチング
をすることによって、コンタクトホ−ル７０領域にポリ
シリコンからなるプラグ層９０が形成される。
【００７４】図１３(Ｂ)に示すように、酸化膜４０及び
窒化膜５０からなる積層パタ−ンがエッチング除去され
る。
【００７５】図１３(Ｃ)に示すように、既知技術によ
り、ソ−ス２００、ドレイン２１０、及びゲ−ト２２０
を有するトランジスタ３００が、素子分離領域間の能動
領域となるＳＯＩ層３０に形成される。
【００７６】次に、フィ−ルド酸化膜１１０上、及びＳ
ＯＩ層３０上に、層間絶縁膜１２０が、ＣＶＤ技術を用
いて形成される。ここで、層間絶縁膜１２０として、例
えばP-TEOS、ＢＰＳＧ、又はNSGが用いられる。
【００７７】次に、フォトリソグラフィ−技術を用い
て、第２のコンタクトホ−ル（第２の開口部）１３０
が、層間絶縁膜１２０、及びフィ−ルド酸化膜１１０を
貫通し、かつプラグ層９０まで達するように形成され、
また、第３のコンタクトホ−ル（第３の開口部）が、ソ
−ス２００、ドレイン２１０、及びゲ−ト２２０まで達
するように形成される。つまり、これら第２及び第３の
コンタクトホ−ル１３０，２３０は、同時に形成され
る。
【００７８】次に、導電材料１４０が、ＣＶＤ技術、及
びＣＭＰ技術を用いて、第２及び第３のコンタクトホ−
ル１３０，２３０内に埋め込まれる。ここで、導電材料
１４０として、W（タングステン）膜が用いられる。次
に、配線層１５０が導電材料１４０と電気的に接続され
る。
【００７９】上述した本発明の第５の実施の形態では、
シリコン基板上にプラグ層を設け、このプラグ層を介し
て、シリコン基板との基板コンタクトを間接的に行うよ
うにしたため、基板コンタクトホ−ルを層間絶縁膜１２
０上からシリコン基板に到達するまでの深さにする必要
が無く、プラグ層の膜厚分、基板コンタクトホ−ルの深
さを浅くできる。従って、本発明の第５の実施の形態
は、基板コンタクトホ−ルの底部のシリコン基板に十分
な不純物イオンを打ち込むことを可能にし、かつ深さの
異なる基板コンタクトホ−ルとＳＯＩ層に形成されるト
ランジスタのためのコンタクトホールとの深さの差分が
減少されるので、両コンタクトホ−ルの同時形成が可能
となる。また、ＳＯＩ層に形成されたフィ−ルド酸化膜
の中で、基板コンタクトを行いたい部分に位置するフィ
−ルド酸化膜にプラグ層を設け、基板コンタクトを行う
ようにしたので、基板コンタクトホ−ルに埋め込まれて
いる導電材料とトランジスタが導通する問題を回避する
ため、新たにフィ−ルド酸化膜を形成する必要が無い。
【００８０】また、本発明の第５の実施の形態では、素
子分離層として、フィ−ルド酸化膜を形成したが、この
代わりにトレンチ分離層としてSTI層を形成しても良
い。さらに、第３のコンタクトホ−ル２３０が、ソ−ス
２００、ドレイン２１０、及びゲ−ト２２０まで達する
ように形成されるとなっているが、第３のコンタクトホ
−ル２３０が、ゲ−ト２２０を除き、ソ−ス２００、及
びドレイン２１０のみに形成される場合、さらに、ソ−
ス２００、又はドレイン２１０のみに形成される場合も
含まれることは言うまでもない。
【００８１】
【発明の効果】上述したとおり本発明の各実施の形態の
半導体装置の製造方法は、シリコン基板上にプラグ層を
設け、このプラグ層を介して、シリコン基板との基板コ
ンタクトを間接的に行うようにしたため、基板コンタク
トホ−ルをシリコン基板に到達するまでの深さにする必
要が無く、プラグ層の膜厚分、基板コンタクトホ−ルの
深さを浅くできる。従って、基板コンタクトホ−ルの底
部のシリコン基板に十分な不純物イオンを打ち込むこと
を可能にし、かつ深さの異なる基板コンタクトホ−ルと
ＳＯＩ層に形成されるトランジスタのためのコンタクト
ホールとの深さの差分が減少されるので、両コンタクト
ホ−ルの同時形成が可能となる。また、プラグ層は、素
子分離層、例えば、フィ−ルド酸化膜、またはSTI層を
介して、ＳＯＩ層の能動領域と分離されるように形成さ
れるので、基板コンタクトホ−ルに埋め込まれている導
電材料とトランジスタが導通する問題も回避できる。さ
らに、プラグ層の上部をＳＯＩ層から突出するように形
成できる、つまりプラグ層の膜厚を厚くできるので、こ
れに対応して基板コンタクトホ−ルの深さもさらに浅く
できる。さらに、この突出したプラグ層の上部の幅を幅
広にできるため、基板コンタクトホ−ルの位置づれによ
るプラグ層とのコンタクト不良も回避できる。
【図面の簡単な説明】
【図1】本発明の第１の実施の形態の半導体装置の製造
方法を説明するための断面工程図（その１）である。
【図２】本発明の第１の実施の形態の半導体装置の製造
方法を説明するための断面工程図（その２）である。
【図３】本発明の第１の実施の形態の半導体装置の製造
方法を説明するための断面工程図（その３）である。
【図４】本発明の第２の実施の形態の半導体装置の製造
方法を説明するための断面工程図（その１）である。
【図５】本発明の第２の実施の形態の半導体装置の製造
方法を説明するための断面工程図（その２）である。
【図６】本発明の第２の実施の形態の半導体装置の製造
方法を説明するための断面工程図（その３）である。
【図７】本発明の第３の実施の形態の半導体装置の製造
方法を説明するための断面工程図（その１）である。
【図８】本発明の第３の実施の形態の半導体装置の製造
方法を説明するための断面工程図（その２）である。
【図９】本発明の第３の実施の形態の半導体装置の製造
方法を説明するための断面工程図（その３）である。
【図１０】本発明の第４の実施の形態の半導体装置の製
造方法を説明するための断面工程図（その１）である。
【図１１】本発明の第４の実施の形態の半導体装置の製
造方法を説明するための断面工程図（その２）である。
【図１２】本発明の第５の実施の形態の半導体装置の製
造方法を説明するための断面工程図（その１）である。
【図1３】本発明の第５の実施の形態の半導体装置の製
造方法を説明するための断面工程図（その２）である。
【符号の説明】
３０ ＳＯＩ層 ９０ プラグ層 １１０ フィ−ルド酸化膜 １２０ 層間絶縁膜 １３０ コンタクトホ−ル １４０ 導電材料 １５０ 配線層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/786 Ｆターム(参考） 5F032 AA01 AA13 AA34 BB08 CA17 DA02 DA33 DA43 DA53 5F033 JJ04 JJ19 JJ25 KK01 NN03 NN08 NN20 PP06 QQ09 QQ10 QQ37 QQ39 QQ48 QQ59 QQ73 QQ76 RR04 RR05 RR09 RR15 SS04 VV15 XX04 XX09 5F048 AA00 AA04 AC01 BA16 BF00 BF03 BF06 BF07 BG07 5F110 AA15 CC02 DD05 DD13 DD22 DD24 EE38 GG02 HL04 HL11 HL24 HM17 NN02 NN22 NN23 NN35 NN62 NN65 NN66 QQ17

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 絶縁層で分離されるＳＯＩ層が形成され
    た基板に対して、この基板の電位固定をとるためのコン
    タクト形成工程を含む半導体装置の製造方法において、 前記ＳＯＩ層及び絶縁層を貫通し、前記基板まで達する
    第１の開口部を形成する工程と、 前記第1の開口部を充たすプラグ層を形成する工程と、 前記ＳＯＩ層上及び前記プラグ層上に層間絶縁膜を形成
    する工程と、 前記層間絶縁膜に前記プラグ層まで達する第２の開口部
    を形成する工程とを有することを特徴とする半導体装置
    の製造方法。
  2. 【請求項２】 前記プラグ層の周辺を囲むように素子分
    離層を形成する工程を有することを特徴とする請求項１
    記載の半導体装置の製造方法。
  3. 【請求項３】 前記プラグ層の両端に位置する前記ＳＯ
    Ｉ層に前記素子分離層を形成することを特徴とする請求
    項２記載の半導体装置の製造方法。
  4. 【請求項４】 前記素子分離層は、フィ−ルド酸化膜、
    またはトレンチ分離層からなることを特徴とする請求項
    ２記載の半導体装置の製造方法。
  5. 【請求項５】 前記ＳＯＩ層及び絶縁層を貫通する前記
    第１の開口部を形成し、露出する前記基板に対して不純
    物イオンを打ち込むことを特徴とする請求項１記載の半
    導体装置の製造方法。
  6. 【請求項６】 前記第２の開口部を導電材料で埋め込む
    工程と、この導電材料と電気的に接続する配線層を形成
    する工程とを有することを特徴とする請求項１記載の半
    導体装置の製造方法。
  7. 【請求項７】絶縁層で分離されるＳＯＩ層が形成された
    基板に対して、この基板の電位固定をとるためのコンタ
    クト形成工程を含む半導体装置の製造方法において、 前記ＳＯＩ層及び絶縁層を貫通し、前記基板まで達する
    第１の開口部を形成する工程と、 前記第1の開口部を充たすプラグ層を形成する工程と、 前記ＳＯＩ層にトランジスタを形成する工程と、 前記ＳＯＩ層上及び前記プラグ層上に層間絶縁膜を形成
    する工程と、 前記層間絶縁膜に前記プラグ層まで達する第２の開口部
    を形成するとともに、前記層間絶縁膜に前記トランジス
    タのソ−ス、ドレイン、又はゲ−トまで達する第３の開
    口部を形成する工程とを有することを特徴とする半導体
    装置の製造方法。
  8. 【請求項８】 前記プラグ層の周辺を囲むように素子分
    離層を形成する工程を有することを特徴とする請求項７
    記載の半導体装置の製造方法。
  9. 【請求項９】 前記プラグ層の両端に位置する前記ＳＯ
    Ｉ層に前記素子分離層を形成する工程を有することを特
    徴とする請求項８記載の半導体装置の製造方法。
  10. 【請求項１０】 前記素子分離層は、フィ−ルド酸化
    膜、またはトレンチ分離層からなることを特徴とする請
    求項８記載の半導体装置の製造方法。
  11. 【請求項１１】 前記ＳＯＩ層及び絶縁層を貫通する前
    記第１の開口部を形成し、露出する前記基板に対して不
    純物イオンを打ち込むことを特徴とする請求項７記載の
    半導体装置の製造方法。
  12. 【請求項１２】前記第２及び第３の開口部を夫々導電材
    料で埋め込む工程と、この導電材料と電気的に接続する
    配線層を形成する工程とを有することを特徴とする請求
    項７記載の半導体装置の製造方法。
  13. 【請求項１３】 絶縁層で分離されるＳＯＩ層が形成さ
    れた基板に対して、この基板の電位固定をとるためのコ
    ンタクト形成工程を含む半導体装置の製造方法におい
    て、 前記ＳＯＩ層に素子分離層を形成する工程と、 前記素子分離層及び絶縁層を貫通し、前記基板まで達す
    る第１の開口部を形成する工程と、 前記開口部を埋め込むようにプラグ層を形成する工程
    と、 前記ＳＯＩ層上及び前記プラグ層上に層間絶縁膜を形成
    する工程と、 前記層間絶縁膜に前記プラグ層まで達する第２の開口部
    を形成する工程とを有することを特徴とする半導体装置
    の製造方法。
  14. 【請求項１４】 前記素子分離層は、フィ−ルド酸化
    膜、またはトレンチ分離層からなることを特徴とする請
    求項１３記載の半導体装置の製造方法。
  15. 【請求項１５】 前記第２の開口部を導電材料で埋め込
    む工程と、この導電材料と電気的に接続する配線層を形
    成する工程とを有することを特徴とする請求項１３記載
    の半導体装置の製造方法。
  16. 【請求項１６】 絶縁層で分離されるＳＯＩ層が形成さ
    れた基板に対して、この基板の電位固定をとるためのコ
    ンタクト形成工程を含む半導体装置の製造方法におい
    て、 前記ＳＯＩ層に素子分離層を形成する工程と、 前記素子分離層及び絶縁層を貫通し、前記基板まで達す
    る第１の開口部を形成する工程と、 前記第1の開口部を充たすプラグ層を形成する工程と、 前記ＳＯＩ層にトランジスタを形成する工程と、 前記ＳＯＩ層上及び前記プラグ層上に層間絶縁膜を形成
    する工程と、 前記層間絶縁膜に前記プラグ層まで達する第２の開口部
    を形成するとともに、前記層間絶縁膜に前記トランジス
    タのソ−ス、ドレイン、又はゲ−トまで達する第３の開
    口部を形成する工程とを有することを特徴とする半導体
    装置の製造方法。
  17. 【請求項１７】 前記素子分離層は、フィ−ルド酸化
    膜、またはトレンチ分離層からなることを特徴とする請
    求項１６記載の半導体装置の製造方法。
  18. 【請求項１８】 前記第２及び第３の開口部の夫々を導
    電材料で埋め込む工程と、この導電材料と電気的に接続
    する配線層を形成する工程とを有することを特徴とする
    請求項１６記載の半導体装置の製造方法。
JP2001118227A 2000-10-12 2001-04-17 半導体装置の製造方法 Pending JP2002190521A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2001118227A JP2002190521A (ja) 2000-10-12 2001-04-17 半導体装置の製造方法
US09/962,190 US6632710B2 (en) 2000-10-12 2001-09-26 Method for forming semiconductor device
US10/445,859 US6995049B2 (en) 2000-10-12 2003-05-28 Method for forming semiconductor device
US11/311,365 US7282399B2 (en) 2000-10-12 2005-12-20 Method for forming semiconductor device

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2000-312351 2000-10-12
JP2000312351 2000-10-12
JP2001118227A JP2002190521A (ja) 2000-10-12 2001-04-17 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2002190521A true JP2002190521A (ja) 2002-07-05

Family

ID=26601981

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001118227A Pending JP2002190521A (ja) 2000-10-12 2001-04-17 半導体装置の製造方法

Country Status (2)

Country Link
US (3) US6632710B2 (ja)
JP (1) JP2002190521A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7205190B2 (en) 2004-02-10 2007-04-17 Oki Electric Industry Co., Ltd. Semiconductor device fabrication method
US7750404B2 (en) 2006-08-23 2010-07-06 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
JP2012175061A (ja) * 2011-02-24 2012-09-10 Rohm Co Ltd 半導体装置およびその製造方法
KR101264926B1 (ko) 2005-05-13 2013-05-15 오끼 덴끼 고오교 가부시끼가이샤 반도체 장치의 제조 방법 및 반도체 장치

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002190521A (ja) * 2000-10-12 2002-07-05 Oki Electric Ind Co Ltd 半導体装置の製造方法
US6582063B1 (en) * 2001-03-21 2003-06-24 Hewlett-Packard Development Company, L.P. Fluid ejection device
JP2003124345A (ja) * 2001-10-11 2003-04-25 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
DE10260616B3 (de) * 2002-12-23 2004-09-02 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Simultanen Bildung von Bauelementenkontakten und Rückseitenkontakten auf Wafern mit einer vergrabenen Isolatorschicht
US7190051B2 (en) * 2003-01-17 2007-03-13 Second Sight Medical Products, Inc. Chip level hermetic and biocompatible electronics package using SOI wafers
US7485926B2 (en) * 2003-01-30 2009-02-03 X-Fab Semiconductor Foundries Ag SOI contact structures
DE10319497B4 (de) * 2003-04-30 2010-06-02 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines SOI-Feldeffekttransistorelements mit einem ohmschen Substratkontakt
DE10324433B4 (de) * 2003-05-28 2007-02-08 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines Substratkontakts für ein SOI-Halbleiterbauteil
KR101051950B1 (ko) * 2003-12-15 2011-07-26 매그나칩 반도체 유한회사 반도체소자의 제조방법
US7223679B2 (en) * 2003-12-24 2007-05-29 Intel Corporation Transistor gate electrode having conductor material layer
KR101064284B1 (ko) 2004-01-09 2011-09-14 매그나칩 반도체 유한회사 반도체 소자의 콘택홀 형성 방법
US7422968B2 (en) * 2004-07-29 2008-09-09 Texas Instruments Incorporated Method for manufacturing a semiconductor device having silicided regions
DE102005046624B3 (de) * 2005-09-29 2007-03-22 Atmel Germany Gmbh Verfahren zur Herstellung einer Halbleiteranordnung
KR100650901B1 (ko) * 2005-12-29 2006-11-28 동부일렉트로닉스 주식회사 매립 게이트를 갖는 금속 산화물 반도체 트랜지스터
US8188543B2 (en) * 2006-11-03 2012-05-29 Freescale Semiconductor, Inc. Electronic device including a conductive structure extending through a buried insulating layer
US7820519B2 (en) * 2006-11-03 2010-10-26 Freescale Semiconductor, Inc. Process of forming an electronic device including a conductive structure extending through a buried insulating layer
US7745876B2 (en) * 2007-02-21 2010-06-29 Samsung Electronics Co., Ltd. Semiconductor integrated circuit devices including gate patterns having step difference therebetween and a connection line disposed between the gate patterns and methods of fabricating the same
DE102007041407A1 (de) * 2007-08-31 2009-03-05 Atmel Germany Gmbh Verfahren zur Herstellung einer Halbleiteranordnung, Verwendung einer Grabenstruktur und Halbleiteranordnung
US7675121B2 (en) * 2007-10-08 2010-03-09 International Business Machines Corporation SOI substrate contact with extended silicide area
US20090093092A1 (en) * 2007-10-08 2009-04-09 Dinh Dang Soi substrate contact with extended silicide area
US8133774B2 (en) * 2009-03-26 2012-03-13 International Business Machines Corporation SOI radio frequency switch with enhanced electrical isolation
US8716867B2 (en) 2010-05-12 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Forming interconnect structures using pre-ink-printed sheets
JP5550444B2 (ja) * 2010-05-17 2014-07-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9584744B2 (en) 2015-06-23 2017-02-28 Semiconductor Components Industries, Llc Image sensors with voltage-biased trench isolation structures
CN110504240B (zh) * 2018-05-16 2021-08-13 联华电子股份有限公司 半导体元件及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11354631A (ja) * 1998-06-11 1999-12-24 Nec Kansai Ltd 半導体装置
JP2000156408A (ja) * 1998-11-20 2000-06-06 Nec Corp 半導体装置及びその製造方法
JP2002110990A (ja) * 2000-09-27 2002-04-12 Toshiba Corp 半導体装置およびその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3272517B2 (ja) * 1993-12-01 2002-04-08 三菱電機株式会社 半導体装置の製造方法
KR0176202B1 (ko) * 1996-04-09 1999-04-15 김광호 에스.오.아이형 트랜지스터 및 그 제조방법
US5914510A (en) * 1996-12-13 1999-06-22 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing the same
US6133610A (en) * 1998-01-20 2000-10-17 International Business Machines Corporation Silicon-on-insulator chip having an isolation barrier for reliability and process of manufacture
US6287901B1 (en) * 2000-01-05 2001-09-11 International Business Machines Corporation Method and semiconductor structure for implementing dual plane body contacts for silicon-on-insulator (SOI) transistors
JP3775716B2 (ja) 2000-05-25 2006-05-17 シャープ株式会社 強誘電体型記憶装置およびそのテスト方法
JP2002190521A (ja) * 2000-10-12 2002-07-05 Oki Electric Ind Co Ltd 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11354631A (ja) * 1998-06-11 1999-12-24 Nec Kansai Ltd 半導体装置
JP2000156408A (ja) * 1998-11-20 2000-06-06 Nec Corp 半導体装置及びその製造方法
JP2002110990A (ja) * 2000-09-27 2002-04-12 Toshiba Corp 半導体装置およびその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7205190B2 (en) 2004-02-10 2007-04-17 Oki Electric Industry Co., Ltd. Semiconductor device fabrication method
KR101264926B1 (ko) 2005-05-13 2013-05-15 오끼 덴끼 고오교 가부시끼가이샤 반도체 장치의 제조 방법 및 반도체 장치
US7750404B2 (en) 2006-08-23 2010-07-06 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
JP2012175061A (ja) * 2011-02-24 2012-09-10 Rohm Co Ltd 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US6632710B2 (en) 2003-10-14
US20020045298A1 (en) 2002-04-18
US7282399B2 (en) 2007-10-16
US6995049B2 (en) 2006-02-07
US20040106247A1 (en) 2004-06-03
US20060094173A1 (en) 2006-05-04

Similar Documents

Publication Publication Date Title
JP2002190521A (ja) 半導体装置の製造方法
JP4947931B2 (ja) 半導体装置
US6274419B1 (en) Trench isolation of field effect transistors
US8053897B2 (en) Production of a carrier wafer contact in trench insulated integrated SOI circuits having high-voltage components
US8294203B2 (en) Contacting and filling deep-trench-isolation with tungsten
JP2001144175A (ja) 半導体装置及びその製造方法
JPH08227938A (ja) 半導体装置及びその製造方法
JP3050166B2 (ja) 半導体装置の製造方法
JP2012028805A (ja) 半導体装置の製造方法
JP2001257325A (ja) 半導体記憶装置及びその製造方法
JP2003158180A (ja) トレンチ分離を有する半導体装置およびその製造方法
US7625805B2 (en) Passivation of deep isolating separating trenches with sunk covering layers
JP2000349289A (ja) 半導体装置およびその製造方法
JP2001035860A (ja) 縦型トランジスタに位置合せされた埋込み表面ストラップ用のハイブリッド５ｆ２セル・レイアウト
KR100418332B1 (ko) 반도체 장치 및 그 제조 방법
JP2008244229A (ja) 半導体装置の製造方法及び半導体装置
JP5220988B2 (ja) 半導体装置
JPH10242264A (ja) 半導体装置の製造方法
JP3295393B2 (ja) 半導体装置の製造方法
TWI770774B (zh) 形成半導體結構的方法和半導體結構
JPH11135781A (ja) 半導体装置の製造方法および半導体装置
JP2000031489A (ja) 半導体装置の製造方法
JPH11214497A (ja) 半導体装置の素子分離用トレンチ構造
TW202347737A (zh) 記憶體元件
JP2001189379A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20060923

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20060929

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20061013

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080201

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20081119

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081125

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091221

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20100820

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111101

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120306