JP2001144175A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 素子分離領域の絶縁膜高さが実質的に一様で
あり、膜厚の異なる複数の単結晶半導体層を有し、微細
な配線加工が容易な構造を有する半導体装置及びその製
造方法を提供する。 【解決手段】 複数のＳＯＩ−Ｓｉ層厚さを有する半導
体素子を集積する半導体装置において、その素子分離領
域１３の半導体基板表面からの高さが実質的に揃ってい
る。また、半導体基板に一様な高さの素子分離領域１３
を形成してから複数の適宜に高さの異なるＳＯＩ−Ｓｉ
層１４、１５を形成する。半導体基板１１からの高さが
実質的に一様な素子分離領域１３が得られると共にＳＯ
Ｉ−Ｓｉ層厚さの異なる所望の素子領域が形成される。
単結晶シリコン膜（ＳＯＩ−Ｓｉ層）の膜厚を適宜変化
させるには、このほかアモルファスシリコン膜を堆積さ
せ熱処理によりエピ層を形成後、不要部分をする。
あり、膜厚の異なる複数の単結晶半導体層を有し、微細
な配線加工が容易な構造を有する半導体装置及びその製
造方法を提供する。 【解決手段】 複数のＳＯＩ−Ｓｉ層厚さを有する半導
体素子を集積する半導体装置において、その素子分離領
域１３の半導体基板表面からの高さが実質的に揃ってい
る。また、半導体基板に一様な高さの素子分離領域１３
を形成してから複数の適宜に高さの異なるＳＯＩ−Ｓｉ
層１４、１５を形成する。半導体基板１１からの高さが
実質的に一様な素子分離領域１３が得られると共にＳＯ
Ｉ−Ｓｉ層厚さの異なる所望の素子領域が形成される。
単結晶シリコン膜（ＳＯＩ−Ｓｉ層）の膜厚を適宜変化
させるには、このほかアモルファスシリコン膜を堆積さ
せ熱処理によりエピ層を形成後、不要部分をする。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のＳＯＩ(Sil
icon On Insulator)−Ｓｉ層厚さを有する半導体素子を
集積した半導体装置及びその製造方法に係り、とくにそ
の素子分離領域の構造に関するものである。
icon On Insulator)−Ｓｉ層厚さを有する半導体素子を
集積した半導体装置及びその製造方法に係り、とくにそ
の素子分離領域の構造に関するものである。
【０００２】
【従来の技術】従来、半導体装置は、ＣＭＯＳ素子とバ
イポーラ素子を同一のＳＯＩ基板上に集積させるものが
知られている（米国特許第５２１２３９７号参照）。こ
の半導体装置は、図２２に示されているように、ＣＭＯ
Ｓ領域１０のＣＭＯＳ素子７、８が埋め込み酸化膜（Ｂ
OX）２上の薄膜シリコン単結晶層３に形成され、バイポ
ーラ領域９のバイポーラ素子が埋め込み酸化膜（ＢOX）
２を途中までエッチングして残りの埋め込み酸化膜（Ｂ
OX）２上にエピタキシャル成長法を用いてシリコン単結
晶層４を形成し、この単結晶層に半導体素子（バイポー
ラ素子）を形成している。ＳＯＩ基板は、シリコン半導
体基板（Ｓｉ−ｓｕｂ）１及びこの半導体基板上に形成
された埋め込み酸化膜（ＢOX）２から構成されている。
埋め込み酸化膜２は、半導体基板内部への酸素のイオン
注入により形成される。上記のように、ＳＯＩ基板は、
バイポーラ領域９とＣＭＯＳ領域１０とを備え、バイポ
ーラ領域９には埋め込み酸化膜（ＢOX）を途中までエッ
チングして薄くなった部分の上に厚いシリコン単結晶層
４が形成されている。バイポーラ領域９、ＣＭＯＳ領域
１０ともに素子毎に素子分離領域のシリコン酸化膜によ
って区画されている。バイポーラ領域９の素子分離領域
６は、ＣＭＯＳ領域１０の素子分離領域５より高い位置
に配置形成され、その厚みも厚くなっている。バイポー
ラトランジスタは、素子分離領域６に囲まれたバイポー
ラ領域９のシリコン単結晶層４に形成され、エミッタ、
ベース、コレクタ及びこれらの引き出し電極を有してい
る。ＣＭＯＳトランジスタは、素子分離領域５に囲まれ
たＣＭＯＳ領域１０のシリコン単結晶層３に形成され、
ＰＭＯＳトランジスタがＰ＋ソース／ドレイン領域、ゲ
ート酸化膜及びゲート電極７、ＮＭＯＳトランジスタが
Ｎ＋ソース／ドレイン領域、ゲート酸化膜、ゲート電極
８からなる。
イポーラ素子を同一のＳＯＩ基板上に集積させるものが
知られている（米国特許第５２１２３９７号参照）。こ
の半導体装置は、図２２に示されているように、ＣＭＯ
Ｓ領域１０のＣＭＯＳ素子７、８が埋め込み酸化膜（Ｂ
OX）２上の薄膜シリコン単結晶層３に形成され、バイポ
ーラ領域９のバイポーラ素子が埋め込み酸化膜（ＢOX）
２を途中までエッチングして残りの埋め込み酸化膜（Ｂ
OX）２上にエピタキシャル成長法を用いてシリコン単結
晶層４を形成し、この単結晶層に半導体素子（バイポー
ラ素子）を形成している。ＳＯＩ基板は、シリコン半導
体基板（Ｓｉ−ｓｕｂ）１及びこの半導体基板上に形成
された埋め込み酸化膜（ＢOX）２から構成されている。
埋め込み酸化膜２は、半導体基板内部への酸素のイオン
注入により形成される。上記のように、ＳＯＩ基板は、
バイポーラ領域９とＣＭＯＳ領域１０とを備え、バイポ
ーラ領域９には埋め込み酸化膜（ＢOX）を途中までエッ
チングして薄くなった部分の上に厚いシリコン単結晶層
４が形成されている。バイポーラ領域９、ＣＭＯＳ領域
１０ともに素子毎に素子分離領域のシリコン酸化膜によ
って区画されている。バイポーラ領域９の素子分離領域
６は、ＣＭＯＳ領域１０の素子分離領域５より高い位置
に配置形成され、その厚みも厚くなっている。バイポー
ラトランジスタは、素子分離領域６に囲まれたバイポー
ラ領域９のシリコン単結晶層４に形成され、エミッタ、
ベース、コレクタ及びこれらの引き出し電極を有してい
る。ＣＭＯＳトランジスタは、素子分離領域５に囲まれ
たＣＭＯＳ領域１０のシリコン単結晶層３に形成され、
ＰＭＯＳトランジスタがＰ＋ソース／ドレイン領域、ゲ
ート酸化膜及びゲート電極７、ＮＭＯＳトランジスタが
Ｎ＋ソース／ドレイン領域、ゲート酸化膜、ゲート電極
８からなる。
【０００３】
【発明が解決しようとする課題】このように、素子分離
のための絶縁膜は、例えば、ＣＭＯＳ領域とバイポーラ
領域とではシリコン単結晶層の高さが異なるので、この
上に形成される配線層の加工が困難であった。つまり、
１つのＳＯＩ基板上に厚さが異なる複数のＳＯＩ−Ｓｉ
層を有する半導体素子を集積する半導体装置において
は、膜厚の異なるＳＯＩ−Ｓｉ層を複数形成してから素
子分離処理を行う結果、その素子分離領域としての絶縁
膜の高さが異なっており、配線工程における加工が困難
である。また、膜厚の異なる複数のシリコン層を有する
ために各層の高さが異なり、その結果、リソグラフィ工
程におけるフォーカスがずれるので、微細なゲート加工
が困難であるという問題もあった。前記公知例以外にも
埋め込み絶縁膜上に厚さのことなる複数の単結晶半導体
層を１つのチップに用いることが知られている（米国特
許第５２９４８２３号）が、素子分離領域の半導体基板
表面からの高さが異なり、前記公知例と同じように配線
を形成する上での問題が残っている。本発明は、このよ
うな事情によりなされたものであり、素子分離領域の絶
縁膜高さが実質的に一様であり、微細な配線加工が容易
な構造を有する半導体装置及びその製造方法を提供す
る。
のための絶縁膜は、例えば、ＣＭＯＳ領域とバイポーラ
領域とではシリコン単結晶層の高さが異なるので、この
上に形成される配線層の加工が困難であった。つまり、
１つのＳＯＩ基板上に厚さが異なる複数のＳＯＩ−Ｓｉ
層を有する半導体素子を集積する半導体装置において
は、膜厚の異なるＳＯＩ−Ｓｉ層を複数形成してから素
子分離処理を行う結果、その素子分離領域としての絶縁
膜の高さが異なっており、配線工程における加工が困難
である。また、膜厚の異なる複数のシリコン層を有する
ために各層の高さが異なり、その結果、リソグラフィ工
程におけるフォーカスがずれるので、微細なゲート加工
が困難であるという問題もあった。前記公知例以外にも
埋め込み絶縁膜上に厚さのことなる複数の単結晶半導体
層を１つのチップに用いることが知られている（米国特
許第５２９４８２３号）が、素子分離領域の半導体基板
表面からの高さが異なり、前記公知例と同じように配線
を形成する上での問題が残っている。本発明は、このよ
うな事情によりなされたものであり、素子分離領域の絶
縁膜高さが実質的に一様であり、微細な配線加工が容易
な構造を有する半導体装置及びその製造方法を提供す
る。
【０００４】
【課題を解決するための手段】本発明は、複数のＳＯＩ
−Ｓｉ層厚さを有する半導体素子を集積する半導体装置
において、その素子分離領域の半導体基板表面からの高
さが実質的に揃っていることを特徴としている。そし
て、半導体基板に一様な高さの素子分離領域を形成して
から複数の適宜に高さの異なるＳＯＩ−Ｓｉ層（単結晶
シリコン半導体層）を形成することを特徴としている。
次に、図１９乃至図２１を参照してシリコン半導体基板
上に上記ＳＯＩ−Ｓｉ層を形成する本発明の方法を説明
する。主面上にシリコン酸化膜などからなる埋め込み酸
化膜（ＢOX）１２と単結晶シリコン膜１４を形成させた
シリコン半導体基板（以下、ＳＯＩ基板という）１１
に、シリコン酸化物やシリコン窒化物などの第１の絶縁
膜２０を順次堆積させる（図１９（ａ））。次に、第１
の絶縁膜２０上にフォトレジスト２１を堆積させ、その
後素子形成領域を残しその他の領域を除去するように、
リソグラフィによりフォトレジスト２１をパターニング
する（図１９（ｂ））。このパターニングされたフォト
レジスト２１をマスクにして、例えば、ＲＩＥ(Reactiv
e Ion Etching)などの異方性エッチング法によりエッチ
ングを行って素子分離形成領域の前記第１の絶縁膜２０
及び単結晶シリコン膜１４を除去する（図１９
（ｃ））。
−Ｓｉ層厚さを有する半導体素子を集積する半導体装置
において、その素子分離領域の半導体基板表面からの高
さが実質的に揃っていることを特徴としている。そし
て、半導体基板に一様な高さの素子分離領域を形成して
から複数の適宜に高さの異なるＳＯＩ−Ｓｉ層（単結晶
シリコン半導体層）を形成することを特徴としている。
次に、図１９乃至図２１を参照してシリコン半導体基板
上に上記ＳＯＩ−Ｓｉ層を形成する本発明の方法を説明
する。主面上にシリコン酸化膜などからなる埋め込み酸
化膜（ＢOX）１２と単結晶シリコン膜１４を形成させた
シリコン半導体基板（以下、ＳＯＩ基板という）１１
に、シリコン酸化物やシリコン窒化物などの第１の絶縁
膜２０を順次堆積させる（図１９（ａ））。次に、第１
の絶縁膜２０上にフォトレジスト２１を堆積させ、その
後素子形成領域を残しその他の領域を除去するように、
リソグラフィによりフォトレジスト２１をパターニング
する（図１９（ｂ））。このパターニングされたフォト
レジスト２１をマスクにして、例えば、ＲＩＥ(Reactiv
e Ion Etching)などの異方性エッチング法によりエッチ
ングを行って素子分離形成領域の前記第１の絶縁膜２０
及び単結晶シリコン膜１４を除去する（図１９
（ｃ））。
【０００５】次に、フォトレジスト２１を除去して、シ
リコン酸化物などからなる第２の絶縁膜２２を前記第１
の絶縁膜２０及び素子分離形成領域上に堆積させる（図
２０（ａ））。そして第２の絶縁膜２２をＣＭＰ(Chemi
cal Mechanical Polishing)により研磨して第２の絶縁
膜２２と同じ平面になるようにその表面を研磨する。こ
のようにして、素子分離形成領域には第２の絶縁膜２２
が埋め込まれ、この部分は、素子分離領域の素子分離絶
縁膜１３となる。ＣＭＰ処理を施しているので、素子分
離絶縁膜１３表面と素子形成領域に形成された第１の絶
縁膜２０表面とは、同一平面を成している（図２０
（ｂ））。次に、この同一平面上にフォトレジスト２３
を塗布し、これをパターニングして単結晶シリコン膜
（ＳＯＩ−Ｓｉ層）１４を厚くしたい素子領域上に窓２
４を開け（図２０（ｃ））、エッチングすることにより
この領域上の第１の絶縁膜２０を剥離して、前記単結晶
シリコン膜１４の表面を露出させ、フォトレジストを除
去する（図２１（ａ））。この際素子分離絶縁膜１３が
エッチングされないような材料又はエッチング方法を選
ぶと良い。その後、フォトレジスト開口部２４内に露出
された単結晶シリコン膜１４表面に単結晶シリコンを選
択エピタキシャル成長法により堆積させて第１の絶縁膜
２０でマスクされている素子領域に形成されている単結
晶シリコン膜１４より厚い単結晶シリコン膜１５をこの
領域に形成する。その後、第１の絶縁膜２０がエッチン
グ除去されてから、単結晶シリコン膜１４、１５にトラ
ンジスタを形成する次工程に移行する（図２１
（ｂ））。
リコン酸化物などからなる第２の絶縁膜２２を前記第１
の絶縁膜２０及び素子分離形成領域上に堆積させる（図
２０（ａ））。そして第２の絶縁膜２２をＣＭＰ(Chemi
cal Mechanical Polishing)により研磨して第２の絶縁
膜２２と同じ平面になるようにその表面を研磨する。こ
のようにして、素子分離形成領域には第２の絶縁膜２２
が埋め込まれ、この部分は、素子分離領域の素子分離絶
縁膜１３となる。ＣＭＰ処理を施しているので、素子分
離絶縁膜１３表面と素子形成領域に形成された第１の絶
縁膜２０表面とは、同一平面を成している（図２０
（ｂ））。次に、この同一平面上にフォトレジスト２３
を塗布し、これをパターニングして単結晶シリコン膜
（ＳＯＩ−Ｓｉ層）１４を厚くしたい素子領域上に窓２
４を開け（図２０（ｃ））、エッチングすることにより
この領域上の第１の絶縁膜２０を剥離して、前記単結晶
シリコン膜１４の表面を露出させ、フォトレジストを除
去する（図２１（ａ））。この際素子分離絶縁膜１３が
エッチングされないような材料又はエッチング方法を選
ぶと良い。その後、フォトレジスト開口部２４内に露出
された単結晶シリコン膜１４表面に単結晶シリコンを選
択エピタキシャル成長法により堆積させて第１の絶縁膜
２０でマスクされている素子領域に形成されている単結
晶シリコン膜１４より厚い単結晶シリコン膜１５をこの
領域に形成する。その後、第１の絶縁膜２０がエッチン
グ除去されてから、単結晶シリコン膜１４、１５にトラ
ンジスタを形成する次工程に移行する（図２１
（ｂ））。
【０００６】このように本発明の方法により、半導体基
板１１からの高さが実質的に一様な素子分離領域１３が
得られると共にＳＯＩ−Ｓｉ層厚さの異なる所望の素子
領域が形成される。単結晶シリコン膜（ＳＯＩ−Ｓｉ
層）の膜厚を適宜変化させるには、このほかアモルファ
スシリコン膜を堆積させ、熱処理によりエピタキシャル
成長させた後、不要部分をＣＭＰ工程により除去するこ
とにより得ることができる。また、フォトレジストの窓
を開ける領域を逆にして、単結晶シリコン膜（ＳＯＩ−
Ｓｉ層）を薄くしたい領域の単結晶シリコン膜を露出さ
せ、この領域を酸化させて単結晶シリコン膜を薄くする
方法によることも可能である。また、この方法を適用し
て、前記単結晶シリコン膜（ＳＯＩ−Ｓｉ層）を厚くし
たい素子領域上にフォトレジスト窓を形成する時に、バ
ルク形成領域にもフォトレジスト窓を形成し、この領域
は、埋め込み酸化膜（ＢOX）をエッチング除去する。そ
して、この部分にはバイポーラトランジスタなどのバル
ク素子を形成することにより、ＳＯＩ素子とバルク素子
とを併せて集積させることができる。
板１１からの高さが実質的に一様な素子分離領域１３が
得られると共にＳＯＩ−Ｓｉ層厚さの異なる所望の素子
領域が形成される。単結晶シリコン膜（ＳＯＩ−Ｓｉ
層）の膜厚を適宜変化させるには、このほかアモルファ
スシリコン膜を堆積させ、熱処理によりエピタキシャル
成長させた後、不要部分をＣＭＰ工程により除去するこ
とにより得ることができる。また、フォトレジストの窓
を開ける領域を逆にして、単結晶シリコン膜（ＳＯＩ−
Ｓｉ層）を薄くしたい領域の単結晶シリコン膜を露出さ
せ、この領域を酸化させて単結晶シリコン膜を薄くする
方法によることも可能である。また、この方法を適用し
て、前記単結晶シリコン膜（ＳＯＩ−Ｓｉ層）を厚くし
たい素子領域上にフォトレジスト窓を形成する時に、バ
ルク形成領域にもフォトレジスト窓を形成し、この領域
は、埋め込み酸化膜（ＢOX）をエッチング除去する。そ
して、この部分にはバイポーラトランジスタなどのバル
ク素子を形成することにより、ＳＯＩ素子とバルク素子
とを併せて集積させることができる。
【０００７】本発明によれば、素子分離絶縁膜の半導体
基板からの高さが一様に揃うことができるので、その後
の配線工程が実施し易くなる。また、本発明によれば、
工程数を格別増やすことなく複数の厚さの異なるＳＯＩ
−Ｓｉ層を有する半導体素子を集積する半導体装置を製
造することができる。すなわち、本発明の半導体装置
は、半導体基板と、前記半導体基板上に形成された埋め
込み絶縁膜と、前記埋め込み絶縁膜上に形成され、半導
体素子が形成された複数の単結晶半導体層と、前記複数
の単結晶半導体層間に形成された素子分離領域とを備
え、前記素子分離領域の素子分離絶縁膜は、前記半導体
基板からの高さが全ての領域で実質的に同じであること
を第１の特徴としている。前記半導体素子が形成された
複数の単結晶半導体層の内、少なくとも１つの単結晶半
導体層は、他の単結晶半導体層とは膜厚が異なるように
しても良い。前記半導体素子が形成された複数の単結晶
半導体層は、ＭＯＳトランジスタが形成された第１の単
結晶半導体層とバイポーラトランジスタが形成された第
２の単結晶半導体層を有し、前記第１及び第２の単結晶
半導体層は実質的に同じ膜厚を有し、且つ前記ＭＯＳト
ランジスタのゲート電極より下の半導体層厚は、前記第
２の単結晶半導体層の膜厚と実質的に同じあるようにし
ても良い。前記複数の単結晶半導体層には完全空乏(FD:
Full Deplete）素子及び部分空乏(PD:Partially Deplet
e)素子が形成されているようにしても良い。
基板からの高さが一様に揃うことができるので、その後
の配線工程が実施し易くなる。また、本発明によれば、
工程数を格別増やすことなく複数の厚さの異なるＳＯＩ
−Ｓｉ層を有する半導体素子を集積する半導体装置を製
造することができる。すなわち、本発明の半導体装置
は、半導体基板と、前記半導体基板上に形成された埋め
込み絶縁膜と、前記埋め込み絶縁膜上に形成され、半導
体素子が形成された複数の単結晶半導体層と、前記複数
の単結晶半導体層間に形成された素子分離領域とを備
え、前記素子分離領域の素子分離絶縁膜は、前記半導体
基板からの高さが全ての領域で実質的に同じであること
を第１の特徴としている。前記半導体素子が形成された
複数の単結晶半導体層の内、少なくとも１つの単結晶半
導体層は、他の単結晶半導体層とは膜厚が異なるように
しても良い。前記半導体素子が形成された複数の単結晶
半導体層は、ＭＯＳトランジスタが形成された第１の単
結晶半導体層とバイポーラトランジスタが形成された第
２の単結晶半導体層を有し、前記第１及び第２の単結晶
半導体層は実質的に同じ膜厚を有し、且つ前記ＭＯＳト
ランジスタのゲート電極より下の半導体層厚は、前記第
２の単結晶半導体層の膜厚と実質的に同じあるようにし
ても良い。前記複数の単結晶半導体層には完全空乏(FD:
Full Deplete）素子及び部分空乏(PD:Partially Deplet
e)素子が形成されているようにしても良い。
【０００８】また、本発明の半導体装置は、第１の領域
と第２の領域とを有する半導体基板と、前記半導体基板
の前記第１の領域に形成された埋め込み絶縁膜と、前記
埋め込み絶縁膜上に形成され、半導体素子が形成された
少なくとも１つの第１の単結晶半導体層と、前記第２の
領域に前記半導体基板上に接して形成された少なくとも
１つの第２の単結晶半導体層と、前記各単結晶半導体層
間を分離する素子分離領域とを備え、前記素子分離領域
の素子分離絶縁膜は、前記半導体基板からの高さが全て
の領域で実質的に同じであることを第２の特徴としてい
る。前記第１の領域に形成された第１の単結晶半導体層
は、複数の膜厚を有する複数の単結晶半導体層からなる
ようにしても良い。前記第１の領域にはＣＭＯＳ素子が
形成され、前記第２の領域にはバイポーラ素子が形成さ
れているようにしても良い。前記第１の領域に形成され
た所定の第１の単結晶半導体層にはＭＯＳトランジスタ
が形成され、前記第２の領域の所定の第２の単結晶半導
体層にはバイポーラトランジスタが形成され、前記所定
の第１及び第２の単結晶半導体層表面の前記半導体基板
表面からの高さは実質的に同じであり、且つ前記ＭＯＳ
トランジスタのゲート電極より下の半導体層厚は、前記
所定の第２の単結晶半導体層の膜厚と実質的に同じある
ようにしても良い。
と第２の領域とを有する半導体基板と、前記半導体基板
の前記第１の領域に形成された埋め込み絶縁膜と、前記
埋め込み絶縁膜上に形成され、半導体素子が形成された
少なくとも１つの第１の単結晶半導体層と、前記第２の
領域に前記半導体基板上に接して形成された少なくとも
１つの第２の単結晶半導体層と、前記各単結晶半導体層
間を分離する素子分離領域とを備え、前記素子分離領域
の素子分離絶縁膜は、前記半導体基板からの高さが全て
の領域で実質的に同じであることを第２の特徴としてい
る。前記第１の領域に形成された第１の単結晶半導体層
は、複数の膜厚を有する複数の単結晶半導体層からなる
ようにしても良い。前記第１の領域にはＣＭＯＳ素子が
形成され、前記第２の領域にはバイポーラ素子が形成さ
れているようにしても良い。前記第１の領域に形成され
た所定の第１の単結晶半導体層にはＭＯＳトランジスタ
が形成され、前記第２の領域の所定の第２の単結晶半導
体層にはバイポーラトランジスタが形成され、前記所定
の第１及び第２の単結晶半導体層表面の前記半導体基板
表面からの高さは実質的に同じであり、且つ前記ＭＯＳ
トランジスタのゲート電極より下の半導体層厚は、前記
所定の第２の単結晶半導体層の膜厚と実質的に同じある
ようにしても良い。
【０００９】本発明の半導体装置の製造方法は、埋め込
み絶縁膜、単結晶半導体層、第１の絶縁膜を順次積層配
置させた半導体基板を形成する工程と、前記第１の絶縁
膜及び前記単結晶半導体層をエッチングして前記単結晶
半導体層及び前記第１の絶縁膜の積層体からなる複数の
領域を前記埋め込み絶縁膜上に形成する工程と、前記複
数の積層体を被覆するように前記半導体基板上に第２の
絶縁膜を形成する工程と、前記第２の絶縁膜の前記半導
体基板からの高さを前記第１の絶縁膜と実質的に同じに
なるように平坦化させて素子分離領域を形成する工程
と、少なくとも１つの前記積層体を構成する第１の絶縁
膜をエッチング除去してその下の前記単結晶半導体層表
面を露出させる工程と、前記露出された単結晶半導体層
上に単結晶半導体を所定の厚さだけ堆積させる工程とを
備えたことを第１の特徴とする。
み絶縁膜、単結晶半導体層、第１の絶縁膜を順次積層配
置させた半導体基板を形成する工程と、前記第１の絶縁
膜及び前記単結晶半導体層をエッチングして前記単結晶
半導体層及び前記第１の絶縁膜の積層体からなる複数の
領域を前記埋め込み絶縁膜上に形成する工程と、前記複
数の積層体を被覆するように前記半導体基板上に第２の
絶縁膜を形成する工程と、前記第２の絶縁膜の前記半導
体基板からの高さを前記第１の絶縁膜と実質的に同じに
なるように平坦化させて素子分離領域を形成する工程
と、少なくとも１つの前記積層体を構成する第１の絶縁
膜をエッチング除去してその下の前記単結晶半導体層表
面を露出させる工程と、前記露出された単結晶半導体層
上に単結晶半導体を所定の厚さだけ堆積させる工程とを
備えたことを第１の特徴とする。
【００１０】また、本発明の半導体装置の製造方法は、
半導体基板上に埋め込み絶縁膜、単結晶半導体素子、第
１の絶縁膜を順次積層配置させた半導体基板を形成する
工程と、前記第１の絶縁膜及び前記単結晶半導体層をエ
ッチングして前記単結晶半導体層及び前記第１の絶縁膜
からなる積層体の複数の領域を前記埋め込み絶縁膜上に
形成する工程と、前記複数の積層体を被覆するように前
記半導体基板上に第２の絶縁膜を形成する工程と、前記
第２の絶縁膜の前記半導体基板からの高さを前記第１の
絶縁膜と実質的に同じになるように平坦化させて素子分
離領域を形成する工程と、前記積層体の内少なくとも１
つをエッチング除去すると共にこの除去された積層体下
の部分の埋め込み絶縁膜をエッチング除去して前記半導
体基板表面を露出させる工程と、前記除去された積層体
以外の積層体の少なくとも１つを構成する第１の絶縁膜
をエッチング除去してその下の前記単結晶半導体層表面
を露出させる工程と、前記露出された単結晶半導体層上
に単結晶半導体を堆積させてこの単結晶半導体層を膜厚
にすると共に前記露出された半導体基板表面上に前記埋
め込み絶縁膜上の前記単結晶半導体層より膜厚の単結晶
半導体層を形成する工程とを備えたことを第２の特徴と
している。
半導体基板上に埋め込み絶縁膜、単結晶半導体素子、第
１の絶縁膜を順次積層配置させた半導体基板を形成する
工程と、前記第１の絶縁膜及び前記単結晶半導体層をエ
ッチングして前記単結晶半導体層及び前記第１の絶縁膜
からなる積層体の複数の領域を前記埋め込み絶縁膜上に
形成する工程と、前記複数の積層体を被覆するように前
記半導体基板上に第２の絶縁膜を形成する工程と、前記
第２の絶縁膜の前記半導体基板からの高さを前記第１の
絶縁膜と実質的に同じになるように平坦化させて素子分
離領域を形成する工程と、前記積層体の内少なくとも１
つをエッチング除去すると共にこの除去された積層体下
の部分の埋め込み絶縁膜をエッチング除去して前記半導
体基板表面を露出させる工程と、前記除去された積層体
以外の積層体の少なくとも１つを構成する第１の絶縁膜
をエッチング除去してその下の前記単結晶半導体層表面
を露出させる工程と、前記露出された単結晶半導体層上
に単結晶半導体を堆積させてこの単結晶半導体層を膜厚
にすると共に前記露出された半導体基板表面上に前記埋
め込み絶縁膜上の前記単結晶半導体層より膜厚の単結晶
半導体層を形成する工程とを備えたことを第２の特徴と
している。
【００１１】また、本発明の半導体装置の製造方法は、
埋め込み絶縁膜、単結晶半導体層、第１の絶縁膜を順次
積層配置させた半導体基板を形成する工程と、前記第１
の絶縁膜及び前記単結晶半導体層をエッチングして前記
単結晶半導体層及び前記第１の絶縁膜の積層体からなる
複数の領域を前記埋め込み絶縁膜上に形成する工程と、
前記複数の積層体を被覆するように前記半導体基板上に
第２の絶縁膜を形成する工程と、前記第２の絶縁膜の前
記半導体基板からの高さを前記第１の絶縁膜と実質的に
同じになるように平坦化させて素子分離領域を形成する
工程と、少なくとも１つの前記積層体を構成する第１の
絶縁膜をエッチング除去してその下の前記単結晶半導体
層表面を露出させる工程と、前記表面が露出された単結
晶半導体層にＭＯＳトランジスタを形成する工程と、前
記第１の絶縁膜に被覆されている他の単結晶半導体層の
内の所定の単結晶半導体層上の前記第１の絶縁膜をエッ
チング除去してその下の前記所定の単結晶半導体層表面
を露出させる工程と、前記ＭＯＳトランジスタが形成さ
れた単結晶半導体層上及び前記表面が露出された所定の
単結晶半導体層上に単結晶半導体を所定の厚さだけ堆積
させる工程と、前記表面が露出された所定の単結晶半導
体層にバイポーラトランジスタを形成する工程とを備え
たことを第３の特徴としている。
埋め込み絶縁膜、単結晶半導体層、第１の絶縁膜を順次
積層配置させた半導体基板を形成する工程と、前記第１
の絶縁膜及び前記単結晶半導体層をエッチングして前記
単結晶半導体層及び前記第１の絶縁膜の積層体からなる
複数の領域を前記埋め込み絶縁膜上に形成する工程と、
前記複数の積層体を被覆するように前記半導体基板上に
第２の絶縁膜を形成する工程と、前記第２の絶縁膜の前
記半導体基板からの高さを前記第１の絶縁膜と実質的に
同じになるように平坦化させて素子分離領域を形成する
工程と、少なくとも１つの前記積層体を構成する第１の
絶縁膜をエッチング除去してその下の前記単結晶半導体
層表面を露出させる工程と、前記表面が露出された単結
晶半導体層にＭＯＳトランジスタを形成する工程と、前
記第１の絶縁膜に被覆されている他の単結晶半導体層の
内の所定の単結晶半導体層上の前記第１の絶縁膜をエッ
チング除去してその下の前記所定の単結晶半導体層表面
を露出させる工程と、前記ＭＯＳトランジスタが形成さ
れた単結晶半導体層上及び前記表面が露出された所定の
単結晶半導体層上に単結晶半導体を所定の厚さだけ堆積
させる工程と、前記表面が露出された所定の単結晶半導
体層にバイポーラトランジスタを形成する工程とを備え
たことを第３の特徴としている。
【００１２】また、本発明の半導体装置の製造方法は、
埋め込み絶縁膜、単結晶半導体素子、第１の絶縁膜を順
次積層配置させた半導体基板を形成する工程と、前記第
１の絶縁膜及び前記単結晶半導体層をエッチングして前
記単結晶半導体層及び前記第１の絶縁膜からなる積層体
の複数の領域を前記埋め込み絶縁膜上に形成する工程
と、前記複数の積層体を被覆するように前記半導体基板
上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜
の前記半導体基板からの高さを前記第１の絶縁膜と実質
的に同じになるように平坦化させて素子分離領域を形成
する工程と、前記積層体の内少なくとも１つをエッチン
グ除去すると共にこの除去された積層体下の部分の埋め
込み絶縁膜をエッチング除去して前記半導体基板表面を
露出させる工程と、前記露出された半導体基板上にその
表面に接して単結晶半導体層を堆積させる工程と、前記
除去された積層体以外の積層体の少なくとも１つを構成
する第１の絶縁膜をエッチング除去してその下の前記単
結晶半導体層表面を露出させる工程と、前記露出された
単結晶半導体層にＭＯＳトランジスタを形成する工程
と、前記ＭＯＳトランジスタが形成された単結晶半導体
層上に単結晶半導体を堆積させると共に前記表面が露出
された半導体基板上に形成された単結晶半導体層に単結
晶半導体を堆積させて、前記ＭＯＳトランジスタが形成
された単結晶半導体層の前記半導体基板からの表面高さ
と前記表面が露出された半導体基板上に形成された単結
晶半導体層の前記半導体基板からの表面高さとを実質的
に同じにする工程と、前記単結晶半導体が堆積され、表
面が露出された半導体基板上に形成された単結晶半導体
層にバイポーラトランジスタを形成する工程とを備えた
ことを第４の特徴としている。
埋め込み絶縁膜、単結晶半導体素子、第１の絶縁膜を順
次積層配置させた半導体基板を形成する工程と、前記第
１の絶縁膜及び前記単結晶半導体層をエッチングして前
記単結晶半導体層及び前記第１の絶縁膜からなる積層体
の複数の領域を前記埋め込み絶縁膜上に形成する工程
と、前記複数の積層体を被覆するように前記半導体基板
上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜
の前記半導体基板からの高さを前記第１の絶縁膜と実質
的に同じになるように平坦化させて素子分離領域を形成
する工程と、前記積層体の内少なくとも１つをエッチン
グ除去すると共にこの除去された積層体下の部分の埋め
込み絶縁膜をエッチング除去して前記半導体基板表面を
露出させる工程と、前記露出された半導体基板上にその
表面に接して単結晶半導体層を堆積させる工程と、前記
除去された積層体以外の積層体の少なくとも１つを構成
する第１の絶縁膜をエッチング除去してその下の前記単
結晶半導体層表面を露出させる工程と、前記露出された
単結晶半導体層にＭＯＳトランジスタを形成する工程
と、前記ＭＯＳトランジスタが形成された単結晶半導体
層上に単結晶半導体を堆積させると共に前記表面が露出
された半導体基板上に形成された単結晶半導体層に単結
晶半導体を堆積させて、前記ＭＯＳトランジスタが形成
された単結晶半導体層の前記半導体基板からの表面高さ
と前記表面が露出された半導体基板上に形成された単結
晶半導体層の前記半導体基板からの表面高さとを実質的
に同じにする工程と、前記単結晶半導体が堆積され、表
面が露出された半導体基板上に形成された単結晶半導体
層にバイポーラトランジスタを形成する工程とを備えた
ことを第４の特徴としている。
【００１３】
【発明の実施の形態】以下、図面を参照しながら発明の
実施の形態を説明する。まず、図１及び図２を参照して
第１の実施例を説明する。図１及び図２は、厚さの異な
る複数の単結晶半導体層を有する半導体装置の断面図で
ある。シリコン半導体基板１１上に、例えば、シリコン
酸化膜からなる厚さ５００ｎｍの埋め込み絶縁膜１２が
堆積されている。この上に単結晶シリコン層１４、１５
が形成されている。単結晶シリコン層１４の膜厚は、例
えば、５０ｎｍであり、単結晶シリコン層１５の膜厚
は、例えば、１００ｎｍである。これらの単結晶シリコ
ン層１４、１５は、例えば、膜厚１２０ｎｍ程度のシリ
コン酸化膜などからなる素子分離絶縁膜１３で構成され
た素子分離領域によって分離されている。この単結晶シ
リコン層１４、１５上には、例えば、厚さ６ｎｍのシリ
コン酸化膜などのゲート絶縁膜１６を介して、不純物が
ドープされたポリシリコンのゲート電極１７が形成され
ている。また、単結晶シリコン層１４、１５中にはソー
ス／ドレイン領域となる不純物拡散領域１８、１９が形
成されている。図１では単結晶シリコン層１４、１５上
のゲート絶縁膜の厚さは両者とも６ｎｍであるが、両者
が異なる厚さを有していても良い。この方がそれぞれに
最適な素子設計が可能である。
実施の形態を説明する。まず、図１及び図２を参照して
第１の実施例を説明する。図１及び図２は、厚さの異な
る複数の単結晶半導体層を有する半導体装置の断面図で
ある。シリコン半導体基板１１上に、例えば、シリコン
酸化膜からなる厚さ５００ｎｍの埋め込み絶縁膜１２が
堆積されている。この上に単結晶シリコン層１４、１５
が形成されている。単結晶シリコン層１４の膜厚は、例
えば、５０ｎｍであり、単結晶シリコン層１５の膜厚
は、例えば、１００ｎｍである。これらの単結晶シリコ
ン層１４、１５は、例えば、膜厚１２０ｎｍ程度のシリ
コン酸化膜などからなる素子分離絶縁膜１３で構成され
た素子分離領域によって分離されている。この単結晶シ
リコン層１４、１５上には、例えば、厚さ６ｎｍのシリ
コン酸化膜などのゲート絶縁膜１６を介して、不純物が
ドープされたポリシリコンのゲート電極１７が形成され
ている。また、単結晶シリコン層１４、１５中にはソー
ス／ドレイン領域となる不純物拡散領域１８、１９が形
成されている。図１では単結晶シリコン層１４、１５上
のゲート絶縁膜の厚さは両者とも６ｎｍであるが、両者
が異なる厚さを有していても良い。この方がそれぞれに
最適な素子設計が可能である。
【００１４】図１はトランジスタ構造のみが示されてい
るので、その配線構造は省略されている。また、微細な
ＭＯＳトランジスタでは通常ＬＤＤ構造を用いている
が、図１ではゲート側壁絶縁膜や不純物拡散領域の詳細
な構造が省略されている。また、ゲート電極構造もポリ
シリコン／メタル（シリサイド）、更に絶縁膜を堆積し
たもの、又はメタルからなるゲート電極等種々の構造も
考えられるが、これも省略してある。また、ウェル構造
等シリコン半導体基板中の不純物構造なども省略してあ
る。以上の図１に対する説明は以下の図についても同様
である。本発明の特徴は、単結晶シリコン層の厚さが異
なる半導体素子を同一半導体基板上に形成しながら、素
子分離領域の絶縁膜の厚さがほぼ等しく、したがって、
高さが揃っているので後の配線層形成時の加工がし易
い。
るので、その配線構造は省略されている。また、微細な
ＭＯＳトランジスタでは通常ＬＤＤ構造を用いている
が、図１ではゲート側壁絶縁膜や不純物拡散領域の詳細
な構造が省略されている。また、ゲート電極構造もポリ
シリコン／メタル（シリサイド）、更に絶縁膜を堆積し
たもの、又はメタルからなるゲート電極等種々の構造も
考えられるが、これも省略してある。また、ウェル構造
等シリコン半導体基板中の不純物構造なども省略してあ
る。以上の図１に対する説明は以下の図についても同様
である。本発明の特徴は、単結晶シリコン層の厚さが異
なる半導体素子を同一半導体基板上に形成しながら、素
子分離領域の絶縁膜の厚さがほぼ等しく、したがって、
高さが揃っているので後の配線層形成時の加工がし易
い。
【００１５】半導体装置としては、例えば、薄い方の単
結晶シリコン層１４には、ＦＤ（完全空乏）素子を形成
し、厚い方の単結晶シリコン層１５には、ＰＤ（部分空
乏）素子を形成することにより、しきい値の異なるトラ
ンジスタを同一ＳＯＩ基板上に形成することができる。
すなわち、例えば、しきい値電圧が０．２Ｖの半導体素
子を単結晶シリコン層１４に、しきい値電圧が０．４Ｖ
の素子を単結晶シリコン層１５に形成できるので、電源
電圧を、例えば、１．２Ｖ程度に下げて低消費電力動作
を必要とする回路は、単結晶シリコン層１４に形成し、
電源電圧を、例えば、３．３Ｖ程度に上げて高速動作さ
せたい回路は、単結晶シリコン層１５に形成することに
より、従来より低消費電力でしかも高速の半導体装置を
製造することができる。これは、しきい値電圧が低く、
しかもカットオフ特性に優れる、つまりリーク電流の小
さいＦＤ素子と、電源耐圧に優れるＰＤ素子を同一ＳＯ
Ｉ基板上に集積することの効果である。
結晶シリコン層１４には、ＦＤ（完全空乏）素子を形成
し、厚い方の単結晶シリコン層１５には、ＰＤ（部分空
乏）素子を形成することにより、しきい値の異なるトラ
ンジスタを同一ＳＯＩ基板上に形成することができる。
すなわち、例えば、しきい値電圧が０．２Ｖの半導体素
子を単結晶シリコン層１４に、しきい値電圧が０．４Ｖ
の素子を単結晶シリコン層１５に形成できるので、電源
電圧を、例えば、１．２Ｖ程度に下げて低消費電力動作
を必要とする回路は、単結晶シリコン層１４に形成し、
電源電圧を、例えば、３．３Ｖ程度に上げて高速動作さ
せたい回路は、単結晶シリコン層１５に形成することに
より、従来より低消費電力でしかも高速の半導体装置を
製造することができる。これは、しきい値電圧が低く、
しかもカットオフ特性に優れる、つまりリーク電流の小
さいＦＤ素子と、電源耐圧に優れるＰＤ素子を同一ＳＯ
Ｉ基板上に集積することの効果である。
【００１６】本発明を用いれば、ゲート長０．２５μ
ｍ、ＳＯＩ膜厚８０ｎｍ、不純物濃度７×１０17ｃｍ-3
のポリシリコンゲートのＰＤ素子で設計された回路１
と、ＳＯＩ膜厚３０ｎｍ、不純物濃度１×１０17ｃｍ-3
のメタルゲートのＦＤ素子で設計された回路２を回路設
計の変更をすることなく同一半導体基板上に集積するこ
とが容易にできる。さらに、次の段階で不純物濃度を５
×１０17ｃｍ-3として、ＳＯＩ膜厚を１００μｍと５０
μｍの２種を用意することでＰＤ／ＦＤ素子をポリシリ
コンゲートで構成すると、不純物濃度を変える工程を省
略させることができる。本発明を用いることにより、異
なる設計資産を容易に集積すること、最適化することが
可能になる。また、薄い単結晶シリコン層１４には、Ｎ
ＭＯＳ素子を形成し、厚い単結晶シリコン層１５にはＰ
ＭＯＳ素子を形成することにより、ＮＭＯＳ素子のキン
ク特性を抑制したＣＭＯＳ回路が実現できる。この場
合、ＮＭＯＳ、ＰＭＯＳともＰＤ素子で形成しても良
い。更に、ＭＯＳトランジスタとバイポーラ・トランジ
スタを同一ＳＯＩ基板上に集積することもできる。
ｍ、ＳＯＩ膜厚８０ｎｍ、不純物濃度７×１０17ｃｍ-3
のポリシリコンゲートのＰＤ素子で設計された回路１
と、ＳＯＩ膜厚３０ｎｍ、不純物濃度１×１０17ｃｍ-3
のメタルゲートのＦＤ素子で設計された回路２を回路設
計の変更をすることなく同一半導体基板上に集積するこ
とが容易にできる。さらに、次の段階で不純物濃度を５
×１０17ｃｍ-3として、ＳＯＩ膜厚を１００μｍと５０
μｍの２種を用意することでＰＤ／ＦＤ素子をポリシリ
コンゲートで構成すると、不純物濃度を変える工程を省
略させることができる。本発明を用いることにより、異
なる設計資産を容易に集積すること、最適化することが
可能になる。また、薄い単結晶シリコン層１４には、Ｎ
ＭＯＳ素子を形成し、厚い単結晶シリコン層１５にはＰ
ＭＯＳ素子を形成することにより、ＮＭＯＳ素子のキン
ク特性を抑制したＣＭＯＳ回路が実現できる。この場
合、ＮＭＯＳ、ＰＭＯＳともＰＤ素子で形成しても良
い。更に、ＭＯＳトランジスタとバイポーラ・トランジ
スタを同一ＳＯＩ基板上に集積することもできる。
【００１７】次に、図２に示す半導体装置を説明する。
シリコン半導体基板１１上に、例えば、厚さ５００ｎｍ
のシリコン酸化膜からなる埋め込み絶縁膜１２が形成さ
れている。この上に、厚さが、例えば、１２０ｎｍの素
子分離絶縁物１３で分離された単結晶シリコン層１４、
１５が形成されている。それぞれの単結晶シリコン層の
膜厚は、例えば、５０ｎｍ、１００ｎｍである。この単
結晶シリコン層１４上に形成された厚さが、例えば、６
ｎｍのゲート絶縁膜１６を介して不純物がドープされた
ポリシリコンのゲート電極１７が形成されている。ま
た、単結晶シリコン層１４中にはソース／ドレイン領域
となる不純物拡散領域１８が形成されている。一方、単
結晶シリコン層１５上に不純物がドープされたポリシリ
コンからなるベース電極１１０が形成されている。この
ベース電極１１０の側部には側壁絶縁膜１１１が形成さ
れており、その両側には、エミッタ、コレクタ領域とな
る不純物拡散領域１１２、１１３が形成されている。図
１と同じ様に配線層等が省略されている。図２の場合も
シリコン層の厚さが異なる素子を同一基板上に形成して
おりながら、素子分離領域の絶縁膜厚さがほぼ等しい、
したがって高さが揃っているので、後の配線層形成時の
加工がし易い。
シリコン半導体基板１１上に、例えば、厚さ５００ｎｍ
のシリコン酸化膜からなる埋め込み絶縁膜１２が形成さ
れている。この上に、厚さが、例えば、１２０ｎｍの素
子分離絶縁物１３で分離された単結晶シリコン層１４、
１５が形成されている。それぞれの単結晶シリコン層の
膜厚は、例えば、５０ｎｍ、１００ｎｍである。この単
結晶シリコン層１４上に形成された厚さが、例えば、６
ｎｍのゲート絶縁膜１６を介して不純物がドープされた
ポリシリコンのゲート電極１７が形成されている。ま
た、単結晶シリコン層１４中にはソース／ドレイン領域
となる不純物拡散領域１８が形成されている。一方、単
結晶シリコン層１５上に不純物がドープされたポリシリ
コンからなるベース電極１１０が形成されている。この
ベース電極１１０の側部には側壁絶縁膜１１１が形成さ
れており、その両側には、エミッタ、コレクタ領域とな
る不純物拡散領域１１２、１１３が形成されている。図
１と同じ様に配線層等が省略されている。図２の場合も
シリコン層の厚さが異なる素子を同一基板上に形成して
おりながら、素子分離領域の絶縁膜厚さがほぼ等しい、
したがって高さが揃っているので、後の配線層形成時の
加工がし易い。
【００１８】半導体装置の応用としては、薄い方の単結
晶シリコン層１４には、ＦＤ（完全空乏）素子又はＰＤ
（部分空乏）素子であるＭＯＳトランジスタが形成さ
れ、厚い方の単結晶シリコン層１５には横形バイポーラ
素子が形成されている。低消費電力動作を必要とする回
路は、単結晶シリコン層１４に形成し、高周波特性が必
要なバイポーラ素子は、単結晶シリコン層１５に形成す
ることにより、従来より低消費電力でしかも高速の半導
体装置を製造することができる。これは、薄い単結晶シ
リコン層（ＳＯＩ−Ｓｉ層）にＭＯＳＦＥＴを形成する
と、しきい値電圧が低く、しかもカットオフ特性に優れ
る半導体素子になり、厚い単結晶シリコン層（ＳＯＩ−
Ｓｉ層）にバイポーラ素子を形成すると、高周波特性が
優れたバイポーラ素子が得られるからである。
晶シリコン層１４には、ＦＤ（完全空乏）素子又はＰＤ
（部分空乏）素子であるＭＯＳトランジスタが形成さ
れ、厚い方の単結晶シリコン層１５には横形バイポーラ
素子が形成されている。低消費電力動作を必要とする回
路は、単結晶シリコン層１４に形成し、高周波特性が必
要なバイポーラ素子は、単結晶シリコン層１５に形成す
ることにより、従来より低消費電力でしかも高速の半導
体装置を製造することができる。これは、薄い単結晶シ
リコン層（ＳＯＩ−Ｓｉ層）にＭＯＳＦＥＴを形成する
と、しきい値電圧が低く、しかもカットオフ特性に優れ
る半導体素子になり、厚い単結晶シリコン層（ＳＯＩ−
Ｓｉ層）にバイポーラ素子を形成すると、高周波特性が
優れたバイポーラ素子が得られるからである。
【００１９】次に、図３及び図４を参照して参照して第
２の実施例を説明する。図３及び図４は、厚さの異なる
複数の単結晶半導体層を有する半導体装置の断面図であ
る。シリコン半導体基板３１上には、例えば、膜厚５０
０ｎｍのシリコン酸化膜からなる埋め込み絶縁膜３２が
形成されている。この上に、例えば、膜厚が１２０ｎｍ
の素子分離絶縁膜３３で分離された単結晶シリコン層３
４、３５が形成されている。それぞれの単結晶シリコン
層の膜厚は、例えば、５０ｎｍ、１００ｎｍである。こ
の単結晶シリコン層３４、３５上に形成された、例え
ば、厚さ６ｎｍのゲート絶縁膜３６を介して、不純物が
ドープされたポリシリコンの積層ゲート電極３７、３８
及びゲート電極３９が形成されている。ここで単結晶シ
リコン層３４上には、例えば、膜厚が５０ｎｍのポリシ
リコン電極層３７と、例えば、膜厚が２００ｎｍのポリ
シリコン電極層３８が積層されて形成されている。単結
晶シリコン層３５上には、例えば、膜厚が２００ｎｍの
ポリシリコン電極３９が形成されている。
２の実施例を説明する。図３及び図４は、厚さの異なる
複数の単結晶半導体層を有する半導体装置の断面図であ
る。シリコン半導体基板３１上には、例えば、膜厚５０
０ｎｍのシリコン酸化膜からなる埋め込み絶縁膜３２が
形成されている。この上に、例えば、膜厚が１２０ｎｍ
の素子分離絶縁膜３３で分離された単結晶シリコン層３
４、３５が形成されている。それぞれの単結晶シリコン
層の膜厚は、例えば、５０ｎｍ、１００ｎｍである。こ
の単結晶シリコン層３４、３５上に形成された、例え
ば、厚さ６ｎｍのゲート絶縁膜３６を介して、不純物が
ドープされたポリシリコンの積層ゲート電極３７、３８
及びゲート電極３９が形成されている。ここで単結晶シ
リコン層３４上には、例えば、膜厚が５０ｎｍのポリシ
リコン電極層３７と、例えば、膜厚が２００ｎｍのポリ
シリコン電極層３８が積層されて形成されている。単結
晶シリコン層３５上には、例えば、膜厚が２００ｎｍの
ポリシリコン電極３９が形成されている。
【００２０】なお、ポリシリコンの積層ゲート電極３
７、３８は、必ずしも積層されている必要はなく、膜厚
が約２５０ｎｍのポリシリコン単層からなっていても良
い。また、単結晶シリコン層３４、３５中にはソース／
ドレイン領域となる不純物拡散領域３１０、３１１が形
成されている。図３ではトランジスタ構造のみを示し、
配線構造などを省略してあるのは先の図と同様である。
以上のように、この実施例では、単結晶シリコン層の厚
さが異なる半導体素子を同一ＳＯＩ基板上に形成しなが
ら、素子分離領域の絶縁膜厚さがほぼ等しい、したがっ
て、高さが揃っているので、後の配線層形成時の加工が
し易いことの他に、さらにポリシリコンゲート電極の高
さが揃っていることに特徴がある。ポリシリコン電極の
高さを揃うようにすることによって、最も微細な加工を
必要とするゲート電極のリソグラフィ工程において、露
光のためのフォーカスが薄い単結晶シリコン薄膜３４上
においても厚い単結晶シリコン層３５上においても同一
の値となる。従って、より微細なゲートの精密な加工が
し易くなる。薄い単結晶シリコン層３４上及び厚い単結
晶シリコン層３５上にどんな半導体素子を配置すれば良
いかは、第１の実施例と同様である。
７、３８は、必ずしも積層されている必要はなく、膜厚
が約２５０ｎｍのポリシリコン単層からなっていても良
い。また、単結晶シリコン層３４、３５中にはソース／
ドレイン領域となる不純物拡散領域３１０、３１１が形
成されている。図３ではトランジスタ構造のみを示し、
配線構造などを省略してあるのは先の図と同様である。
以上のように、この実施例では、単結晶シリコン層の厚
さが異なる半導体素子を同一ＳＯＩ基板上に形成しなが
ら、素子分離領域の絶縁膜厚さがほぼ等しい、したがっ
て、高さが揃っているので、後の配線層形成時の加工が
し易いことの他に、さらにポリシリコンゲート電極の高
さが揃っていることに特徴がある。ポリシリコン電極の
高さを揃うようにすることによって、最も微細な加工を
必要とするゲート電極のリソグラフィ工程において、露
光のためのフォーカスが薄い単結晶シリコン薄膜３４上
においても厚い単結晶シリコン層３５上においても同一
の値となる。従って、より微細なゲートの精密な加工が
し易くなる。薄い単結晶シリコン層３４上及び厚い単結
晶シリコン層３５上にどんな半導体素子を配置すれば良
いかは、第１の実施例と同様である。
【００２１】図４に示す半導体装置は、図３と同様に、
膜厚の異なる複数の単結晶シリコン層を有する構造を備
えている。この半導体装置は、単結晶シリコン層３４上
に絶縁膜を介して２層のゲート電極を備えていることに
特徴がある。単結晶シリコン層３４上には膜厚８ｎｍの
チッ素を含むシリコン酸化膜からなるトンネル酸化膜３
１２が形成されている。トンネル酸化膜３１２上には第
１のゲート電極であるポリシリコンのフローティングゲ
ート電極３７、膜厚１２ｎｍのシリコン酸化膜の層間絶
縁膜３１３、さらに第２のゲート電極であるポリシリコ
ンのコントロールゲート電極３８が積層されている。ま
た、単結晶シリコン層３５上にはシリコン酸化膜などの
ゲート絶縁膜３１４、ポリシリコンなどのゲート電極３
９が形成されている。シリコン酸化膜からなる層間絶縁
膜３１３とゲート絶縁膜３１４は、同時形成された膜で
あり、同様に、第２のゲート電極３８とゲート電極３９
とは同時形成された膜である。以上のように、この実施
例では、例えば、薄い単結晶シリコン層３４上には不揮
発性メモリセルを形成し、厚い単結晶シリコン層３５上
にはロジック回路を集積することができる。そして、こ
の場合も図３と同様の効果が得られる。
膜厚の異なる複数の単結晶シリコン層を有する構造を備
えている。この半導体装置は、単結晶シリコン層３４上
に絶縁膜を介して２層のゲート電極を備えていることに
特徴がある。単結晶シリコン層３４上には膜厚８ｎｍの
チッ素を含むシリコン酸化膜からなるトンネル酸化膜３
１２が形成されている。トンネル酸化膜３１２上には第
１のゲート電極であるポリシリコンのフローティングゲ
ート電極３７、膜厚１２ｎｍのシリコン酸化膜の層間絶
縁膜３１３、さらに第２のゲート電極であるポリシリコ
ンのコントロールゲート電極３８が積層されている。ま
た、単結晶シリコン層３５上にはシリコン酸化膜などの
ゲート絶縁膜３１４、ポリシリコンなどのゲート電極３
９が形成されている。シリコン酸化膜からなる層間絶縁
膜３１３とゲート絶縁膜３１４は、同時形成された膜で
あり、同様に、第２のゲート電極３８とゲート電極３９
とは同時形成された膜である。以上のように、この実施
例では、例えば、薄い単結晶シリコン層３４上には不揮
発性メモリセルを形成し、厚い単結晶シリコン層３５上
にはロジック回路を集積することができる。そして、こ
の場合も図３と同様の効果が得られる。
【００２２】次に、図５を参照して第３の実施例を説明
する。図５は、厚さの異なる複数の単結晶半導体層を有
する半導体装置の断面図である。図５は、半導体素子の
構造を示すゲート電極や不純物拡散領域の形状を省略
し、本発明の特徴である埋め込み絶縁膜、素子分離絶縁
膜（素子分離領域）、半導体素子が形成されるべき単結
晶シリコン層表面の構造について示している。図５にお
いて、シリコン半導体基板５１上に膜厚が、例えば、５
００ｎｍのシリコン酸化膜からなる埋め込み絶縁膜５２
が形成されている。この上には、例えば、膜厚が１２０
ｎｍの素子分離絶縁膜５３で分離された単結晶シリコン
層５４、５５が形成されている。それぞれの単結晶シリ
コン層５４、５５の膜厚は、例えば、５０ｎｍ、１００
ｎｍである。また、埋め込み絶縁膜５２の一部は、素子
分離絶縁膜５３をマスクにしてエッチング除去され、こ
の部分でシリコン半導体基板５１表面は露出されてい
る。そしてシリコン半導体基板５１と単結晶シリコン層
５６とは接合され、この部分でシリコンの結晶は連続し
ている。
する。図５は、厚さの異なる複数の単結晶半導体層を有
する半導体装置の断面図である。図５は、半導体素子の
構造を示すゲート電極や不純物拡散領域の形状を省略
し、本発明の特徴である埋め込み絶縁膜、素子分離絶縁
膜（素子分離領域）、半導体素子が形成されるべき単結
晶シリコン層表面の構造について示している。図５にお
いて、シリコン半導体基板５１上に膜厚が、例えば、５
００ｎｍのシリコン酸化膜からなる埋め込み絶縁膜５２
が形成されている。この上には、例えば、膜厚が１２０
ｎｍの素子分離絶縁膜５３で分離された単結晶シリコン
層５４、５５が形成されている。それぞれの単結晶シリ
コン層５４、５５の膜厚は、例えば、５０ｎｍ、１００
ｎｍである。また、埋め込み絶縁膜５２の一部は、素子
分離絶縁膜５３をマスクにしてエッチング除去され、こ
の部分でシリコン半導体基板５１表面は露出されてい
る。そしてシリコン半導体基板５１と単結晶シリコン層
５６とは接合され、この部分でシリコンの結晶は連続し
ている。
【００２３】素子分離絶縁膜５３は、半導体基板全面に
渡ってほぼ同一の高さが保たれている。単結晶シリコン
層５４、５５、５６の高さも概略揃っている。このよう
な構造においては、素子分離やゲート加工の際のリソグ
ラフィ工程において、フォーカスずれによる加工ばらつ
きが減少するため微細加工が容易である。また、後の配
線工程の段差も減少させることができるので配線工程の
微細化が容易であり、配線の段切れやショートによる不
良の発生も抑えられるので半導体装置の歩留まりを向上
させることができる。この実施例では、３種類の半導体
素子を集積することができる。即ち、薄いＳＯＩ薄膜素
子、やや厚いＳＯＩ薄膜素子、そしてバルク素子を１つ
のＳＯＩ基板に搭載される。図１乃至図４の半導体装置
とは、バルク素子が集積できる点が異なっている。薄い
ＳＯＩ薄膜素子及びやや厚いＳＯＩ薄膜素子を集積する
ことは図１乃至図４と同様である。ＳＯＩ素子と同一の
ＳＯＩ基板にバルグ素子を集積する作用効果は、次の通
りである。即ち、基板電圧の変動が少ないことが望まし
く、比較的しきい値電圧の高い半導体素子が望ましいＤ
ＲＡＭ等のメモリ素子、電流がシリコン半導体基板の比
較的奥まで流れる縦形バイポーラ素子、ＳＯＩ素子では
キンクなど比較的インパクトイオン化による特性劣化が
生じ易いｎＭＯＳトランジスタ、比較的電源電圧が高い
領域で使われる高耐圧半導体素子、素子特性の線形性が
必要なアナログ素子等がバルグシリコン中に形成され、
高速や低消費電力素子がＳＯＩ基板上に形成され、しか
もこれらの半導体素子を同一ＳＯＩ基板上に集積させる
ことができる。
渡ってほぼ同一の高さが保たれている。単結晶シリコン
層５４、５５、５６の高さも概略揃っている。このよう
な構造においては、素子分離やゲート加工の際のリソグ
ラフィ工程において、フォーカスずれによる加工ばらつ
きが減少するため微細加工が容易である。また、後の配
線工程の段差も減少させることができるので配線工程の
微細化が容易であり、配線の段切れやショートによる不
良の発生も抑えられるので半導体装置の歩留まりを向上
させることができる。この実施例では、３種類の半導体
素子を集積することができる。即ち、薄いＳＯＩ薄膜素
子、やや厚いＳＯＩ薄膜素子、そしてバルク素子を１つ
のＳＯＩ基板に搭載される。図１乃至図４の半導体装置
とは、バルク素子が集積できる点が異なっている。薄い
ＳＯＩ薄膜素子及びやや厚いＳＯＩ薄膜素子を集積する
ことは図１乃至図４と同様である。ＳＯＩ素子と同一の
ＳＯＩ基板にバルグ素子を集積する作用効果は、次の通
りである。即ち、基板電圧の変動が少ないことが望まし
く、比較的しきい値電圧の高い半導体素子が望ましいＤ
ＲＡＭ等のメモリ素子、電流がシリコン半導体基板の比
較的奥まで流れる縦形バイポーラ素子、ＳＯＩ素子では
キンクなど比較的インパクトイオン化による特性劣化が
生じ易いｎＭＯＳトランジスタ、比較的電源電圧が高い
領域で使われる高耐圧半導体素子、素子特性の線形性が
必要なアナログ素子等がバルグシリコン中に形成され、
高速や低消費電力素子がＳＯＩ基板上に形成され、しか
もこれらの半導体素子を同一ＳＯＩ基板上に集積させる
ことができる。
【００２４】次に、図６及び図７を参照して第４の実施
例を説明する。図６及び図７は、図１に示す厚さの異な
る複数の単結晶半導体層を有する半導体装置の製造工程
断面図である。まず、シリコン半導体基板６１上に膜厚
５００ｎｍのシリコン酸化膜からなる埋め込み絶縁膜６
２、膜厚５０ｎｍの単結晶シリコン層６３を順次積層し
てＳＯＩ基板を準備する（図６（ａ））。次に、半導体
基板６１を９００℃、酸素雰囲気で熱処理することによ
り単結晶シリコン層６３の表面を酸化し、膜厚６ｎｍの
シリコン酸化膜からなるゲート絶縁膜６４を形成する。
次に、ＬＰＣＶＤ(Low Pressure Chemical Vapour Depo
sition) 法などによりシリコン窒化膜（ＳｉＮ）６５を
膜厚１５０ｎｍ程度堆積させる。続いて、ＣＶＤ法など
により膜厚１００ｎｍ程度のシリコン酸化膜（Ｓｉ
Ｏ2 ）６６を堆積させる。必要に応じて、熱処理を加え
てシリコン酸化膜６６をデンシファイし、硬化させるこ
とができる。その後フォトリソグラフィ手法により素子
形成領域にのみフォトレジストを残し、このフォトレジ
ストをマスクにしてＲＩＥ法によりシリコン酸化膜６
６、シリコン窒化膜６５、ゲート絶縁膜の積層体をパタ
ーニングする。この積層体をパターニングしてからフォ
トレジストを除去する。次に、シリコン酸化膜６６をマ
スクにしてＲＩＥ法により単結晶シリコン層６３をエッ
チングする（図６（ｂ））。この後、半導体基板表面に
酸化処理を施すが図示は省略する。
例を説明する。図６及び図７は、図１に示す厚さの異な
る複数の単結晶半導体層を有する半導体装置の製造工程
断面図である。まず、シリコン半導体基板６１上に膜厚
５００ｎｍのシリコン酸化膜からなる埋め込み絶縁膜６
２、膜厚５０ｎｍの単結晶シリコン層６３を順次積層し
てＳＯＩ基板を準備する（図６（ａ））。次に、半導体
基板６１を９００℃、酸素雰囲気で熱処理することによ
り単結晶シリコン層６３の表面を酸化し、膜厚６ｎｍの
シリコン酸化膜からなるゲート絶縁膜６４を形成する。
次に、ＬＰＣＶＤ(Low Pressure Chemical Vapour Depo
sition) 法などによりシリコン窒化膜（ＳｉＮ）６５を
膜厚１５０ｎｍ程度堆積させる。続いて、ＣＶＤ法など
により膜厚１００ｎｍ程度のシリコン酸化膜（Ｓｉ
Ｏ2 ）６６を堆積させる。必要に応じて、熱処理を加え
てシリコン酸化膜６６をデンシファイし、硬化させるこ
とができる。その後フォトリソグラフィ手法により素子
形成領域にのみフォトレジストを残し、このフォトレジ
ストをマスクにしてＲＩＥ法によりシリコン酸化膜６
６、シリコン窒化膜６５、ゲート絶縁膜の積層体をパタ
ーニングする。この積層体をパターニングしてからフォ
トレジストを除去する。次に、シリコン酸化膜６６をマ
スクにしてＲＩＥ法により単結晶シリコン層６３をエッ
チングする（図６（ｂ））。この後、半導体基板表面に
酸化処理を施すが図示は省略する。
【００２５】次に、ＬＰＣＶＤ法により、厚さ５００ｎ
ｍのシリコン酸化膜６７を堆積させる（図６（ｃ））。
この後、ＣＭＰ法によりシリコン酸化膜６６、６７を研
磨してシリコン酸化膜６６を除去し、シリコン酸化膜６
７の表面をシリコン窒化膜６５の表面と同じ平面になる
ようにする。この時若干はシリコン窒化膜６５の表面も
除去される。このＣＭＰ処理によって、素子分離領域に
はシリコン酸化膜が素子分離絶縁膜６７として膜厚約１
２０ｎｍでシリコンウエーハ全面にほぼ均一に形成され
る。その後、フォトリソグラフィ工程により、単結晶シ
リコン層６３を厚くしたい領域のみ開口部が形成される
ようにパターニングされたフォトレジストを形成し、こ
のフォトレジストをマスクにしてシリコン窒化膜６５を
熱いリン酸でエッチングし、シリコン酸化膜（ゲート絶
縁膜）６４を希フッ酸でエッチング除去する。その後、
フォトレジストを剥離し、単結晶シリコン層６３の表面
を部分的に露出させる（図７（ａ））。次に、ＬＰＣＶ
Ｄ法により単結晶シリコン層６３の露出している表面に
のみ選択的に単結晶シリコン層６８を厚さ５０ｎｍ程度
堆積させる。次に、シリコン窒化膜６５を熱リン酸でエ
ッチング除去し、続いてシリコン酸化膜からなる絶縁膜
６４を希フッ酸でエッチング除去する（図７（ｂ））。
ｍのシリコン酸化膜６７を堆積させる（図６（ｃ））。
この後、ＣＭＰ法によりシリコン酸化膜６６、６７を研
磨してシリコン酸化膜６６を除去し、シリコン酸化膜６
７の表面をシリコン窒化膜６５の表面と同じ平面になる
ようにする。この時若干はシリコン窒化膜６５の表面も
除去される。このＣＭＰ処理によって、素子分離領域に
はシリコン酸化膜が素子分離絶縁膜６７として膜厚約１
２０ｎｍでシリコンウエーハ全面にほぼ均一に形成され
る。その後、フォトリソグラフィ工程により、単結晶シ
リコン層６３を厚くしたい領域のみ開口部が形成される
ようにパターニングされたフォトレジストを形成し、こ
のフォトレジストをマスクにしてシリコン窒化膜６５を
熱いリン酸でエッチングし、シリコン酸化膜（ゲート絶
縁膜）６４を希フッ酸でエッチング除去する。その後、
フォトレジストを剥離し、単結晶シリコン層６３の表面
を部分的に露出させる（図７（ａ））。次に、ＬＰＣＶ
Ｄ法により単結晶シリコン層６３の露出している表面に
のみ選択的に単結晶シリコン層６８を厚さ５０ｎｍ程度
堆積させる。次に、シリコン窒化膜６５を熱リン酸でエ
ッチング除去し、続いてシリコン酸化膜からなる絶縁膜
６４を希フッ酸でエッチング除去する（図７（ｂ））。
【００２６】この実施例では、図７（ｂ）に示すよう
に、厚さが異なる単結晶シリコン層をＳＯＩ同一基板上
に形成していること、素子分離領域の絶縁膜厚さがほぼ
等しいという本発明の半導体装置を実現することができ
る。図７（ｂ）ようにＳＯＩ基板を加工した後、通常の
ＣＭＯＳ製造工程を経ることにより図１に示す半導体装
置が形成され、ＣＭＯＳ工程と横形バイポーラ工程を施
すことにより図２に示す半導体装置が実現できる。な
お、異なる厚さの単結晶シリコン層を形成する方法に
は、いくつかのバリエーションが可能である。上記の製
造方法では、選択シリコン・エピタキシャル成長技術を
用いて所望の厚さの単結晶シリコン層を得たが、シリコ
ンのエピタキシャル成長を素子分離絶縁膜６７の高さよ
り高く行い、シリコンをオーバーフィルしてからＣＭＰ
技術を用いて不要な部分の単結晶シリコンを除去して
も、同じ様な構造が得られる。この場合には、シリコン
層の厚さの制御が容易な点とエピタキシャル成長で発生
しがちなファセットの問題を回避できる点に効果が認め
られる。
に、厚さが異なる単結晶シリコン層をＳＯＩ同一基板上
に形成していること、素子分離領域の絶縁膜厚さがほぼ
等しいという本発明の半導体装置を実現することができ
る。図７（ｂ）ようにＳＯＩ基板を加工した後、通常の
ＣＭＯＳ製造工程を経ることにより図１に示す半導体装
置が形成され、ＣＭＯＳ工程と横形バイポーラ工程を施
すことにより図２に示す半導体装置が実現できる。な
お、異なる厚さの単結晶シリコン層を形成する方法に
は、いくつかのバリエーションが可能である。上記の製
造方法では、選択シリコン・エピタキシャル成長技術を
用いて所望の厚さの単結晶シリコン層を得たが、シリコ
ンのエピタキシャル成長を素子分離絶縁膜６７の高さよ
り高く行い、シリコンをオーバーフィルしてからＣＭＰ
技術を用いて不要な部分の単結晶シリコンを除去して
も、同じ様な構造が得られる。この場合には、シリコン
層の厚さの制御が容易な点とエピタキシャル成長で発生
しがちなファセットの問題を回避できる点に効果が認め
られる。
【００２７】この方法とほぼ同様の効果がある方法とし
ては、アモルファスシリコンを全面堆積し、これをアニ
ールして単結晶シリコン層と接している部分をシードと
して固相成長させ、不要な部分のシリコンをＣＭＰ法に
て除去してもよい。逆に単結晶シリコン層を薄くする方
法としては、図７（ａ）に示す工程の後、単結晶シリコ
ン層表面を熱酸化することでその露出している部分のみ
を酸化させて、その部分の単結晶シリコン層を薄くする
方法がある。この方法より簡便な方法としては、図７
（ａ）に示す工程の後、ＣＤＥ(Chemical Dry Etching)
法あるいはＲＩＥ(Reactive Ion Etching)法により露出
している単結晶シリコン層のみを薄くする方法がある。
必要があれば、その後酸化してエッチングダメージを除
去する。
ては、アモルファスシリコンを全面堆積し、これをアニ
ールして単結晶シリコン層と接している部分をシードと
して固相成長させ、不要な部分のシリコンをＣＭＰ法に
て除去してもよい。逆に単結晶シリコン層を薄くする方
法としては、図７（ａ）に示す工程の後、単結晶シリコ
ン層表面を熱酸化することでその露出している部分のみ
を酸化させて、その部分の単結晶シリコン層を薄くする
方法がある。この方法より簡便な方法としては、図７
（ａ）に示す工程の後、ＣＤＥ(Chemical Dry Etching)
法あるいはＲＩＥ(Reactive Ion Etching)法により露出
している単結晶シリコン層のみを薄くする方法がある。
必要があれば、その後酸化してエッチングダメージを除
去する。
【００２８】次に、図８を参照して第５の実施例を説明
する。図８は、厚さの異なる複数の単結晶半導体層を有
する半導体装置の製造工程断面図である。この実施例は
単結晶シリコン層の厚さが異なり、さらにそれぞれのゲ
ート酸化膜厚が異なる半導体装置に特徴がある。この半
導体装置の製造方法は、図７（ａ）に示す工程までは第
４の実施例と同じである。次に、ＬＰＣＶＤ法により単
結晶シリコン層表面にのみ選択的に単結晶シリコン層６
８を厚さ５０ｎｍ程度堆積させる。続いて、シリコン窒
化膜６５を熱リン酸でエッチング除去する（図８
（ａ））。この後、熱酸化法により単結晶シリコン層６
３の表面及び単結晶シリコン層６８の表面を厚さ４ｎｍ
程度酸化させる。この時、厚い単結晶シリコン層６３に
単結晶シリコン層６８が堆積した厚い単結晶シリコン層
の上には、４ｎｍのシリコン酸化膜からなるゲート絶縁
膜６９が形成されるが、単結晶シリコン層６３のみから
なる薄い単結晶シリコン層６３の上には酸化前にすでに
６ｎｍ厚のシリコン酸化膜が存在している（図８（ａ）
参照）ので膜厚が約８ｎｍのシリコン酸化膜からなるゲ
ート絶縁膜６１０が形成される（図８（ｂ））。この
後、ゲート電極となるポリシリコン層を堆積させること
により、同一ＳＯＩ基板上に単結晶シリコン層膜厚とゲ
ート絶縁膜膜厚のそれぞれが相違する半導体素子を集積
することができる。しかも、素子分離領域における素子
分離絶縁膜の高さは略一様である。
する。図８は、厚さの異なる複数の単結晶半導体層を有
する半導体装置の製造工程断面図である。この実施例は
単結晶シリコン層の厚さが異なり、さらにそれぞれのゲ
ート酸化膜厚が異なる半導体装置に特徴がある。この半
導体装置の製造方法は、図７（ａ）に示す工程までは第
４の実施例と同じである。次に、ＬＰＣＶＤ法により単
結晶シリコン層表面にのみ選択的に単結晶シリコン層６
８を厚さ５０ｎｍ程度堆積させる。続いて、シリコン窒
化膜６５を熱リン酸でエッチング除去する（図８
（ａ））。この後、熱酸化法により単結晶シリコン層６
３の表面及び単結晶シリコン層６８の表面を厚さ４ｎｍ
程度酸化させる。この時、厚い単結晶シリコン層６３に
単結晶シリコン層６８が堆積した厚い単結晶シリコン層
の上には、４ｎｍのシリコン酸化膜からなるゲート絶縁
膜６９が形成されるが、単結晶シリコン層６３のみから
なる薄い単結晶シリコン層６３の上には酸化前にすでに
６ｎｍ厚のシリコン酸化膜が存在している（図８（ａ）
参照）ので膜厚が約８ｎｍのシリコン酸化膜からなるゲ
ート絶縁膜６１０が形成される（図８（ｂ））。この
後、ゲート電極となるポリシリコン層を堆積させること
により、同一ＳＯＩ基板上に単結晶シリコン層膜厚とゲ
ート絶縁膜膜厚のそれぞれが相違する半導体素子を集積
することができる。しかも、素子分離領域における素子
分離絶縁膜の高さは略一様である。
【００２９】次に、図９乃至図１１を参照しながら第６
の実施例を説明する。図９及び至図１０は、図３に示す
単結晶シリコン層の厚さが異なる半導体素子を同一ＳＯ
Ｉ基板上に形成しながら素子分離領域の絶縁膜厚さがほ
ぼ等しい構造の半導体装置の製造工程を説明する断面図
であり、素子分離絶縁膜の高さが揃っているので後の配
線層形成時の加工がし易いことの他にゲート電極の高さ
が揃っていることに特徴がある。まず、シリコン半導体
基板８１上に膜厚５００ｎｍのシリコン酸化膜からなる
埋め込み絶縁膜８２、膜厚５０ｎｍの単結晶シリコン層
８３が積層されたＳＯＩ基板を準備するまでは図６
（ａ）と同じである。次に、単結晶シリコン層８３を９
００℃、酸素雰囲気の熱処理によりその表面を酸化させ
て膜厚６ｎｍのシリコン酸化膜からなるゲート絶縁膜８
４を形成し、続いて、ＬＰＣＶＤにより膜厚５０ｎｍの
ポリシリコン膜８５、膜厚１００ｎｍのシリコン窒化膜
（ＳｉＮ）８６を順次堆積させる。さらに、ＣＶＤ法に
より膜厚１００ｎｍのシリコン酸化膜（ＳｉＯ2 ）８７
を堆積させる。必要に応じて、熱処理を加えてシリコン
酸化膜８７をデンシファイし、硬化させておくことがで
きる。
の実施例を説明する。図９及び至図１０は、図３に示す
単結晶シリコン層の厚さが異なる半導体素子を同一ＳＯ
Ｉ基板上に形成しながら素子分離領域の絶縁膜厚さがほ
ぼ等しい構造の半導体装置の製造工程を説明する断面図
であり、素子分離絶縁膜の高さが揃っているので後の配
線層形成時の加工がし易いことの他にゲート電極の高さ
が揃っていることに特徴がある。まず、シリコン半導体
基板８１上に膜厚５００ｎｍのシリコン酸化膜からなる
埋め込み絶縁膜８２、膜厚５０ｎｍの単結晶シリコン層
８３が積層されたＳＯＩ基板を準備するまでは図６
（ａ）と同じである。次に、単結晶シリコン層８３を９
００℃、酸素雰囲気の熱処理によりその表面を酸化させ
て膜厚６ｎｍのシリコン酸化膜からなるゲート絶縁膜８
４を形成し、続いて、ＬＰＣＶＤにより膜厚５０ｎｍの
ポリシリコン膜８５、膜厚１００ｎｍのシリコン窒化膜
（ＳｉＮ）８６を順次堆積させる。さらに、ＣＶＤ法に
より膜厚１００ｎｍのシリコン酸化膜（ＳｉＯ2 ）８７
を堆積させる。必要に応じて、熱処理を加えてシリコン
酸化膜８７をデンシファイし、硬化させておくことがで
きる。
【００３０】次に、フォトリソグラフィ手法により素子
形成領域にのみフォトレジストを残すようにパターニン
グされたフォトレジスト（図示せず）をシリコン酸化膜
８７上に形成し、このフォトレジストをマスクにしてＲ
ＩＥ法によりシリコン酸化膜８７、シリコン窒化膜８
６、ポリシリコン膜８５、シリコン酸化膜８４をエッチ
ング除去する。その後、フォトレジストを除去する（図
９（ａ））。次に、シリコン酸化膜８７をマスクとして
ＲＩＥ法により単結晶シリコン層８３をエッチング除去
する。この後、酸化を施すが、図示は省略する。続い
て、ＬＰＣＶＤ法により、埋め込み絶縁膜８２上に形成
されているシリコン酸化膜８７、シリコン窒化膜８６、
ポリシリコン膜８５、シリコン酸化膜８４からなる積層
体を被覆するように、膜厚５００ｎｍのシリコン酸化膜
８８を堆積させる（図９（ｂ））。次に、ＣＭＰ法によ
りシリコン酸化膜８８の表面をシリコン窒化膜８６表面
が露出するまで研磨し、シリコン酸化膜８７を除去す
る。この時若干シリコン窒化膜８６の表面も除去され
る。この研磨処理によって、素子分離領域には素子分離
絶縁膜として膜厚約１２０μｍのシリコン酸化膜８８が
シリコンウエーハ全面にほぼ均一に形成される。
形成領域にのみフォトレジストを残すようにパターニン
グされたフォトレジスト（図示せず）をシリコン酸化膜
８７上に形成し、このフォトレジストをマスクにしてＲ
ＩＥ法によりシリコン酸化膜８７、シリコン窒化膜８
６、ポリシリコン膜８５、シリコン酸化膜８４をエッチ
ング除去する。その後、フォトレジストを除去する（図
９（ａ））。次に、シリコン酸化膜８７をマスクとして
ＲＩＥ法により単結晶シリコン層８３をエッチング除去
する。この後、酸化を施すが、図示は省略する。続い
て、ＬＰＣＶＤ法により、埋め込み絶縁膜８２上に形成
されているシリコン酸化膜８７、シリコン窒化膜８６、
ポリシリコン膜８５、シリコン酸化膜８４からなる積層
体を被覆するように、膜厚５００ｎｍのシリコン酸化膜
８８を堆積させる（図９（ｂ））。次に、ＣＭＰ法によ
りシリコン酸化膜８８の表面をシリコン窒化膜８６表面
が露出するまで研磨し、シリコン酸化膜８７を除去す
る。この時若干シリコン窒化膜８６の表面も除去され
る。この研磨処理によって、素子分離領域には素子分離
絶縁膜として膜厚約１２０μｍのシリコン酸化膜８８が
シリコンウエーハ全面にほぼ均一に形成される。
【００３１】その後、フォトリソグラフィ工程により、
単結晶シリコン層を厚くしたい領域のみ開口部を有する
フォトレジスト（図示しない）をシリコン窒化膜８６及
びシリコン酸化膜８８上に形成する。このフォトレジス
トをマスクにして開口部内のシリコン窒化膜８６を熱リ
ン酸でエッチング除去し、ポリシリコン膜８５をＣＤＥ
法でエッチング除去し、シリコン酸化膜８４を希フッ酸
でエッチング除去し、さらにフォトレジストを除去して
前記フォトレジストの開口部が形成されていた単結晶シ
リコン層８３の表面を露出させる。次に、ＬＰＣＶＤ法
により露出された単結晶シリコン層８３表面にのみ選択
的に単結晶シリコン層８９を厚さ５０ｎｍ程度堆積させ
る。この時点でポリシリコン膜８５の高さと、単結晶シ
リコン層８９の高さは概略等しくなっている。ここで
は、この他、第４の実施例で説明した種々の方法を用い
ることもできる。次に、熱酸化工程により、膜厚４ｎｍ
のシリコン酸化膜からなる絶縁膜８１０を形成する。続
いて、ポリシリコン膜８５を被覆していたシリコン窒化
膜８６を熱リン酸でエッチング除去する（図１０
（ａ））。次に、膜厚１００ｎｍのポリシリコン膜ゲー
ト電極８１１をＬＰＣＶＤ法により堆積させ、さらにこ
れをゲート加工処理を施すことにより図１０（ｂ）に示
すゲート構造が得られる。
単結晶シリコン層を厚くしたい領域のみ開口部を有する
フォトレジスト（図示しない）をシリコン窒化膜８６及
びシリコン酸化膜８８上に形成する。このフォトレジス
トをマスクにして開口部内のシリコン窒化膜８６を熱リ
ン酸でエッチング除去し、ポリシリコン膜８５をＣＤＥ
法でエッチング除去し、シリコン酸化膜８４を希フッ酸
でエッチング除去し、さらにフォトレジストを除去して
前記フォトレジストの開口部が形成されていた単結晶シ
リコン層８３の表面を露出させる。次に、ＬＰＣＶＤ法
により露出された単結晶シリコン層８３表面にのみ選択
的に単結晶シリコン層８９を厚さ５０ｎｍ程度堆積させ
る。この時点でポリシリコン膜８５の高さと、単結晶シ
リコン層８９の高さは概略等しくなっている。ここで
は、この他、第４の実施例で説明した種々の方法を用い
ることもできる。次に、熱酸化工程により、膜厚４ｎｍ
のシリコン酸化膜からなる絶縁膜８１０を形成する。続
いて、ポリシリコン膜８５を被覆していたシリコン窒化
膜８６を熱リン酸でエッチング除去する（図１０
（ａ））。次に、膜厚１００ｎｍのポリシリコン膜ゲー
ト電極８１１をＬＰＣＶＤ法により堆積させ、さらにこ
れをゲート加工処理を施すことにより図１０（ｂ）に示
すゲート構造が得られる。
【００３２】図１０（ｂ）のＡ−Ａ′線に沿う部分の断
面図及びＢ−Ｂ′線に沿う部分の断面図を図１１に示
す。細かい説明は省略するが、Ａ−Ａ′線部分のゲート
電極は、第１のゲート電極８５とその上に直接載ってい
る第２のゲート電極８１１からなり、Ｂ−Ｂ′線部分の
ゲート電極は、第２のゲート電極８１１のみから構成さ
れている。しかし、いずれのゲート電極も半導体基板８
１表面からの高さはどの部分でも略同じである。図１０
（ｂ）で示したように、厚さが異なる単結晶シリコン層
を同一ＳＯＩ基板上に形成していること、それぞれのゲ
ート電極の高さが揃っていること、それぞれの単結晶シ
リコン層毎にゲート酸化膜厚が変えられること、素子分
離領域の素子分離絶縁膜厚がほぼ等しいということが可
能な第２の実施例の半導体装置を実現することができ
る。
面図及びＢ−Ｂ′線に沿う部分の断面図を図１１に示
す。細かい説明は省略するが、Ａ−Ａ′線部分のゲート
電極は、第１のゲート電極８５とその上に直接載ってい
る第２のゲート電極８１１からなり、Ｂ−Ｂ′線部分の
ゲート電極は、第２のゲート電極８１１のみから構成さ
れている。しかし、いずれのゲート電極も半導体基板８
１表面からの高さはどの部分でも略同じである。図１０
（ｂ）で示したように、厚さが異なる単結晶シリコン層
を同一ＳＯＩ基板上に形成していること、それぞれのゲ
ート電極の高さが揃っていること、それぞれの単結晶シ
リコン層毎にゲート酸化膜厚が変えられること、素子分
離領域の素子分離絶縁膜厚がほぼ等しいということが可
能な第２の実施例の半導体装置を実現することができ
る。
【００３３】また、単にゲート電極の高さを揃えて、フ
ォトリソグラフィ工程のフォーカスずれを防止し、上層
に形成される配線工程の歩留まりと信頼性を向上させる
目的であればより簡便な方法をとることもできる。即
ち、図６（ａ）の構造を実現した後、ゲート酸化工程を
行い、ポリシリコン膜を堆積した後に、その単結晶シリ
コン層の高さの違いがポリシリコン膜表面の高さの違い
に現われているので、これをＣＭＰ法によって平滑にす
れば良い。図１０（ｂ）の構造では、一部のゲート電極
は、ポリシリコンの多層構造になるがこの方法ではすべ
て一層である。このようにＣＭＰ工程を行うことでポリ
シリコン膜の高さを揃えることができるのは、単結晶シ
リコン層の厚さが異なるにも関わらず、素子分離領域の
絶縁膜高さが揃っているからである。高さが揃っていな
いと、この方法は、一部の素子分離領域を削ってしまう
のでうまく行かない。
ォトリソグラフィ工程のフォーカスずれを防止し、上層
に形成される配線工程の歩留まりと信頼性を向上させる
目的であればより簡便な方法をとることもできる。即
ち、図６（ａ）の構造を実現した後、ゲート酸化工程を
行い、ポリシリコン膜を堆積した後に、その単結晶シリ
コン層の高さの違いがポリシリコン膜表面の高さの違い
に現われているので、これをＣＭＰ法によって平滑にす
れば良い。図１０（ｂ）の構造では、一部のゲート電極
は、ポリシリコンの多層構造になるがこの方法ではすべ
て一層である。このようにＣＭＰ工程を行うことでポリ
シリコン膜の高さを揃えることができるのは、単結晶シ
リコン層の厚さが異なるにも関わらず、素子分離領域の
絶縁膜高さが揃っているからである。高さが揃っていな
いと、この方法は、一部の素子分離領域を削ってしまう
のでうまく行かない。
【００３４】次に、図１２乃至図１４を参照して第７の
実施例を説明する。図１２及び図１３は、図４に示す膜
厚の異なる複数の単結晶シリコン層を有する構造を備
え、単結晶シリコン層上に絶縁膜を介して２層のゲート
電極を備えている半導体装置の製造工程断面図である。
まず、シリコン半導体基板９１上に膜厚５００ｎｍのシ
リコン酸化膜からなる埋め込み絶縁膜９２、膜厚５０ｎ
ｍの単結晶シリコン層９３が積層されたＳＯＩ基板を準
備する。次に、９００℃で熱処理を行い、単結晶シリコ
ン層９３の表面を酸化して膜厚８ｎｍのシリコン酸化膜
９４を形成しチッ化処理を施す。次に、ＬＰＣＶＤ法に
より膜厚５０ｎｍのポリシリコン膜９５、膜厚１００ｎ
ｍのシリコン窒化膜９６を順次堆積させる。さらに、Ｃ
ＶＤ法により膜厚１００ｎｍのシリコン酸化膜９７を堆
積させる。必要に応じて、熱処理を行ってシリコン酸化
膜９７をデンシファイし、硬化させておく。次に、フォ
トリソグラフィ手法により素子形成領域に開口部を有す
るフォトレジスト（図示せず）を形成する。このフォト
レジストをマスクにＲＩＥ法によりシリコン酸化膜９
７、シリコン窒化膜９６、ポリシリコン膜９５、シリコ
ン酸化膜９４をエッチング除去する。その後、フォトレ
ジストを除去する（図１２（ａ））。
実施例を説明する。図１２及び図１３は、図４に示す膜
厚の異なる複数の単結晶シリコン層を有する構造を備
え、単結晶シリコン層上に絶縁膜を介して２層のゲート
電極を備えている半導体装置の製造工程断面図である。
まず、シリコン半導体基板９１上に膜厚５００ｎｍのシ
リコン酸化膜からなる埋め込み絶縁膜９２、膜厚５０ｎ
ｍの単結晶シリコン層９３が積層されたＳＯＩ基板を準
備する。次に、９００℃で熱処理を行い、単結晶シリコ
ン層９３の表面を酸化して膜厚８ｎｍのシリコン酸化膜
９４を形成しチッ化処理を施す。次に、ＬＰＣＶＤ法に
より膜厚５０ｎｍのポリシリコン膜９５、膜厚１００ｎ
ｍのシリコン窒化膜９６を順次堆積させる。さらに、Ｃ
ＶＤ法により膜厚１００ｎｍのシリコン酸化膜９７を堆
積させる。必要に応じて、熱処理を行ってシリコン酸化
膜９７をデンシファイし、硬化させておく。次に、フォ
トリソグラフィ手法により素子形成領域に開口部を有す
るフォトレジスト（図示せず）を形成する。このフォト
レジストをマスクにＲＩＥ法によりシリコン酸化膜９
７、シリコン窒化膜９６、ポリシリコン膜９５、シリコ
ン酸化膜９４をエッチング除去する。その後、フォトレ
ジストを除去する（図１２（ａ））。
【００３５】次に、シリコン酸化膜９７をマスクにＲＩ
Ｅ法により単結晶シリコン層９３をエッチング除去す
る。この後、実際は酸化を行うが図示は省略する。続い
て、ＬＰＣＶＤ法により、膜厚５００ｎｍのシリコン酸
化膜９８を堆積させる（図１２（ｂ））。この後、ＣＭ
Ｐ法によりシリコン酸化膜９７、９８の表面を研磨す
る。この時若干シリコン窒化膜９６の表面も除去され
る。この時、素子分離領域には、シリコン酸化膜からな
る素子分離絶縁膜９８が厚さ約１２０ｎｍでシリコンウ
エーハ全面にほぼ均一に形成される。その後、フォトリ
ソグラフィ工程により、単結晶シリコン層を厚くしたい
領域のみを含むように開口部を形成したフォトレジスト
を形成し、このフォトレジストをマスクにシリコン窒化
膜９６を熱リン酸で、ポリシリコン膜９５をＣＤＥ法
で、シリコン酸化膜９４を希フッ酸でエッチング除去し
てフォトレジストを剥離し、一部の単結晶シリコン層９
３の表面を露出させる。次に、ＬＰＣＶＤ法により単結
晶シリコン層表面にのみ選択的にポリシリコン層９９を
５０ｎｍ厚程度堆積させる（図１２（ｃ））。この時点
でポリシリコン膜９５の表面高さと、ポリシリコン層９
９の表面高さが概略等しくなっている。なお、第４の実
施例で説明した種々の方法を用いることもできる。
Ｅ法により単結晶シリコン層９３をエッチング除去す
る。この後、実際は酸化を行うが図示は省略する。続い
て、ＬＰＣＶＤ法により、膜厚５００ｎｍのシリコン酸
化膜９８を堆積させる（図１２（ｂ））。この後、ＣＭ
Ｐ法によりシリコン酸化膜９７、９８の表面を研磨す
る。この時若干シリコン窒化膜９６の表面も除去され
る。この時、素子分離領域には、シリコン酸化膜からな
る素子分離絶縁膜９８が厚さ約１２０ｎｍでシリコンウ
エーハ全面にほぼ均一に形成される。その後、フォトリ
ソグラフィ工程により、単結晶シリコン層を厚くしたい
領域のみを含むように開口部を形成したフォトレジスト
を形成し、このフォトレジストをマスクにシリコン窒化
膜９６を熱リン酸で、ポリシリコン膜９５をＣＤＥ法
で、シリコン酸化膜９４を希フッ酸でエッチング除去し
てフォトレジストを剥離し、一部の単結晶シリコン層９
３の表面を露出させる。次に、ＬＰＣＶＤ法により単結
晶シリコン層表面にのみ選択的にポリシリコン層９９を
５０ｎｍ厚程度堆積させる（図１２（ｃ））。この時点
でポリシリコン膜９５の表面高さと、ポリシリコン層９
９の表面高さが概略等しくなっている。なお、第４の実
施例で説明した種々の方法を用いることもできる。
【００３６】次に、シリコン窒化膜９６を熱リン酸でエ
ッチング除去する。続いて熱酸化工程により、膜厚１２
ｎｍの酸化膜９１０をシリコン酸化膜９８の上に形成す
る。その時、ポリシリコン膜９５上にもシリコン酸化膜
９１１が形成される（図１３（ａ））。次に、膜厚１０
０ｎｍのポリシリコン膜９１２をＬＰＣＶＤ法により堆
積、ゲート加工工程を施すことで、図１３（ｂ）の構造
を得る。図１３（ｂ）の別の断面（Ａ−Ａ′断面とＢ−
Ｂ′断面）を示したのだが、図１４（ａ）と図１４
（ｂ）である。図１４（ａ）では、単結晶シリコン層９
３上にトンネル酸化膜９４、フローティングゲート９
５、ゲート絶縁膜９１１、コントロールゲート９１２が
積層されており、不揮発性メモリを構成している。さら
に、図１４（ｂ）では単結晶シリコン層９９上にゲート
酸化膜９１０、ゲート電極９１２が積層されており、通
常の論理回路を構成できるようになっている。即ち第２
の実施例で示した半導体装置の構造を示している。図１
０（ｂ）では、厚さが異なる単結晶シリコン層を同一Ｓ
ＯＩ基板上に形成していること、それぞれのゲート電極
の表面高さが揃っていること、それぞれの単結晶シリコ
ン層の膜厚毎にゲート酸化膜厚が変えられること、素子
分離領域の絶縁膜厚さが実質的に等しいという点は第６
の実施例と同様である。
ッチング除去する。続いて熱酸化工程により、膜厚１２
ｎｍの酸化膜９１０をシリコン酸化膜９８の上に形成す
る。その時、ポリシリコン膜９５上にもシリコン酸化膜
９１１が形成される（図１３（ａ））。次に、膜厚１０
０ｎｍのポリシリコン膜９１２をＬＰＣＶＤ法により堆
積、ゲート加工工程を施すことで、図１３（ｂ）の構造
を得る。図１３（ｂ）の別の断面（Ａ−Ａ′断面とＢ−
Ｂ′断面）を示したのだが、図１４（ａ）と図１４
（ｂ）である。図１４（ａ）では、単結晶シリコン層９
３上にトンネル酸化膜９４、フローティングゲート９
５、ゲート絶縁膜９１１、コントロールゲート９１２が
積層されており、不揮発性メモリを構成している。さら
に、図１４（ｂ）では単結晶シリコン層９９上にゲート
酸化膜９１０、ゲート電極９１２が積層されており、通
常の論理回路を構成できるようになっている。即ち第２
の実施例で示した半導体装置の構造を示している。図１
０（ｂ）では、厚さが異なる単結晶シリコン層を同一Ｓ
ＯＩ基板上に形成していること、それぞれのゲート電極
の表面高さが揃っていること、それぞれの単結晶シリコ
ン層の膜厚毎にゲート酸化膜厚が変えられること、素子
分離領域の絶縁膜厚さが実質的に等しいという点は第６
の実施例と同様である。
【００３７】次に、図１５乃至図１７を参照して第８の
実施例を説明する。図１５乃至図１７は、図５に示す厚
さの異なる複数の単結晶半導体層を有する半導体装置の
製造工程断面図である。図５は、半導体素子の構造を示
すゲート電極や不純物拡散領域の形状を省略し、本発明
の特徴である埋め込み絶縁膜、素子分離絶縁膜（素子分
離領域）、半導体素子が形成されるべき単結晶シリコン
層表面の構造について示している。まず、シリコン半導
体基板１２１上に膜厚５００ｎｍのシリコン酸化膜など
からなる埋め込み絶縁膜１２２、膜厚５０ｎｍの単結晶
シリコン層１２３が積層されたＳＯＩ基板を準備する。
次に、半導体基板を９００℃で熱処理して単結晶シリコ
ン層１２３表面を酸化させて膜厚６ｎｍのシリコン酸化
膜１２４を形成する。引き続いてＬＰＣＶＤ法によりシ
リコン窒化膜１２５を２２０ｎｍ厚程度堆積させる。さ
らに、ＣＶＤ法により膜厚１００ｎｍのシリコン酸化膜
１２６を堆積させる。必要に応じて熱処理を加えてシリ
コン酸化膜１２６をデンシファイし、硬化させておくこ
ともできる。次に、フォトリソグラフィ手法により素子
形成領域に相当する位置に開口部を有するフォトレジス
トを形成する。
実施例を説明する。図１５乃至図１７は、図５に示す厚
さの異なる複数の単結晶半導体層を有する半導体装置の
製造工程断面図である。図５は、半導体素子の構造を示
すゲート電極や不純物拡散領域の形状を省略し、本発明
の特徴である埋め込み絶縁膜、素子分離絶縁膜（素子分
離領域）、半導体素子が形成されるべき単結晶シリコン
層表面の構造について示している。まず、シリコン半導
体基板１２１上に膜厚５００ｎｍのシリコン酸化膜など
からなる埋め込み絶縁膜１２２、膜厚５０ｎｍの単結晶
シリコン層１２３が積層されたＳＯＩ基板を準備する。
次に、半導体基板を９００℃で熱処理して単結晶シリコ
ン層１２３表面を酸化させて膜厚６ｎｍのシリコン酸化
膜１２４を形成する。引き続いてＬＰＣＶＤ法によりシ
リコン窒化膜１２５を２２０ｎｍ厚程度堆積させる。さ
らに、ＣＶＤ法により膜厚１００ｎｍのシリコン酸化膜
１２６を堆積させる。必要に応じて熱処理を加えてシリ
コン酸化膜１２６をデンシファイし、硬化させておくこ
ともできる。次に、フォトリソグラフィ手法により素子
形成領域に相当する位置に開口部を有するフォトレジス
トを形成する。
【００３８】このフォトレジストをマスクにしてＲＩＥ
法によりシリコン酸化膜１２６、シリコン窒化膜１２
５、シリコン酸化膜１２４をエッチング除去する。その
後、フォトレジストを除去し、次に、シリコン酸化膜１
２６をマスクにしてＲＩＥ法により単結晶シリコン層１
２３をエッチング除去する。この後、酸化処理を行うが
図示は省略する。次に、ＬＰＣＶＤ法により、膜厚５０
０ｎｍのシリコン酸化膜１２７を、シリコン酸化膜１２
６、シリコン窒化膜１２５、シリコン酸化膜１２４など
を被覆するように、堆積させる（図１５（ａ））。この
後、ＣＭＰ法によりシリコン酸化膜１２６、１２７の表
面を除去する。この時若干シリコン窒化膜１２５の表面
も除去される。この時、素子分離領域には、膜厚約１９
０ｎｍのシリコン酸化膜からなる素子分離絶縁膜１２７
がシリコンウエーハ全面に略均一に形成される（図１５
（ｂ））。その後、ＲＩＥ法によりシリコン酸化膜１２
７のみを約７０ｎｍエッチングし、溝部を形成する。次
にポリシリコン膜１２８をＬＰＣＶＤ法により厚さ１０
０ｎｍ程度堆積させ、溝部以外のポリシリコンをＣＭＰ
法により除去する。なお、このポリシリコン膜に代えて
シリコン窒化膜とポリシリコン膜の積層体を使用するこ
とも可能である。
法によりシリコン酸化膜１２６、シリコン窒化膜１２
５、シリコン酸化膜１２４をエッチング除去する。その
後、フォトレジストを除去し、次に、シリコン酸化膜１
２６をマスクにしてＲＩＥ法により単結晶シリコン層１
２３をエッチング除去する。この後、酸化処理を行うが
図示は省略する。次に、ＬＰＣＶＤ法により、膜厚５０
０ｎｍのシリコン酸化膜１２７を、シリコン酸化膜１２
６、シリコン窒化膜１２５、シリコン酸化膜１２４など
を被覆するように、堆積させる（図１５（ａ））。この
後、ＣＭＰ法によりシリコン酸化膜１２６、１２７の表
面を除去する。この時若干シリコン窒化膜１２５の表面
も除去される。この時、素子分離領域には、膜厚約１９
０ｎｍのシリコン酸化膜からなる素子分離絶縁膜１２７
がシリコンウエーハ全面に略均一に形成される（図１５
（ｂ））。その後、ＲＩＥ法によりシリコン酸化膜１２
７のみを約７０ｎｍエッチングし、溝部を形成する。次
にポリシリコン膜１２８をＬＰＣＶＤ法により厚さ１０
０ｎｍ程度堆積させ、溝部以外のポリシリコンをＣＭＰ
法により除去する。なお、このポリシリコン膜に代えて
シリコン窒化膜とポリシリコン膜の積層体を使用するこ
とも可能である。
【００３９】その後、フォトリソグラフィ工程により、
バルク半導体素子を形成したい領域のみを囲むように開
口部を有するフォトレジスト１２９を形成する（図１６
（ａ））。このフォトレジスト１２９とポリシリコン膜
１２８をマスクにして、窒化シリコン膜１２５を熱リン
酸で、シリコン酸化膜１２４を希フッ酸で、単結晶シリ
コン層１２３をＲＩＥ法で、埋め込み絶縁膜１２２をＲ
ＩＥ法で、それぞれエッチング除去する。次に、フォト
レジスト１２９を剥離し、一部のシリコン半導体基板１
２１の表面を露出させる（図１６（ｂ））。なお、単結
晶シリコン層１２３をエッチングする際に、このポリシ
リコン膜１２８がエッチングされきらないよう注意する
必要がある。その後、フォトリソグラフィ工程により、
単結晶シリコン層を厚くしたい領域のみを含むように開
口部を有するフォトレジスト（図示せず）を形成し、こ
のフォトレジストをマスクにして、シリコン窒化膜１２
５を熱リン酸で、シリコン酸化膜１２４を希フッ酸でエ
ッチング除去し、フォトレジストを剥離し、一部の単結
晶シリコン層１２３の表面を露出させる。続いて、ＬＰ
ＣＶＤ法により厚さ１μｍのアモルファスシリコン膜１
２１１を堆積させる（図１７（ａ））。
バルク半導体素子を形成したい領域のみを囲むように開
口部を有するフォトレジスト１２９を形成する（図１６
（ａ））。このフォトレジスト１２９とポリシリコン膜
１２８をマスクにして、窒化シリコン膜１２５を熱リン
酸で、シリコン酸化膜１２４を希フッ酸で、単結晶シリ
コン層１２３をＲＩＥ法で、埋め込み絶縁膜１２２をＲ
ＩＥ法で、それぞれエッチング除去する。次に、フォト
レジスト１２９を剥離し、一部のシリコン半導体基板１
２１の表面を露出させる（図１６（ｂ））。なお、単結
晶シリコン層１２３をエッチングする際に、このポリシ
リコン膜１２８がエッチングされきらないよう注意する
必要がある。その後、フォトリソグラフィ工程により、
単結晶シリコン層を厚くしたい領域のみを含むように開
口部を有するフォトレジスト（図示せず）を形成し、こ
のフォトレジストをマスクにして、シリコン窒化膜１２
５を熱リン酸で、シリコン酸化膜１２４を希フッ酸でエ
ッチング除去し、フォトレジストを剥離し、一部の単結
晶シリコン層１２３の表面を露出させる。続いて、ＬＰ
ＣＶＤ法により厚さ１μｍのアモルファスシリコン膜１
２１１を堆積させる（図１７（ａ））。
【００４０】ここで、図１６（ａ）のポリシリコン膜１
２８の窪み１２１０は、後工程においてほとんど悪い影
響は及ぼさない。かえって、アモルファスシリコン膜１
２１１を堆積するときに間口が広がり被覆特性が良好に
なる等の効果も認められる。この窪み１２１０の形状も
後に示すように殆ど残らない。ここで熱処理を施すこと
により、単結晶シリコンと接している部分を種にアモル
ファスシリコン膜１２１１を単結晶化させることができ
る。シリコン窒化膜１２５上やポリシリコン膜１２８上
ではアモルファスシリコン膜は、単結晶になり難く、通
常ポリシリコン化する。ポリシリコン化した部分及び薄
膜ポリシリコン等のエッチングのマスクに用いたポリシ
リコン膜１２８を同時にＣＭＰ法により、除去し、単結
晶化した部分１２１３、１２１４の平滑化を行った後、
残りの窒化シリコン膜１２５を熱リン酸で、シリコン酸
化膜１２４を希フッ酸でエッチング除去することにより
図１７（ｂ）に示すＳＯＩ基板の構造が得られる。これ
は図５と同じ構造である。
２８の窪み１２１０は、後工程においてほとんど悪い影
響は及ぼさない。かえって、アモルファスシリコン膜１
２１１を堆積するときに間口が広がり被覆特性が良好に
なる等の効果も認められる。この窪み１２１０の形状も
後に示すように殆ど残らない。ここで熱処理を施すこと
により、単結晶シリコンと接している部分を種にアモル
ファスシリコン膜１２１１を単結晶化させることができ
る。シリコン窒化膜１２５上やポリシリコン膜１２８上
ではアモルファスシリコン膜は、単結晶になり難く、通
常ポリシリコン化する。ポリシリコン化した部分及び薄
膜ポリシリコン等のエッチングのマスクに用いたポリシ
リコン膜１２８を同時にＣＭＰ法により、除去し、単結
晶化した部分１２１３、１２１４の平滑化を行った後、
残りの窒化シリコン膜１２５を熱リン酸で、シリコン酸
化膜１２４を希フッ酸でエッチング除去することにより
図１７（ｂ）に示すＳＯＩ基板の構造が得られる。これ
は図５と同じ構造である。
【００４１】この実施例では、アモルファスシリコン堆
積、単結晶化、ＣＭＰによるバルク半導体素子のシリコ
ン表面をほぼ素子分離絶縁膜の高さまで持ち上げたが、
選択エピタキシャル成長技術を用いてもこれに近い効果
が得られる。ただし、この場合はバルク半導体素子領域
のシリコン層の高さは、素子分離絶縁膜高さより低くな
るが、それでも、シリコン層表面を持ち上げない場合よ
り、フォトリソグラフィ工程のフォーカスずれを防止
し、上層の配線工程の歩留まりと信頼性を向上させる効
果は大である。また工程が簡便になるメリットもある。
また、単結晶シリコン半導体層の膜厚が１種類しか必要
で無い場合には、図１６（ｂ）の状態の次にアモルファ
スシリコンを堆積させ、さらに、これを単結晶化させれ
ば良いことは明らかである。以上の実施例は、膜厚の異
なる複数の単結晶半導体層（ＳＯＩ−Ｓｉ層）を有する
半導体素子を集積する半導体装置において、その素子分
離絶縁膜の高さが実質的に同じである半導体装置につい
て説明したが、以下の実施例では、ＭＯＳトランジスタ
が形成された単結晶半導体層及びバイポーラトランジス
タの単結晶半導体層の半導体基板からの表面高さが実質
的に同じであるという特徴をさらに有する半導体装置及
びその製造方法を説明する。
積、単結晶化、ＣＭＰによるバルク半導体素子のシリコ
ン表面をほぼ素子分離絶縁膜の高さまで持ち上げたが、
選択エピタキシャル成長技術を用いてもこれに近い効果
が得られる。ただし、この場合はバルク半導体素子領域
のシリコン層の高さは、素子分離絶縁膜高さより低くな
るが、それでも、シリコン層表面を持ち上げない場合よ
り、フォトリソグラフィ工程のフォーカスずれを防止
し、上層の配線工程の歩留まりと信頼性を向上させる効
果は大である。また工程が簡便になるメリットもある。
また、単結晶シリコン半導体層の膜厚が１種類しか必要
で無い場合には、図１６（ｂ）の状態の次にアモルファ
スシリコンを堆積させ、さらに、これを単結晶化させれ
ば良いことは明らかである。以上の実施例は、膜厚の異
なる複数の単結晶半導体層（ＳＯＩ−Ｓｉ層）を有する
半導体素子を集積する半導体装置において、その素子分
離絶縁膜の高さが実質的に同じである半導体装置につい
て説明したが、以下の実施例では、ＭＯＳトランジスタ
が形成された単結晶半導体層及びバイポーラトランジス
タの単結晶半導体層の半導体基板からの表面高さが実質
的に同じであるという特徴をさらに有する半導体装置及
びその製造方法を説明する。
【００４２】次に、図１８を参照して第９の実施例を説
明する。図１８は、ＭＯＳトランジスタが形成された領
域及びバイポーラトランジスタが形成された領域を有す
るシリコン半導体基板の断面図である。シリコン半導体
基板（ＳＯＩ基板）１３１上にシリコン酸化膜からなる
埋め込み絶縁膜１３２が、例えば、５００ｎｍ厚程度堆
積されている。この上に、例えば、２００ｎｍ厚の素子
分離絶縁膜１３３で分離された複数の素子領域がある。
素子領域には単結晶シリコン層１３４、１３１１が形成
されている。単結晶シリコン層１３４、１３１１の膜厚
は、１００ｎｍである。この単結晶シリコン層１３４上
には、厚さが６ｎｍのゲート酸化膜１３５を介して、不
純物がドープされたポリシリコンからなるゲート電極１
３６が形成されている。ゲート電極１３６は、シリコン
ナイトライド（ＳｉＮ）膜１３７で被覆されている。ゲ
ート電極１３６及びシリコンナイトライド膜１３７の側
部には、シリコン酸化膜あるいはシリコンナイトライド
膜あるいはこの両者の積層膜からなるゲート側壁１３８
が形成されている。ゲート側壁１３８の両側には不純物
が高濃度にドープされ、ゲート酸化膜１３５よりも高
く、例えば、厚さ１００ｎｍ程度堆積された単結晶シリ
コン半導体層１３９が単結晶シリコン層１３４上に形成
されている。この単結晶シリコン半導体層１３９は、Ｍ
ＯＳトランジスタのソース・ドレイン領域を形成してい
る。このソース・ドレイン領域は、単結晶シリコン層１
３４にも形成されている。
明する。図１８は、ＭＯＳトランジスタが形成された領
域及びバイポーラトランジスタが形成された領域を有す
るシリコン半導体基板の断面図である。シリコン半導体
基板（ＳＯＩ基板）１３１上にシリコン酸化膜からなる
埋め込み絶縁膜１３２が、例えば、５００ｎｍ厚程度堆
積されている。この上に、例えば、２００ｎｍ厚の素子
分離絶縁膜１３３で分離された複数の素子領域がある。
素子領域には単結晶シリコン層１３４、１３１１が形成
されている。単結晶シリコン層１３４、１３１１の膜厚
は、１００ｎｍである。この単結晶シリコン層１３４上
には、厚さが６ｎｍのゲート酸化膜１３５を介して、不
純物がドープされたポリシリコンからなるゲート電極１
３６が形成されている。ゲート電極１３６は、シリコン
ナイトライド（ＳｉＮ）膜１３７で被覆されている。ゲ
ート電極１３６及びシリコンナイトライド膜１３７の側
部には、シリコン酸化膜あるいはシリコンナイトライド
膜あるいはこの両者の積層膜からなるゲート側壁１３８
が形成されている。ゲート側壁１３８の両側には不純物
が高濃度にドープされ、ゲート酸化膜１３５よりも高
く、例えば、厚さ１００ｎｍ程度堆積された単結晶シリ
コン半導体層１３９が単結晶シリコン層１３４上に形成
されている。この単結晶シリコン半導体層１３９は、Ｍ
ＯＳトランジスタのソース・ドレイン領域を形成してい
る。このソース・ドレイン領域は、単結晶シリコン層１
３４にも形成されている。
【００４３】一方、膜厚が、例えば、１００ｎｍの単結
晶シリコン層１３１１にはｎ型不純物が高濃度にドープ
されたバイポーラトランジスタのコレクタ領域が形成さ
れている。この単結晶シリコン層１３１１上には、例え
ば、厚さ１００ｎｍ程度堆積された単結晶シリコン半導
体層１３１２が単結晶シリコン半導体層１３１１上に形
成されており、ここにはｐ型不純物がドープされていて
バイポーラトランジスタのベース領域を構成している。
また、堆積された単結晶シリコン半導体層１３１２の最
表面にはｎ型不純物がドープされたバイポーラトランジ
スタのエミッタ領域１３１３が形成されている。エミッ
タ電極は省略してある。また、堆積された単結晶シリコ
ン半導体層１３１２上にはポリシリコンのベース電極１
３１４とポリシリコンのエミッタ電極１３１６及び両者
を電気的に絶縁分離するシリコン酸化物などの絶縁膜１
３１５が形成されている。ＭＯＳトランジスタ及びバイ
ポーラトランジスタは、シリコン酸化膜などの絶縁膜１
３１７に被覆されており、絶縁膜１３１７上には、所定
のパターンの金属配線１３１８が形成されている。金属
配線１３１８は、絶縁膜１３１７に形成したコンタクト
孔１３１９を介してソース又はドレイン領域及びベース
電極に接続されている。
晶シリコン層１３１１にはｎ型不純物が高濃度にドープ
されたバイポーラトランジスタのコレクタ領域が形成さ
れている。この単結晶シリコン層１３１１上には、例え
ば、厚さ１００ｎｍ程度堆積された単結晶シリコン半導
体層１３１２が単結晶シリコン半導体層１３１１上に形
成されており、ここにはｐ型不純物がドープされていて
バイポーラトランジスタのベース領域を構成している。
また、堆積された単結晶シリコン半導体層１３１２の最
表面にはｎ型不純物がドープされたバイポーラトランジ
スタのエミッタ領域１３１３が形成されている。エミッ
タ電極は省略してある。また、堆積された単結晶シリコ
ン半導体層１３１２上にはポリシリコンのベース電極１
３１４とポリシリコンのエミッタ電極１３１６及び両者
を電気的に絶縁分離するシリコン酸化物などの絶縁膜１
３１５が形成されている。ＭＯＳトランジスタ及びバイ
ポーラトランジスタは、シリコン酸化膜などの絶縁膜１
３１７に被覆されており、絶縁膜１３１７上には、所定
のパターンの金属配線１３１８が形成されている。金属
配線１３１８は、絶縁膜１３１７に形成したコンタクト
孔１３１９を介してソース又はドレイン領域及びベース
電極に接続されている。
【００４４】図１８は、微細なＭＯＳトランジスタにお
いては通常ＬＤＤ構造を用いているが、図１８はゲート
側壁絶縁物や不純物拡散領域の詳細な構造を省略してい
る。また、ゲート電極構造もポリシリコン／メタル（シ
リサイド）更に絶縁膜を堆積したもの又はメタルからな
るゲート電極等種々の構造も採用し得るが、記載を省略
する。また、ウェル構造等シリコン基板中の不純物構造
なども省略してある。以上の説明は以下の図についても
同様である。本発明の特徴は、単結晶シリコン半導体層
の厚さが異なる半導体素子を同一ＳＯＩ基板上に形成し
ておりながら素子分離領域の絶縁膜厚さがほぼ等しく、
さらに、ＭＯＳトランジスタとバイポーラトランジスタ
という種類の異なる素子をそれぞれ有する各単結晶シリ
コン半導体層の半導体基板からの表面高さを揃えたの
で、後工程の配線層形成時の加工が一層し易くなる。
いては通常ＬＤＤ構造を用いているが、図１８はゲート
側壁絶縁物や不純物拡散領域の詳細な構造を省略してい
る。また、ゲート電極構造もポリシリコン／メタル（シ
リサイド）更に絶縁膜を堆積したもの又はメタルからな
るゲート電極等種々の構造も採用し得るが、記載を省略
する。また、ウェル構造等シリコン基板中の不純物構造
なども省略してある。以上の説明は以下の図についても
同様である。本発明の特徴は、単結晶シリコン半導体層
の厚さが異なる半導体素子を同一ＳＯＩ基板上に形成し
ておりながら素子分離領域の絶縁膜厚さがほぼ等しく、
さらに、ＭＯＳトランジスタとバイポーラトランジスタ
という種類の異なる素子をそれぞれ有する各単結晶シリ
コン半導体層の半導体基板からの表面高さを揃えたの
で、後工程の配線層形成時の加工が一層し易くなる。
【００４５】次に、図２４を参照して第１０の実施例を
説明する。図２４は、半導体装置の製造工程断面図であ
り、図１８に示された半導体装置の製造方法に関するも
のである。まず、ウェーハ状態のシリコン半導体基板１
４１上にシリコン酸化膜などの膜厚５００ｎｍの埋め込
み絶縁膜１４２、膜厚１００ｎｍの単結晶シリコン層が
積層されたＳＯＩ基板を準備する。そして、９００℃の
酸化処理により膜厚６ｎｍのシリコン酸化膜を形成し、
引き続いてＬＰＣＶＤ法によりシリコン窒化膜（Ｓｉ
Ｎ）を２５０ｎｍ程度堆積させる。さらに、ＣＶＤ法に
より厚さ１００ｎｍのシリコン酸化膜を堆積させる。必
要に応じて、熱処理を加えてシリコン酸化膜をデンシフ
ァイし硬化させておく。フォトリソグラフィ手法により
素子形成領域にのみフォトレジストを残す。このフォト
レジストをマスクにＲＩＥ法によりシリコン酸化膜、Ｓ
ｉＮ膜、シリコン酸化膜をエッチング除去する。その
後、フォトレジストを除去する。次に、シリコン酸化膜
をマスクにＲＩＥ法により単結晶シリコン層をエッチン
グ除去する。この後、表面酸化処理を行う。続いて、Ｌ
ＰＣＶＤ法により、厚さ５００ｎｍのシリコン酸化膜を
堆積する。
説明する。図２４は、半導体装置の製造工程断面図であ
り、図１８に示された半導体装置の製造方法に関するも
のである。まず、ウェーハ状態のシリコン半導体基板１
４１上にシリコン酸化膜などの膜厚５００ｎｍの埋め込
み絶縁膜１４２、膜厚１００ｎｍの単結晶シリコン層が
積層されたＳＯＩ基板を準備する。そして、９００℃の
酸化処理により膜厚６ｎｍのシリコン酸化膜を形成し、
引き続いてＬＰＣＶＤ法によりシリコン窒化膜（Ｓｉ
Ｎ）を２５０ｎｍ程度堆積させる。さらに、ＣＶＤ法に
より厚さ１００ｎｍのシリコン酸化膜を堆積させる。必
要に応じて、熱処理を加えてシリコン酸化膜をデンシフ
ァイし硬化させておく。フォトリソグラフィ手法により
素子形成領域にのみフォトレジストを残す。このフォト
レジストをマスクにＲＩＥ法によりシリコン酸化膜、Ｓ
ｉＮ膜、シリコン酸化膜をエッチング除去する。その
後、フォトレジストを除去する。次に、シリコン酸化膜
をマスクにＲＩＥ法により単結晶シリコン層をエッチン
グ除去する。この後、表面酸化処理を行う。続いて、Ｌ
ＰＣＶＤ法により、厚さ５００ｎｍのシリコン酸化膜を
堆積する。
【００４６】この後、ＣＭＰ法によりシリコン酸化膜の
表面を除去する。この時若干ＳｉＮ膜の表面も除去され
る。この時素子分離領域には、シリコン酸化膜の素子分
離絶縁膜１４３が膜厚約２２０ｎｍで半導体基板１４１
の埋め込み絶縁膜の全面にほぼ均一に形成される。この
後、ＳｉＮ膜を熱リン酸で、シリコン酸化膜を希フッ酸
でエッチング除去し、単結晶シリコン層１４４、１４５
の表面を露出させる。単結晶シリコン層１４４上には、
ＭＯＳトランジスタが形成され、単結晶シリコン層１４
５上にはバイポーラトランジスタが形成される。その
後、ゲート絶縁膜１４６を厚さ６ｎｍで形成し、ポリシ
リコンを厚さ６０ｎｍ堆積し、更にシリコンナイトライ
ド膜を厚さ６０ｎｍ堆積する。フォトリソグラフィ工程
により、ＭＯＳトランジスタのゲート電極を形成したい
部分のみフォトレジストを形成し、ＲＩＥ法によりシリ
コンナイドライド（ＳｉＮ）膜１４８、ポリシリコン膜
からなるゲート電極１４７をゲートパターンとして残
す。この時バイポーラトランジスタが形成される単結晶
シリコン層１４５にはゲートパターンは形成されない。
次に、ＣＶＤ法によりシリコン酸化膜あるいはシリコン
ナイドライド膜を厚さ２０ｎｍ程度堆積させて全面にＲ
ＩＥ工程を施すことによりゲート側壁部のみに側壁絶縁
膜１４９を残すことができる。
表面を除去する。この時若干ＳｉＮ膜の表面も除去され
る。この時素子分離領域には、シリコン酸化膜の素子分
離絶縁膜１４３が膜厚約２２０ｎｍで半導体基板１４１
の埋め込み絶縁膜の全面にほぼ均一に形成される。この
後、ＳｉＮ膜を熱リン酸で、シリコン酸化膜を希フッ酸
でエッチング除去し、単結晶シリコン層１４４、１４５
の表面を露出させる。単結晶シリコン層１４４上には、
ＭＯＳトランジスタが形成され、単結晶シリコン層１４
５上にはバイポーラトランジスタが形成される。その
後、ゲート絶縁膜１４６を厚さ６ｎｍで形成し、ポリシ
リコンを厚さ６０ｎｍ堆積し、更にシリコンナイトライ
ド膜を厚さ６０ｎｍ堆積する。フォトリソグラフィ工程
により、ＭＯＳトランジスタのゲート電極を形成したい
部分のみフォトレジストを形成し、ＲＩＥ法によりシリ
コンナイドライド（ＳｉＮ）膜１４８、ポリシリコン膜
からなるゲート電極１４７をゲートパターンとして残
す。この時バイポーラトランジスタが形成される単結晶
シリコン層１４５にはゲートパターンは形成されない。
次に、ＣＶＤ法によりシリコン酸化膜あるいはシリコン
ナイドライド膜を厚さ２０ｎｍ程度堆積させて全面にＲ
ＩＥ工程を施すことによりゲート側壁部のみに側壁絶縁
膜１４９を残すことができる。
【００４７】この時、単結晶シリコン半導体層１４４上
のゲート部以外と単結晶シリコン半導体層１４５上には
膜厚が約４ｎｍ程度の熱酸化膜が残っている。続いてフ
ォトリソグラフィ工程とイオン注入工程により、単結晶
シリコン半導体層１４５の領域にのみｎ型不純物を導入
しフォトレジストを剥離後、活性化の熱処理を行い、約
４ｎｍ残った熱酸化膜を除去する（図２４（ａ））。次
に、ＬＰＣＶＤ法によりシリコン表面にのみ選択的に単
結晶シリコン層１４１０、１４１１を厚さ１００ｎｍ程
度堆積させる（図２４（ｂ））。ここで、異なる厚さの
単結晶シリコン層を形成する方法には、いくつかのバリ
エーションが可能である。上述の例では、選択シリコン
・エピタキシャル成長技術を用いて所望の単結晶シリコ
ン層の厚さを得たが、シリコン・エピタキシャル成長を
素子分離シリコン酸化膜１４３高さより高く行い、シリ
コンをオーバーフィルしてからＣＭＰ技術を用いて不要
な部分のシリコンを除去しても、ほぼ同等の構造が得ら
れる。この場合には、シリコン厚さの制御が容易な点と
エピタキシャル成長で発生しがちなファセットの問題を
回避できる点にメリットがある。また、ゲート電極上部
と素子分離領域上部の高さを揃えられるというメリット
もある。
のゲート部以外と単結晶シリコン半導体層１４５上には
膜厚が約４ｎｍ程度の熱酸化膜が残っている。続いてフ
ォトリソグラフィ工程とイオン注入工程により、単結晶
シリコン半導体層１４５の領域にのみｎ型不純物を導入
しフォトレジストを剥離後、活性化の熱処理を行い、約
４ｎｍ残った熱酸化膜を除去する（図２４（ａ））。次
に、ＬＰＣＶＤ法によりシリコン表面にのみ選択的に単
結晶シリコン層１４１０、１４１１を厚さ１００ｎｍ程
度堆積させる（図２４（ｂ））。ここで、異なる厚さの
単結晶シリコン層を形成する方法には、いくつかのバリ
エーションが可能である。上述の例では、選択シリコン
・エピタキシャル成長技術を用いて所望の単結晶シリコ
ン層の厚さを得たが、シリコン・エピタキシャル成長を
素子分離シリコン酸化膜１４３高さより高く行い、シリ
コンをオーバーフィルしてからＣＭＰ技術を用いて不要
な部分のシリコンを除去しても、ほぼ同等の構造が得ら
れる。この場合には、シリコン厚さの制御が容易な点と
エピタキシャル成長で発生しがちなファセットの問題を
回避できる点にメリットがある。また、ゲート電極上部
と素子分離領域上部の高さを揃えられるというメリット
もある。
【００４８】この方法とほぼ同等のメリットがある方法
としては、アモルファスシリコンを全面堆積してアニー
ルにより単結晶シリコン層と接している部分をシードと
して固相成長させ、不要な部分のシリコンをＣＭＰ法に
て除去してもよい。その後、単結晶シリコン層１４１０
の領域にｎ型不純物拡散領域を形成し、単結晶シリコン
層１４１１にｐ型不純物拡散領域を形成してポリシリコ
ンからなるベース電極を形成し、続いて絶縁分離したｎ
型不純物を含むエミッタを形成し、そこからエミッタ電
極をシリコン半導体基板１４１１上に形成する。その
後、配線工程を行って配線を形成する（図１８参照）。
図２４（ａ）では、厚さが異なる単結晶シリコン層を同
一ＳＯＩ基板上に形成していること、素子分離領域の絶
縁膜厚さがほぼ等しいという点で本発明の半導体装置を
実現することができる。さらに単結晶シリコン層の表面
高さを適宜揃うように構成する処理を施すのでコンタク
ト孔加工が容易になるメリットがある。また、配線構造
を形成する工程において、図２２に示す従来の半導体装
置は、ＭＯＳトランジスタの領域１０とバイポーラトラ
ンジスタの領域９とでは配線層間の段差ｄが大きい。
としては、アモルファスシリコンを全面堆積してアニー
ルにより単結晶シリコン層と接している部分をシードと
して固相成長させ、不要な部分のシリコンをＣＭＰ法に
て除去してもよい。その後、単結晶シリコン層１４１０
の領域にｎ型不純物拡散領域を形成し、単結晶シリコン
層１４１１にｐ型不純物拡散領域を形成してポリシリコ
ンからなるベース電極を形成し、続いて絶縁分離したｎ
型不純物を含むエミッタを形成し、そこからエミッタ電
極をシリコン半導体基板１４１１上に形成する。その
後、配線工程を行って配線を形成する（図１８参照）。
図２４（ａ）では、厚さが異なる単結晶シリコン層を同
一ＳＯＩ基板上に形成していること、素子分離領域の絶
縁膜厚さがほぼ等しいという点で本発明の半導体装置を
実現することができる。さらに単結晶シリコン層の表面
高さを適宜揃うように構成する処理を施すのでコンタク
ト孔加工が容易になるメリットがある。また、配線構造
を形成する工程において、図２２に示す従来の半導体装
置は、ＭＯＳトランジスタの領域１０とバイポーラトラ
ンジスタの領域９とでは配線層間の段差ｄが大きい。
【００４９】この段差ｄは、バイポーラトランジスタの
引き出し電極の高さｈ１及びバイポ−ラトランジスタの
領域９の素子分離絶縁膜６とＭＯＳトランジスタの領域
１０の素子分離絶縁膜５との高さの差ｈ２により生じる
ものである（ｄ＝ｈ１＋ｈ２）。このように段差が大き
いと、リソグラフィが正確におこなわれず、絶縁膜被覆
性も十分ではない。一方、従来の半導体装置の断面図を
示す図２３ではこのような段差はなく、表面は平坦であ
る。しかし、配線及びＭＯＳトランジスタのソース／ド
レイン領域間を電気的に接続する接続配線が埋め込まれ
たコンタクト孔と配線及びバイポーラトランジスタのベ
ース電極間を電気的に接続する接続配線が埋め込まれた
コンタクト孔との深さの差（Ｔ２−Ｔ１）が大きく、コ
ンタクト孔を形成するエッチングが難しく、且つメタル
被覆性も大きくない。そして、深いコンタクト孔には接
続配線が十分堆積されず、断線になる可能性が高い。こ
れに対し、本発明では、図１８に示すように、多少の段
差ｄは、あるものの高々ベース電極の厚さｔ程度に過ぎ
ない。従って、リソグラフィ工程のフォーカスずれが少
なく、エッチングによるコンタクト孔形成も容易である
ので、微細加工が困難性を伴わずに行うことが可能にな
る。
引き出し電極の高さｈ１及びバイポ−ラトランジスタの
領域９の素子分離絶縁膜６とＭＯＳトランジスタの領域
１０の素子分離絶縁膜５との高さの差ｈ２により生じる
ものである（ｄ＝ｈ１＋ｈ２）。このように段差が大き
いと、リソグラフィが正確におこなわれず、絶縁膜被覆
性も十分ではない。一方、従来の半導体装置の断面図を
示す図２３ではこのような段差はなく、表面は平坦であ
る。しかし、配線及びＭＯＳトランジスタのソース／ド
レイン領域間を電気的に接続する接続配線が埋め込まれ
たコンタクト孔と配線及びバイポーラトランジスタのベ
ース電極間を電気的に接続する接続配線が埋め込まれた
コンタクト孔との深さの差（Ｔ２−Ｔ１）が大きく、コ
ンタクト孔を形成するエッチングが難しく、且つメタル
被覆性も大きくない。そして、深いコンタクト孔には接
続配線が十分堆積されず、断線になる可能性が高い。こ
れに対し、本発明では、図１８に示すように、多少の段
差ｄは、あるものの高々ベース電極の厚さｔ程度に過ぎ
ない。従って、リソグラフィ工程のフォーカスずれが少
なく、エッチングによるコンタクト孔形成も容易である
ので、微細加工が困難性を伴わずに行うことが可能にな
る。
【００５０】本発明は、以上ような構成を有しているの
で、次のような作用効果が認められる。 １． 素子分離絶縁膜の高さが概略揃っているので配線
加工が容易であり、歩留まりや信頼性が向上する。ま
た、素子分離絶縁膜上のフォトリソグラフィにおけるフ
ォーカスマージンが大きくとれるので微細加工が容易に
なる。 ２． 異なる設計起源の回路をそれぞれに最適な素子構
造で実現できる。異なるＩＰを同一ＳＯＩ基板上に集積
させて半導体装置の性能を向上させることができる。 ３． ２種類以上の電源電圧で動作する回路を同一ＳＯ
Ｉ基板中に集積する時の回路設計が容易になる。 ４． しきい値やカットオフ特性の異なる回路をプロセ
スステップをあまり増やさずに実現できる。 ５． 複数の種類の最適な半導体素子を容易に同一ＳＯ
Ｉ基板中に集積させることが可能である。 ６． プロセスステップを少なくすることができる。
で、次のような作用効果が認められる。 １． 素子分離絶縁膜の高さが概略揃っているので配線
加工が容易であり、歩留まりや信頼性が向上する。ま
た、素子分離絶縁膜上のフォトリソグラフィにおけるフ
ォーカスマージンが大きくとれるので微細加工が容易に
なる。 ２． 異なる設計起源の回路をそれぞれに最適な素子構
造で実現できる。異なるＩＰを同一ＳＯＩ基板上に集積
させて半導体装置の性能を向上させることができる。 ３． ２種類以上の電源電圧で動作する回路を同一ＳＯ
Ｉ基板中に集積する時の回路設計が容易になる。 ４． しきい値やカットオフ特性の異なる回路をプロセ
スステップをあまり増やさずに実現できる。 ５． 複数の種類の最適な半導体素子を容易に同一ＳＯ
Ｉ基板中に集積させることが可能である。 ６． プロセスステップを少なくすることができる。
【００５１】
【発明の効果】素子分離絶縁膜の高さが、概略揃ってい
るので、配線加工が容易であり、歩留まりや信頼性が向
上する。また、素子分離絶縁膜上のフォトリソグラフィ
におけるフォーカスマージンが大きくとれるので微細加
工が容易になる。さらに、単結晶シリコン層の表面高さ
を一様にするのでコンタクト孔を形成することが容易で
ある。
るので、配線加工が容易であり、歩留まりや信頼性が向
上する。また、素子分離絶縁膜上のフォトリソグラフィ
におけるフォーカスマージンが大きくとれるので微細加
工が容易になる。さらに、単結晶シリコン層の表面高さ
を一様にするのでコンタクト孔を形成することが容易で
ある。
【図１】本発明の半導体装置の断面図。
【図２】本発明の半導体装置の断面図。
【図３】本発明の半導体装置の断面図。
【図４】本発明の半導体装置の断面図。
【図５】本発明の半導体装置の断面図。
【図６】本発明の半導体装置の製造工程断面図。
【図７】本発明の半導体装置の製造工程断面図。
【図８】本発明の半導体装置の製造工程断面図。
【図９】本発明の半導体装置の製造工程断面図。
【図１０】本発明の半導体装置の製造工程断面図。
【図１１】図１０のＡ−Ａ′線及びＢ−Ｂ′線に沿う部
分の断面図。
分の断面図。
【図１２】本発明の半導体装置の製造工程断面図。
【図１３】本発明の半導体装置の製造工程断面図。
【図１４】図１３のＡ−Ａ′線及びＢ−Ｂ′線に沿う部
分の断面図。
分の断面図。
【図１５】本発明の半導体装置の製造工程断面図。
【図１６】本発明の半導体装置の製造工程断面図。
【図１７】本発明の半導体装置の製造工程断面図。
【図１８】本発明の半導体装置の断面図。
【図１９】本発明の半導体装置の製造工程断面図。
【図２０】本発明の半導体装置の製造工程断面図。
【図２１】本発明の半導体装置の製造工程断面図。
【図２２】従来の半導体装置の製造工程断面図。
【図２３】従来の半導体装置の製造工程断面図。
【図２４】本発明の半導体装置の製造工程断面図。
１１、３１、５１、６１、８１、９１、１２１、１３
１、１４１・・・半導体基板、１２、３２、５２、６
２、８２、９２、１２２、１３２、１４２・・・埋め込
み絶縁膜（埋め込み酸化膜）、１３、３３、５３、６
７、８８、９８、１２７、１３３、１４３・・・素子分
離絶縁膜、１４、１５、３４、３５、５４、５５、５
６、６３、６８、８３、８９、９３、９９、１２３、１
３４、１３９、１４４、１４５、１２１３、１２１４、
１３１１、１３１２、１４１０、１４１１・・・単結晶
シリコン半導体層（ＳＯＩ−Ｓｉ層）、１６、３６、６
４、８４、９４、１２４、１３５、１４６、３１２、３
１４、８１０、９１０、９１１・・・ゲート絶縁膜（ゲ
ート酸化膜）、１７、３７、３８、３９、８５、９５、
１１０、１３６、１４７、８１１、９１２・・・ゲート
電極、６５、８６、９６、１２５・・・シリコン窒化膜
（ＳｉＮ膜）、６６、６９、６１０、８７、９７、１２
６・・・シリコン酸化膜、１２８・・・ポリシリコン
膜、 １２９・・・フォトレジスト、１２１０・・・
マスクのくびれ、 １２１１・・・アモルファスシリコ
ン膜、１８、１９、３１０、３１１・・・ソース／ドレ
イン不純物領域、１１０、１３１４・・・ベース電極、
１１２、１３１３・・・エミッタ、１１１・・・ベー
ス電極の側壁絶縁膜、 １１３・・・コレクタ、１３
８、１４９・・・ゲート電極の側壁絶縁膜、１３１５、
１３１７・・・絶縁膜、 １３１６・・・エミッタ電
極、１３１８・・・金属配線、 １３１９・・・コン
タクト孔。
１、１４１・・・半導体基板、１２、３２、５２、６
２、８２、９２、１２２、１３２、１４２・・・埋め込
み絶縁膜（埋め込み酸化膜）、１３、３３、５３、６
７、８８、９８、１２７、１３３、１４３・・・素子分
離絶縁膜、１４、１５、３４、３５、５４、５５、５
６、６３、６８、８３、８９、９３、９９、１２３、１
３４、１３９、１４４、１４５、１２１３、１２１４、
１３１１、１３１２、１４１０、１４１１・・・単結晶
シリコン半導体層（ＳＯＩ−Ｓｉ層）、１６、３６、６
４、８４、９４、１２４、１３５、１４６、３１２、３
１４、８１０、９１０、９１１・・・ゲート絶縁膜（ゲ
ート酸化膜）、１７、３７、３８、３９、８５、９５、
１１０、１３６、１４７、８１１、９１２・・・ゲート
電極、６５、８６、９６、１２５・・・シリコン窒化膜
（ＳｉＮ膜）、６６、６９、６１０、８７、９７、１２
６・・・シリコン酸化膜、１２８・・・ポリシリコン
膜、 １２９・・・フォトレジスト、１２１０・・・
マスクのくびれ、 １２１１・・・アモルファスシリコ
ン膜、１８、１９、３１０、３１１・・・ソース／ドレ
イン不純物領域、１１０、１３１４・・・ベース電極、
１１２、１３１３・・・エミッタ、１１１・・・ベー
ス電極の側壁絶縁膜、 １１３・・・コレクタ、１３
８、１４９・・・ゲート電極の側壁絶縁膜、１３１５、
１３１７・・・絶縁膜、 １３１６・・・エミッタ電
極、１３１８・・・金属配線、 １３１９・・・コン
タクト孔。
フロントページの続き Ｆターム(参考） 5F032 AA07 AA82 BA06 CA17 CA18 CA20 CA23 DA03 DA12 DA16 DA23 DA24 DA25 DA33 DA53 DA60 DA74 DA78 5F048 AA04 AA10 AB01 AC01 AC04 AC05 BA16 BB05 BB08 BB12 BB15 BB16 BC01 BC06 BC11 CA14 DA25 DA27 DA30 5F110 AA15 BB04 BB06 BB08 CC02 DD05 DD13 DD24 EE05 EE09 EE14 EE32 FF02 FF23 GG02 GG12 GG24 GG44 HM02 HM05 HM15 NN62 NN65 NN71 NN78 QQ04 QQ05 QQ19
Claims (12)
- 【請求項１】 半導体基板と、 前記半導体基板上に形成された埋め込み絶縁膜と、 前記埋め込み絶縁膜上に形成され、半導体素子が形成さ
れた複数の単結晶半導体層と、 前記複数の単結晶半導体層間に形成された素子分離領域
とを備え、 前記素子分離領域の素子分離絶縁膜は、前記半導体基板
からの高さが全ての領域で実質的に同じであることを特
徴とする半導体装置。 - 【請求項２】 前記半導体素子が形成された複数の単結
晶半導体層の内、少なくとも１つの単結晶半導体層は、
他の単結晶半導体層とは膜厚が異なることを特徴とする
請求項１に記載の半導体装置。 - 【請求項３】 前記半導体素子が形成された複数の単結
晶半導体層は、ＭＯＳトランジスタが形成された第１の
単結晶半導体層とバイポーラトランジスタが形成された
第２の単結晶半導体層を有し、前記第１及び第２の単結
晶半導体層は実質的に同じ膜厚を有し、且つ前記ＭＯＳ
トランジスタのゲート電極より下の半導体層厚は、前記
第２の単結晶半導体層の膜厚より薄いことを特徴とする
請求項１又は請求項２に記載の半導体装置。 - 【請求項４】 前記複数の単結晶半導体層には完全空乏
(FD:Full Deplete）素子及び部分空乏(PD:Partially De
plete)素子が形成されていることを特徴とする請求項１
乃至請求項３のいずれかに記載の半導体装置。 - 【請求項５】 第１の領域と第２の領域とを有する半導
体基板と、 前記半導体基板の前記第１の領域に形成された埋め込み
絶縁膜と、 前記埋め込み絶縁膜上に形成され、半導体素子が形成さ
れた少なくとも１つの第１の単結晶半導体層と、 前記第２の領域に前記半導体基板上に接して形成された
少なくとも１つの第２の単結晶半導体層と、 前記各単結晶半導体層間を分離する素子分離領域とを備
え、 前記素子分離領域の素子分離絶縁膜は、前記半導体基板
からの高さが全ての領域で実質的に同じであることを特
徴とする半導体装置。 - 【請求項６】 前記第１の領域に形成された第１の単結
晶半導体層は、複数の膜厚を有する複数の単結晶半導体
層からなることを特徴とする請求項５に記載の半導体装
置。 - 【請求項７】 前記第１の領域にはＣＭＯＳ素子が形成
され、前記第２の領域にはバイポーラ素子が形成されて
いることを特徴とする請求項５又は請求項６に記載の半
導体装置。 - 【請求項８】 前記第１の領域に形成された所定の第１
の単結晶半導体層にはＭＯＳトランジスタが形成され、
前記第２の領域の所定の第２の単結晶半導体層にはバイ
ポーラトランジスタが形成され、前記所定の第１及び第
２の単結晶半導体層表面の前記半導体基板表面からの高
さは実質的に同じであり、且つ前記ＭＯＳトランジスタ
のゲート電極より下の半導体層厚は、前記所定の第２の
単結晶半導体層の膜厚と実質的に同じあることを特徴と
する請求項５乃至請求項７に記載の半導体装置。 - 【請求項９】 埋め込み絶縁膜、単結晶半導体層、第１
の絶縁膜を順次積層配置させた半導体基板を形成する工
程と、 前記第１の絶縁膜及び前記単結晶半導体層をエッチング
して前記単結晶半導体層及び前記第１の絶縁膜の積層体
からなる複数の領域を前記埋め込み絶縁膜上に形成する
工程と、 前記複数の積層体を被覆するように前記半導体基板上に
第２の絶縁膜を形成する工程と、 前記第２の絶縁膜の前記半導体基板からの高さを前記第
１の絶縁膜と実質的に同じになるように平坦化させて素
子分離領域を形成する工程と、 少なくとも１つの前記積層体を構成する第１の絶縁膜を
エッチング除去してその下の前記単結晶半導体層表面を
露出させる工程と、 前記露出された単結晶半導体層上に単結晶半導体を所定
の厚さだけ堆積させる工程とを備えたことを特徴とする
半導体装置の製造方法。 - 【請求項１０】 埋め込み絶縁膜、単結晶半導体素子、
第１の絶縁膜を順次積層配置させた半導体基板を形成す
る工程と、 前記第１の絶縁膜及び前記単結晶半導体層をエッチング
して前記単結晶半導体層及び前記第１の絶縁膜からなる
積層体の複数の領域を前記埋め込み絶縁膜上に形成する
工程と、 前記複数の積層体を被覆するように前記半導体基板上に
第２の絶縁膜を形成する工程と、 前記第２の絶縁膜の前記半導体基板からの高さを前記第
１の絶縁膜と実質的に同じになるように平坦化させて素
子分離領域を形成する工程と、 前記積層体の内少なくとも１つをエッチング除去すると
共にこの除去された積層体下の部分の埋め込み絶縁膜を
エッチング除去して前記半導体基板表面を露出させる工
程と、 前記除去された積層体以外の積層体の少なくとも１つを
構成する第１の絶縁膜をエッチング除去してその下の前
記単結晶半導体層表面を露出させる工程と、 前記露出された単結晶半導体層上に単結晶半導体を堆積
させてこの単結晶半導体層を厚膜にすると共に前記露出
された半導体基板表面上に前記埋め込み絶縁膜上の前記
単結晶半導体層より厚膜の単結晶半導体層を形成する工
程とを備えたことを特徴とする半導体装置の製造方法。 - 【請求項１１】 半導体基板上に埋め込み絶縁膜、単結
晶半導体層、第１の絶縁膜を順次積層配置させた半導体
基板を形成する工程と、 前記第１の絶縁膜及び前記単結晶半導体層をエッチング
して前記単結晶半導体層及び前記第１の絶縁膜の積層体
からなる複数の領域を前記埋め込み絶縁膜上に形成する
工程と、 前記複数の積層体を被覆するように前記半導体基板上に
第２の絶縁膜を形成する工程と、 前記第２の絶縁膜の前記半導体基板からの高さを前記第
１の絶縁膜と実質的に同じになるように平坦化させて素
子分離領域を形成する工程と、 少なくとも１つの前記積層体を構成する第１の絶縁膜を
エッチング除去してその下の前記単結晶半導体層表面を
露出させる工程と、 前記表面を露出させた単結晶半導体層に、ＭＯＳトラン
ジスタを形成する工程と、 前記第１の絶縁膜に被覆されている他の単結晶半導体層
の内の所定の単結晶半導体層上の前記第１の絶縁膜をエ
ッチング除去してその下の前記所定の単結晶半導体層表
面を露出させる工程と、 前記ＭＯＳトランジスタが形成された単結晶半導体層上
及び前記表面が露出された所定の単結晶半導体層上に単
結晶半導体を所定の厚さだけ堆積させる工程と、 前記
表面が露出された所定の単結晶半導体層にバイポーラト
ランジスタを形成する工程とを備えたことを特徴とする
半導体装置の製造方法。 - 【請求項１２】 埋め込み絶縁膜、単結晶半導体素子、
第１の絶縁膜を順次積層配置させた半導体基板を形成す
る工程と、 前記第１の絶縁膜及び前記単結晶半導体層をエッチング
して前記単結晶半導体層及び前記第１の絶縁膜からなる
積層体の複数の領域を前記埋め込み絶縁膜上に形成する
工程と、 前記複数の積層体を被覆するように前記半導体基板上に
第２の絶縁膜を形成する工程と、 前記第２の絶縁膜の前記半導体基板からの高さを前記第
１の絶縁膜と実質的に同じになるように平坦化させて素
子分離領域を形成する工程と、 前記積層体の内少なくとも１つをエッチング除去すると
共にこの除去された積層体下の部分の埋め込み絶縁膜を
エッチング除去して前記半導体基板表面を露出させる工
程と、 前記露出された半導体基板上にその表面に接して単結晶
半導体層を堆積させる工程と、 前記除去された積層体以外の積層体の少なくとも１つを
構成する第１の絶縁膜をエッチング除去してその下の前
記単結晶半導体層表面を露出させる工程と、 前記露出された単結晶半導体層にＭＯＳトランジスタを
形成する工程と、 前記ＭＯＳトランジスタが形成された単結晶半導体層上
に単結晶半導体を堆積させると共に前記表面が露出され
た半導体基板上に形成された単結晶半導体層に単結晶半
導体を堆積させて、前記ＭＯＳトランジスタが形成され
た単結晶半導体層の前記半導体基板からの表面高さと前
記表面が露出された半導体基板上に形成された単結晶半
導体層の前記半導体基板からの表面高さとを実質的に同
じにする工程と、 前記単結晶半導体が堆積され、表面が露出された半導体
基板上に形成された単結晶半導体層にバイポーラトラン
ジスタを形成する工程とを備えたことを特徴とする半導
体装置の製造方法。
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