JPH0824162B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0824162B2 JPH0824162B2 JP2122199A JP12219990A JPH0824162B2 JP H0824162 B2 JPH0824162 B2 JP H0824162B2 JP 2122199 A JP2122199 A JP 2122199A JP 12219990 A JP12219990 A JP 12219990A JP H0824162 B2 JPH0824162 B2 JP H0824162B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、SOI（Semiconductor On Insulator）構造
を有する半導体装置およびその製造方法に関する。
を有する半導体装置およびその製造方法に関する。
従来、DMOSトランジスタなどのパワー素子と、制御部
・論理部を構成するためのCMOSトランジスタを、同一チ
ップ上に形成する際の素子分離法として、色々な構造が
提案されている。その一例を第２図に示す。これは、特
開昭62−76645号公報に示されている方法を用いてい
る。
・論理部を構成するためのCMOSトランジスタを、同一チ
ップ上に形成する際の素子分離法として、色々な構造が
提案されている。その一例を第２図に示す。これは、特
開昭62−76645号公報に示されている方法を用いてい
る。
すなわち、第１半導体基板100と第２半導体基板101を
絶縁膜102を介して、いわゆるウェハ貼り合せを行う。
そして、この複合基板の第１半導体基板100及び絶縁膜1
02、さらに、第２半導体基板101に選択的食刻をし、露
出した食刻部の第２半導体基板101上にエピタキシャル
層103を形成する。そして、このエピタキシャル層103中
に、DMOSトランジスタを形成する。一方、前記複合半導
体基板の食刻部を除いた第１半導体基板100部分には、
いわゆる溝掘り（トレンチ）技術によって、素子分離10
4を行う。
絶縁膜102を介して、いわゆるウェハ貼り合せを行う。
そして、この複合基板の第１半導体基板100及び絶縁膜1
02、さらに、第２半導体基板101に選択的食刻をし、露
出した食刻部の第２半導体基板101上にエピタキシャル
層103を形成する。そして、このエピタキシャル層103中
に、DMOSトランジスタを形成する。一方、前記複合半導
体基板の食刻部を除いた第１半導体基板100部分には、
いわゆる溝掘り（トレンチ）技術によって、素子分離10
4を行う。
ここで、「露出した食刻部の第２半導体基板101上に
エピタキシャル層を形成する」というコストの高くなる
構造とする理由は、ウェハ貼り合せ後に第１半導体基板
100を研磨して薄くしていくのであるが、従来ではこの
研磨後の第１半導体膜（SOI膜）100の膜厚バラツキ（±
5.0μｍ程度）が大きいため、SOI膜を薄くできず（特開
昭62−76645号公報によれば20μｍ）、食刻部段差が20
μｍという大きな段差となり、このような段差があって
は、その後工程で素子を形成できないためであると推察
する。
エピタキシャル層を形成する」というコストの高くなる
構造とする理由は、ウェハ貼り合せ後に第１半導体基板
100を研磨して薄くしていくのであるが、従来ではこの
研磨後の第１半導体膜（SOI膜）100の膜厚バラツキ（±
5.0μｍ程度）が大きいため、SOI膜を薄くできず（特開
昭62−76645号公報によれば20μｍ）、食刻部段差が20
μｍという大きな段差となり、このような段差があって
は、その後工程で素子を形成できないためであると推察
する。
また、「溝掘り（トレンチ）技術によって素子分離を
行う」としている理由も同じ理由である。すなわち、SO
I膜厚が20μｍと厚いため、島分離すると段差がきつく
なり、素子形成できなくなるためである。しかし、SOI
膜バラツキを回避するため、エピタキシャル成長や溝掘
り（トレンチ）による手法は、工程が複雑となるため工
数がかかり、コスト高になってしまう。
行う」としている理由も同じ理由である。すなわち、SO
I膜厚が20μｍと厚いため、島分離すると段差がきつく
なり、素子形成できなくなるためである。しかし、SOI
膜バラツキを回避するため、エピタキシャル成長や溝掘
り（トレンチ）による手法は、工程が複雑となるため工
数がかかり、コスト高になってしまう。
最近、研磨加工技術が向上し、研磨後の膜厚バラツキ
を±0.5μｍ程度までに抑えることが可能になってきた
ため、半導体基板をかなり薄くまで研磨加工できるよう
になった。ここで、フォトプロセスにおいて、現状のア
ライメント装置の焦点深度は６μｍが限界であり、又、
６μｍ程度の段差であれば、島分離した際にもTEOS膜、
あるいはSOG膜形成技術を応用することにより平坦化可
能である。そこで本発明者達は、このような技術的背景
に鑑みて、SOI構造における絶縁膜上の半導体（SOI膜）
の厚みを６μｍ以下にした半導体装置を形成するに至っ
た。SOI膜の厚みを６μｍ以下にすることにより島分離
したとしても段差が小さくなるので、特にエピタキシャ
ル層を形成する必要がなく、又、島分離した場合には溝
掘り工程も不必要になる。又、溝掘りにより分離したと
してもその工程に要する時間は短くなり生産効率が向上
するという効果がある。
を±0.5μｍ程度までに抑えることが可能になってきた
ため、半導体基板をかなり薄くまで研磨加工できるよう
になった。ここで、フォトプロセスにおいて、現状のア
ライメント装置の焦点深度は６μｍが限界であり、又、
６μｍ程度の段差であれば、島分離した際にもTEOS膜、
あるいはSOG膜形成技術を応用することにより平坦化可
能である。そこで本発明者達は、このような技術的背景
に鑑みて、SOI構造における絶縁膜上の半導体（SOI膜）
の厚みを６μｍ以下にした半導体装置を形成するに至っ
た。SOI膜の厚みを６μｍ以下にすることにより島分離
したとしても段差が小さくなるので、特にエピタキシャ
ル層を形成する必要がなく、又、島分離した場合には溝
掘り工程も不必要になる。又、溝掘りにより分離したと
してもその工程に要する時間は短くなり生産効率が向上
するという効果がある。
ところが、このような装置について研究開発を進めて
きた結果、次に説明するような問題点が発生することが
判明した。即ち、従来ではSOI膜の厚みが十分厚いため
に問題にならなかったのであるが、上述のようにその厚
みを６μｍ以下とし、そのSOI膜に対してMOSトラジスタ
のような絶縁ゲート型電界効果トランジスタを形成する
場合には、その素子構造によっては素子の特性が劣化す
るという問題である。第３図を用いてその一例を説明す
る。尚、第３図（ａ）は断面図、第３図（ｂ）は（ａ）
図中のＡ−Ａ線断面の不純物プロファイルである。第３
図（ａ）に示す構造は、フィールド酸化膜200上に膜厚
が６μｍ以下のＮ型のSOI膜201を形成し、この膜の表面
よりＰ型不純物を導入することにより、P-型領域202を
形成し、このP-型領域202内にソース・ドレイン領域20
3,204を形成し、さらに、このSOI膜201上に絶縁膜を介
してゲート電極205を形成した構造である。そして、SOI
膜201の底部においてはＰ型不純物が到達しておらず、
Ｎ型導電型のままになっており、SOI膜201の膜厚が薄い
ためにSOI膜のN-型領域206とソース領域203との間の距
離が短くなり、N-型領域206−P-型領域202−ソース領域
203間に、NPN型の寄生バイポーラトランジスタが形成さ
れ、MOSトランジスタのカットオフ時にリーク電流が発
生してしまう可能性があるのである。
きた結果、次に説明するような問題点が発生することが
判明した。即ち、従来ではSOI膜の厚みが十分厚いため
に問題にならなかったのであるが、上述のようにその厚
みを６μｍ以下とし、そのSOI膜に対してMOSトラジスタ
のような絶縁ゲート型電界効果トランジスタを形成する
場合には、その素子構造によっては素子の特性が劣化す
るという問題である。第３図を用いてその一例を説明す
る。尚、第３図（ａ）は断面図、第３図（ｂ）は（ａ）
図中のＡ−Ａ線断面の不純物プロファイルである。第３
図（ａ）に示す構造は、フィールド酸化膜200上に膜厚
が６μｍ以下のＮ型のSOI膜201を形成し、この膜の表面
よりＰ型不純物を導入することにより、P-型領域202を
形成し、このP-型領域202内にソース・ドレイン領域20
3,204を形成し、さらに、このSOI膜201上に絶縁膜を介
してゲート電極205を形成した構造である。そして、SOI
膜201の底部においてはＰ型不純物が到達しておらず、
Ｎ型導電型のままになっており、SOI膜201の膜厚が薄い
ためにSOI膜のN-型領域206とソース領域203との間の距
離が短くなり、N-型領域206−P-型領域202−ソース領域
203間に、NPN型の寄生バイポーラトランジスタが形成さ
れ、MOSトランジスタのカットオフ時にリーク電流が発
生してしまう可能性があるのである。
そこで本発明は、SOI構造において絶縁膜上に形成す
る単結晶半導体から成る半導体領域の厚さを十分に薄く
すると共に、該半導体領域にその特性が良好な素子を形
成した半導体装置およびその製造方法を提供することを
目的としている。
る単結晶半導体から成る半導体領域の厚さを十分に薄く
すると共に、該半導体領域にその特性が良好な素子を形
成した半導体装置およびその製造方法を提供することを
目的としている。
上記の目的を達成するために、本発明の半導体装置
は、 単結晶半導体基板と、 前記単結晶半導体基板の主表面上に形成された絶縁膜
と、 前記絶縁膜上に形成され、単結晶半導体から成る半導
体領域と を有する半導体装置であって、 前記半導体領域は、厚さが６μｍ以下で、その表面か
ら底面までに達する不純物を有し、且つその表面から底
面にいくにつれて不純物濃度が徐々に低くなるような濃
度勾配を有するものであって、さらに表面の不純物濃度
に対する底面の不純物濃度の比が0.8以下である所定の
導電型の領域を有するものであり、 前記半導体領域の前記所定の導電型領域内に該導電型
とは逆の導電型のソース・ドレイン領域を形成した絶縁
ゲート型電界効果トランジスタを有することを特徴とし
ている。
は、 単結晶半導体基板と、 前記単結晶半導体基板の主表面上に形成された絶縁膜
と、 前記絶縁膜上に形成され、単結晶半導体から成る半導
体領域と を有する半導体装置であって、 前記半導体領域は、厚さが６μｍ以下で、その表面か
ら底面までに達する不純物を有し、且つその表面から底
面にいくにつれて不純物濃度が徐々に低くなるような濃
度勾配を有するものであって、さらに表面の不純物濃度
に対する底面の不純物濃度の比が0.8以下である所定の
導電型の領域を有するものであり、 前記半導体領域の前記所定の導電型領域内に該導電型
とは逆の導電型のソース・ドレイン領域を形成した絶縁
ゲート型電界効果トランジスタを有することを特徴とし
ている。
又、半導体装置の製造方法は、第１導電型の第１単結
晶半導体基板の主表面と、第２単結晶半導体基板の主表
面とを絶縁膜を介して接合する工程と、 前記第１単結晶半導体基板の厚さを６μｍ以下にして
半導体領域を形成する工程と、 前記半導体領域に対して第２導電型の不純物を該半導
体領域の表面から前記絶縁膜に接する底面まで導入し、
その表面から底面にいくにつれて不純物濃度が徐々に低
くなる濃度勾配を有し、前記表面の不純物濃度に対する
前記底面の不純物濃度の比が0.8以下となる領域を形成
する工程と、 前記第２導電型の不純物を導入した半導体領域に対し
て、半導体領域内に第１導電型のソース・ドレイン領域
を形成し絶縁ゲート型電界効果トランジスタを形成する
工程と を備えることを特徴としている。
晶半導体基板の主表面と、第２単結晶半導体基板の主表
面とを絶縁膜を介して接合する工程と、 前記第１単結晶半導体基板の厚さを６μｍ以下にして
半導体領域を形成する工程と、 前記半導体領域に対して第２導電型の不純物を該半導
体領域の表面から前記絶縁膜に接する底面まで導入し、
その表面から底面にいくにつれて不純物濃度が徐々に低
くなる濃度勾配を有し、前記表面の不純物濃度に対する
前記底面の不純物濃度の比が0.8以下となる領域を形成
する工程と、 前記第２導電型の不純物を導入した半導体領域に対し
て、半導体領域内に第１導電型のソース・ドレイン領域
を形成し絶縁ゲート型電界効果トランジスタを形成する
工程と を備えることを特徴としている。
本発明によると、半導体領域の厚さが６μｍ以下であ
るので島分離したとしてもその段差が小さくなり、それ
により大きな段差に起因する製造工程が不必要となるの
で、製造工程を簡単化することができる。又、溝掘りに
より分離したとしてもその工程に要する時間を短くする
ことができ生産効率向上することができる。そして、半
導体領域にはその表面から底面までに達する所定の（第
２）導電型領域を形成し、この領域内に絶縁ゲート型電
界効果トランジスタのソース・ドレイン領域を形成する
ようにしているので、半導体領域内に寄生トランジスタ
が形成されることがなく、リーク電流の発生を防止でき
る。
るので島分離したとしてもその段差が小さくなり、それ
により大きな段差に起因する製造工程が不必要となるの
で、製造工程を簡単化することができる。又、溝掘りに
より分離したとしてもその工程に要する時間を短くする
ことができ生産効率向上することができる。そして、半
導体領域にはその表面から底面までに達する所定の（第
２）導電型領域を形成し、この領域内に絶縁ゲート型電
界効果トランジスタのソース・ドレイン領域を形成する
ようにしているので、半導体領域内に寄生トランジスタ
が形成されることがなく、リーク電流の発生を防止でき
る。
そして、半導体領域の表面の不純物濃度に対する底面
の不純物濃度の比を0.8以下にしているため、この半導
体領域に導入される不純物濃度に対して半導体領域の厚
さが十分薄いものであるから、その厚さが多少ばらつい
たとしても、半導体領域の表面の濃度が変動することが
なく、絶縁ゲート型電界効果トランジスタのしきい値電
圧のバラツキを抑制できる。
の不純物濃度の比を0.8以下にしているため、この半導
体領域に導入される不純物濃度に対して半導体領域の厚
さが十分薄いものであるから、その厚さが多少ばらつい
たとしても、半導体領域の表面の濃度が変動することが
なく、絶縁ゲート型電界効果トランジスタのしきい値電
圧のバラツキを抑制できる。
又、半導体領域を形成し、その半導体領域に対して形
成される絶縁ゲート型電界効果トランジスタのゲート電
極の導電型を第１単結晶半導体基板と同じ導電型である
第１導電型とする工程を採用する場合には、半導体領域
に対し第２導電型の不純物を拡散する際により高濃度の
不純物を導入して第１導電型を第２導電型に打ち消すこ
とができるので、設計上有利になる。
成される絶縁ゲート型電界効果トランジスタのゲート電
極の導電型を第１単結晶半導体基板と同じ導電型である
第１導電型とする工程を採用する場合には、半導体領域
に対し第２導電型の不純物を拡散する際により高濃度の
不純物を導入して第１導電型を第２導電型に打ち消すこ
とができるので、設計上有利になる。
以下、本発明を図面に示す実施例を用いて説明する。
第１図（ａ）〜（ｉ）は本発明の一実施例を製造工程
順に説明するための断面図である。まず、第１図（ａ）
に示すように、Ｎ型導電型の第１単結晶シリコン基板１
の主表面を酸化して酸化膜２を形成する。一方、Ｎ型導
電型の第２単結晶シリコン基板３の主表面よりＢ（ボロ
ン）等のＰ型不純物を全面に導入してＰ型領域４を形成
し、さらにその表面を酸化して酸化膜５を形成する。
順に説明するための断面図である。まず、第１図（ａ）
に示すように、Ｎ型導電型の第１単結晶シリコン基板１
の主表面を酸化して酸化膜２を形成する。一方、Ｎ型導
電型の第２単結晶シリコン基板３の主表面よりＢ（ボロ
ン）等のＰ型不純物を全面に導入してＰ型領域４を形成
し、さらにその表面を酸化して酸化膜５を形成する。
次に、第１図（ｂ）に示すように、酸化膜２と酸化膜
５とを接着させてウェハ貼り合せを行い、引き続き、第
１単結晶シリコン基板１の他主面より研磨を行い第１単
結晶シリコン基板１の厚さを６μｍ以下の例えば1.5〜
2.5μｍにする。
５とを接着させてウェハ貼り合せを行い、引き続き、第
１単結晶シリコン基板１の他主面より研磨を行い第１単
結晶シリコン基板１の厚さを６μｍ以下の例えば1.5〜
2.5μｍにする。
次に、第１図（ｃ）に示すように、第１単結晶シリコ
ン基板１を選択的に食刻して本発明の半導体領域に相当
する島領域6,7を形成する。
ン基板１を選択的に食刻して本発明の半導体領域に相当
する島領域6,7を形成する。
次に、第１図（ｄ）に示すように、後述するDMOSトラ
ンジスタの形成予定領域およびＰ型領域４へのコンタク
ト領域の酸化膜2,5をドライエッチングまたはウェット
エッチングにより選択的に食刻して第２単結晶シリコン
基板３を露出させ、引き続き、RIE法またはウェットエ
ッチング等によりＰ型領域４を完全に除去する。この
際、Ｐ型領域４の深さχｊが１μｍ以上であると、除去
した部分の段差がきつくなり、問題である。従って、Ｐ
型領域４の深さχｊは１μｍ以下とする。このため、ウ
ェハ貼り合せする際の温度を、Ｐ型領域４の深さχｊが
深くならないように、1100℃以下の温度で行う。
ンジスタの形成予定領域およびＰ型領域４へのコンタク
ト領域の酸化膜2,5をドライエッチングまたはウェット
エッチングにより選択的に食刻して第２単結晶シリコン
基板３を露出させ、引き続き、RIE法またはウェットエ
ッチング等によりＰ型領域４を完全に除去する。この
際、Ｐ型領域４の深さχｊが１μｍ以上であると、除去
した部分の段差がきつくなり、問題である。従って、Ｐ
型領域４の深さχｊは１μｍ以下とする。このため、ウ
ェハ貼り合せする際の温度を、Ｐ型領域４の深さχｊが
深くならないように、1100℃以下の温度で行う。
次に、第１図（ｅ）に示すように、前工程におけるレ
ジストを除去した後、DMOS形成領域および島領域6,7の
表面にゲート酸化膜10を形成する。引き続き、DMOSトラ
ンジスタの形成予定領域およびＰ型チャンネルトランジ
スタの形成予定領域をレジストにてマスクする。そうし
た上でＢ（ボロン）等のＰ型不純物をイオン注入して島
領域６の表面部分にP-型領域９を形成する。
ジストを除去した後、DMOS形成領域および島領域6,7の
表面にゲート酸化膜10を形成する。引き続き、DMOSトラ
ンジスタの形成予定領域およびＰ型チャンネルトランジ
スタの形成予定領域をレジストにてマスクする。そうし
た上でＢ（ボロン）等のＰ型不純物をイオン注入して島
領域６の表面部分にP-型領域９を形成する。
次に、第１図（ｆ）に示すように、LPCVD法によりノ
ンドープの多結晶（Poly）シリコン膜11を堆積し、この
多結晶シリコン膜11に対して気相法によりＰ（リン）を
拡散してその導電型をＮ型導電型にする。
ンドープの多結晶（Poly）シリコン膜11を堆積し、この
多結晶シリコン膜11に対して気相法によりＰ（リン）を
拡散してその導電型をＮ型導電型にする。
引き続き、多結晶シリコン膜11を選択的に食刻するこ
とにより、DMOSトランジスタおよびCMOSトラジスタのゲ
ート電極11aを形成する。
とにより、DMOSトランジスタおよびCMOSトラジスタのゲ
ート電極11aを形成する。
そして、CMOSトランジスタの形成予定領域をレジスト
にてマスクした後、Ｂ（ボロン）等のＰ型不純物をイオ
ン注入してDMOSトランジスタのＰ型ウェル領域８を形成
する。
にてマスクした後、Ｂ（ボロン）等のＰ型不純物をイオ
ン注入してDMOSトランジスタのＰ型ウェル領域８を形成
する。
次に、第１図（ｇ）に示すように、N2等の還元雰囲気
中にて1170℃、100分のアニールを行い不純物のドライ
ブインを実施する。この状態において、島領域６に注入
形成されたP-型領域９の不純物は酸化膜２に接する島領
域６の底面にまで達するように拡散し、島領域６の導電
型をＮ型導電型からＰ型導電型に完全に変える。同時
に、Ｐ型領域４およびＰ型ウェル領域８の不純物も所定
の深さに拡散する。尚、この時島領域７中の不純物は予
め第１単結晶シリコン基板１に含まれていたものである
ので領域中に均一に分布しているが、島領域６中の不純
物は拡散されたものであるので島領域６の表面から底面
にいくにつれて不純物濃度が低くなる濃度勾配を有して
いる。
中にて1170℃、100分のアニールを行い不純物のドライ
ブインを実施する。この状態において、島領域６に注入
形成されたP-型領域９の不純物は酸化膜２に接する島領
域６の底面にまで達するように拡散し、島領域６の導電
型をＮ型導電型からＰ型導電型に完全に変える。同時
に、Ｐ型領域４およびＰ型ウェル領域８の不純物も所定
の深さに拡散する。尚、この時島領域７中の不純物は予
め第１単結晶シリコン基板１に含まれていたものである
ので領域中に均一に分布しているが、島領域６中の不純
物は拡散されたものであるので島領域６の表面から底面
にいくにつれて不純物濃度が低くなる濃度勾配を有して
いる。
次に、第１図（ｈ）に示すように、Ｐ型チャネルトラ
ンジスタの形成予定領域及びDMOSトランジスタの所定領
域をレジストにてマスクした後、Ｐ（リン）をイオン注
入することにより、DMOSトランジスタのソース領域12を
Ｐ型ウェル領域８内に形成すると共に、Ｎ型チャネルト
ランジスタのソース・ドレイン領域13,14を形成する。
そして、前工程のレジストを除去した後に、DMOSトラン
ジスタおよびＮ型チャンネルトランジスタの所定領域を
レジストにてマスクし、Ｂ（ボロン）をイオン注入する
ことによりＰ型チャンネルトランジスタのソース・ドレ
イン領域15,16及びDMOSトランジスタのＰ型ウェハ領域
８とＰ型領域４のバイアス領域21,22を形成する。
ンジスタの形成予定領域及びDMOSトランジスタの所定領
域をレジストにてマスクした後、Ｐ（リン）をイオン注
入することにより、DMOSトランジスタのソース領域12を
Ｐ型ウェル領域８内に形成すると共に、Ｎ型チャネルト
ランジスタのソース・ドレイン領域13,14を形成する。
そして、前工程のレジストを除去した後に、DMOSトラン
ジスタおよびＮ型チャンネルトランジスタの所定領域を
レジストにてマスクし、Ｂ（ボロン）をイオン注入する
ことによりＰ型チャンネルトランジスタのソース・ドレ
イン領域15,16及びDMOSトランジスタのＰ型ウェハ領域
８とＰ型領域４のバイアス領域21,22を形成する。
次に、第１図（ｉ）に示すように、BPSG膜による層間
絶縁膜17を堆積した後、950℃、20分のアニールにより
リフローを行う。その後、島領域6,7の段差部をSOG膜、
又はTEOS膜23を形成して平坦化する。そして、層間絶縁
膜17のコンタクト領域を選択的に開口し、Al（アルミニ
ウム）を堆積し、該Alをパターニングして電極18を形成
する。そして、全面にＰ−SiN（プラズマ窒化膜）によ
る表面保護膜19を形成し、該表面保護膜19のパッド部を
開口する。そして、最後にDMOSトランジスタのドレイン
電極となる電極20を第２単結晶シリコン基板３の他主面
に形成する。
絶縁膜17を堆積した後、950℃、20分のアニールにより
リフローを行う。その後、島領域6,7の段差部をSOG膜、
又はTEOS膜23を形成して平坦化する。そして、層間絶縁
膜17のコンタクト領域を選択的に開口し、Al（アルミニ
ウム）を堆積し、該Alをパターニングして電極18を形成
する。そして、全面にＰ−SiN（プラズマ窒化膜）によ
る表面保護膜19を形成し、該表面保護膜19のパッド部を
開口する。そして、最後にDMOSトランジスタのドレイン
電極となる電極20を第２単結晶シリコン基板３の他主面
に形成する。
そこで、上述の工程より製造される本実施例による
と、島領域6,7の厚みを６μｍ以下の十分に薄い厚さに
しているので、酸化膜２上に形成されるCMOSトランジス
タ間、あるいは他の素子との間の段差が小さくなり、Ｐ
型チャネル型トランジスタとＮ型チャネル型トランジス
タあるいは他の素子と電気的に絶縁分離するために、特
に溝掘り工程を行う必要がなくなる。又、第２単結晶シ
リコン基板３に形成されるDMOSトランジスタとの間の段
差も十分に小さい段差であるので、特にエピタキシャル
成長させてそこにDMOSトランジスタを形成する必要がな
く、第２単結晶シリコン基板３上に直接形成させること
ができる。従って、本実施例によると、従来必要であっ
た溝掘り、あるいはエピタキシャル成長のような工程を
必要としないので、その分工程が簡単化でき、製造コス
トを低減できるという効果がある。尚、６μｍ以下の段
差であれば、TEOS膜あるいはSOG膜形成技術等により容
易に平坦化可能であり、又、アライメント装置の焦点深
度についても十分届く範囲であるので、現状の装置を支
障なく使用できる。
と、島領域6,7の厚みを６μｍ以下の十分に薄い厚さに
しているので、酸化膜２上に形成されるCMOSトランジス
タ間、あるいは他の素子との間の段差が小さくなり、Ｐ
型チャネル型トランジスタとＮ型チャネル型トランジス
タあるいは他の素子と電気的に絶縁分離するために、特
に溝掘り工程を行う必要がなくなる。又、第２単結晶シ
リコン基板３に形成されるDMOSトランジスタとの間の段
差も十分に小さい段差であるので、特にエピタキシャル
成長させてそこにDMOSトランジスタを形成する必要がな
く、第２単結晶シリコン基板３上に直接形成させること
ができる。従って、本実施例によると、従来必要であっ
た溝掘り、あるいはエピタキシャル成長のような工程を
必要としないので、その分工程が簡単化でき、製造コス
トを低減できるという効果がある。尚、６μｍ以下の段
差であれば、TEOS膜あるいはSOG膜形成技術等により容
易に平坦化可能であり、又、アライメント装置の焦点深
度についても十分届く範囲であるので、現状の装置を支
障なく使用できる。
又、本実施例によると、島領域６に注入形成されたP-
型領域９の不純物が島領域６の底面にまで拡散するよう
に十分なドライブインを行っているので、島領域６の中
に寄生トラジスタが形成されることがなく、リーク電流
の発生を防止できる。
型領域９の不純物が島領域６の底面にまで拡散するよう
に十分なドライブインを行っているので、島領域６の中
に寄生トラジスタが形成されることがなく、リーク電流
の発生を防止できる。
尚、通常、ドライブインで拡散可能な深さは６μｍ程
度であり、上述のように島領域6.7の厚みが６μｍ以下
であるのでその底面までの拡散が可能である。
度であり、上述のように島領域6.7の厚みが６μｍ以下
であるのでその底面までの拡散が可能である。
第４図はドライブイン条件を変えた場合の絶縁膜２上
に形成されるSOI膜厚と各トランジスタのしきい値電圧V
Tとの関係を表す図である。第４図（ａ）はＮ型チャネ
ルトランジスタの島領域６の厚さとしきい値電圧VTとの
関係を示し、第４図（ｂ）はＰ型チャネルトランジスタ
の島領域７の厚さとしきい値電圧VTとの関係を示してい
る。又、各々の図は上記実施例において第１単結晶シリ
コン基板１としてその導電型がＮ型導電型で、かつ３〜
５Ωcmのものを使用し、ゲート酸化膜10の膜厚が850
Å、Ｂ（ボロン）のドーズ量が４×1012、加速電圧が40
kevとしてシミュレーションした結果である。第４図
（ａ）から、各特性は膜厚が厚くなるに従って、まずし
きい値電圧VTが急激に下がり、その後、しきい値電圧VT
が略一定となり、さらにその後にしきい値電圧VTが再び
下がる特性であることがわかる。そして、しきい値電圧
VTが略一定になった後に再び下がる理由は、同じドライ
ブイン条件であっても島領域６の膜厚が厚くなるため
に、不純物が島領域６の底面にまで達することができ
ず、島領域６の底部にＮ型導電型の領域が残ってしま
い、寄生バイポーラトランジスタが形成され、リーク電
流が発生するためである。
に形成されるSOI膜厚と各トランジスタのしきい値電圧V
Tとの関係を表す図である。第４図（ａ）はＮ型チャネ
ルトランジスタの島領域６の厚さとしきい値電圧VTとの
関係を示し、第４図（ｂ）はＰ型チャネルトランジスタ
の島領域７の厚さとしきい値電圧VTとの関係を示してい
る。又、各々の図は上記実施例において第１単結晶シリ
コン基板１としてその導電型がＮ型導電型で、かつ３〜
５Ωcmのものを使用し、ゲート酸化膜10の膜厚が850
Å、Ｂ（ボロン）のドーズ量が４×1012、加速電圧が40
kevとしてシミュレーションした結果である。第４図
（ａ）から、各特性は膜厚が厚くなるに従って、まずし
きい値電圧VTが急激に下がり、その後、しきい値電圧VT
が略一定となり、さらにその後にしきい値電圧VTが再び
下がる特性であることがわかる。そして、しきい値電圧
VTが略一定になった後に再び下がる理由は、同じドライ
ブイン条件であっても島領域６の膜厚が厚くなるため
に、不純物が島領域６の底面にまで達することができ
ず、島領域６の底部にＮ型導電型の領域が残ってしま
い、寄生バイポーラトランジスタが形成され、リーク電
流が発生するためである。
そして、第４図（ａ）の各特性において、膜厚が約1.
5μｍ以下の時にしきい値電圧VTが急激に下がる理由
は、島領域６の膜厚が薄くなりすぎるとドライブイン時
に不純物の濃度が膜全体に均一化され易くなり、しきい
値電圧VTを決定する主な要因である島領域６の表面濃度
が膜厚に応じて変化し易くなることから、しきい値電圧
VTが急激に変化するようになるものと考えられる。通常
は膜厚が厚い場合、島領域６の表面の不純物濃度に対し
て底面の不純物濃度はかなり低濃度になるが、膜厚が薄
すぎる場合には不純物の濃度が均一化され易くなるため
に、両不純物濃度の差が小さくなる。第４図（ａ）にお
いて、しきい値電圧VTが急激に下がっているところの膜
厚では島領域６の表面の不純物濃度に対する底面の不純
物濃度の比が１に近く、この比の値が特性A,B,Cの各点
D,E,Fにおける比の値より小さくなると、膜厚によって
島領域６の表面濃度がほとんど影響を受けることがなく
なり、しきい値電圧VTが略一定になる。ここで、点Ｄに
おける不純物濃度の比は0.822であり、点Ｅにおける不
純物濃度の比は0.824であり、点Ｆにおける不純物濃度
の比が0.92であることを考慮すると、その比の値が約0.
8以下であれば、島領域６の厚さが多少ばらついたとし
ても島領域６の表面の濃度が変動することがなく、しき
い値電圧VTのばらつきを抑制できるようになる。尚、こ
のことは第４図（ａ）中の各データを、横軸を不純物濃
度の比としてプロットし直した第６図からも明確に理解
できる。
5μｍ以下の時にしきい値電圧VTが急激に下がる理由
は、島領域６の膜厚が薄くなりすぎるとドライブイン時
に不純物の濃度が膜全体に均一化され易くなり、しきい
値電圧VTを決定する主な要因である島領域６の表面濃度
が膜厚に応じて変化し易くなることから、しきい値電圧
VTが急激に変化するようになるものと考えられる。通常
は膜厚が厚い場合、島領域６の表面の不純物濃度に対し
て底面の不純物濃度はかなり低濃度になるが、膜厚が薄
すぎる場合には不純物の濃度が均一化され易くなるため
に、両不純物濃度の差が小さくなる。第４図（ａ）にお
いて、しきい値電圧VTが急激に下がっているところの膜
厚では島領域６の表面の不純物濃度に対する底面の不純
物濃度の比が１に近く、この比の値が特性A,B,Cの各点
D,E,Fにおける比の値より小さくなると、膜厚によって
島領域６の表面濃度がほとんど影響を受けることがなく
なり、しきい値電圧VTが略一定になる。ここで、点Ｄに
おける不純物濃度の比は0.822であり、点Ｅにおける不
純物濃度の比は0.824であり、点Ｆにおける不純物濃度
の比が0.92であることを考慮すると、その比の値が約0.
8以下であれば、島領域６の厚さが多少ばらついたとし
ても島領域６の表面の濃度が変動することがなく、しき
い値電圧VTのばらつきを抑制できるようになる。尚、こ
のことは第４図（ａ）中の各データを、横軸を不純物濃
度の比としてプロットし直した第６図からも明確に理解
できる。
上記実施例では、島領域６の膜厚を1.5〜2.5μｍと
し、1170℃、100分の条件にてドライブインを実施して
いるので、第４図（ａ）から不純物濃度の比は0.8以下
となり、しきい値電圧VTは安定する。また、リーク電流
も発生しない。そして、例えば膜厚の設計値を2.0μｍ
にすることにより、研磨のばらつきが±0.5μｍであっ
たとしても、常にしきい値電圧は略2.0Vとなり、特性が
良い素子を形成できるのである。
し、1170℃、100分の条件にてドライブインを実施して
いるので、第４図（ａ）から不純物濃度の比は0.8以下
となり、しきい値電圧VTは安定する。また、リーク電流
も発生しない。そして、例えば膜厚の設計値を2.0μｍ
にすることにより、研磨のばらつきが±0.5μｍであっ
たとしても、常にしきい値電圧は略2.0Vとなり、特性が
良い素子を形成できるのである。
又、本実施例によると、ゲート電極11aの導電型を第
１単結晶シリコン基板１の導電型と同じ導電型であるＮ
型にしているので、以下に説明するような設計上の効果
がある。ここで、Ｎ型導電型の多結晶シリコンから成る
ゲート電極の仕事関数は4.1（Ｖ）であり、Ｐ型導電型
の多結晶シリコンからなるゲート電極の仕事関数は5.3
（Ｖ）であり、約1.2（Ｖ）の差が存在する。そして、
例えば上記実施例のようにＮ型導電型の第１単結晶シリ
コン基板１を用いる場合には、CMOSトランジスタのうち
Ｎ型チャンネルトランジスタの島領域６に対してＰ型不
純物を導入してＮ型導電型からＰ型導電型に変化させる
必要があるが、この時、前述したような理由からリーク
電流の発生を防止するためには、島領域６の底面までＰ
型導電型にするために導入する不純物の濃度をより高く
した方が容易に深く拡散できるので望ましい。そこで、
この島領域６の上に形成するゲート電極11の導電型をＮ
型にすれば、Ｐ型にするよりも仕事関数に1.2（Ｖ）の
余裕ができるので、その分濃度が高い不純物をドライブ
インすれば良いので、容易に不純物を深く拡散すること
ができ、延いてはしきい値電圧VTが調整し易くなり、設
計上有利になる。又、同様に、Ｐ型導電型の第１単結晶
シリコン基板１を用いる場合においても、Ｐ型導電型の
ゲート電極にすることにより、設計上有利になる。
１単結晶シリコン基板１の導電型と同じ導電型であるＮ
型にしているので、以下に説明するような設計上の効果
がある。ここで、Ｎ型導電型の多結晶シリコンから成る
ゲート電極の仕事関数は4.1（Ｖ）であり、Ｐ型導電型
の多結晶シリコンからなるゲート電極の仕事関数は5.3
（Ｖ）であり、約1.2（Ｖ）の差が存在する。そして、
例えば上記実施例のようにＮ型導電型の第１単結晶シリ
コン基板１を用いる場合には、CMOSトランジスタのうち
Ｎ型チャンネルトランジスタの島領域６に対してＰ型不
純物を導入してＮ型導電型からＰ型導電型に変化させる
必要があるが、この時、前述したような理由からリーク
電流の発生を防止するためには、島領域６の底面までＰ
型導電型にするために導入する不純物の濃度をより高く
した方が容易に深く拡散できるので望ましい。そこで、
この島領域６の上に形成するゲート電極11の導電型をＮ
型にすれば、Ｐ型にするよりも仕事関数に1.2（Ｖ）の
余裕ができるので、その分濃度が高い不純物をドライブ
インすれば良いので、容易に不純物を深く拡散すること
ができ、延いてはしきい値電圧VTが調整し易くなり、設
計上有利になる。又、同様に、Ｐ型導電型の第１単結晶
シリコン基板１を用いる場合においても、Ｐ型導電型の
ゲート電極にすることにより、設計上有利になる。
さらに、本実施例によると、CMOSトランジスタのＮ型
チャンネルトランジスタおよびＰ型チャネルトラジスタ
の基板電位をとるために、両トランジスタの基板電位を
共通とし、酸化膜2,5を介してＰ型領域４により容量結
合を行うことにより該基板電位を固定しているので、集
積化が可能となる。ここで、このようにトランジスタ基
板電位を容量結合を行うことにより固定する構造の場
合、「キンク現象」が起こる場合がある。「キンク現
象」が回路上、障害となる場合には、第５図の断面図に
示すような構成、即ち島領域6,7の基板電位をそれぞれ
コンタクト21,22を介して別々に固定する構成とすれば
良い。尚、Ｐ型領域４の電位は通常は接地（GND）電位
に固定される。又、第２単結晶シリコン基板３内にDMOS
のような基板の他主面を電極として使用し基板の厚さ方
向に電流経路を有する素子を形成する場合には、その素
子の電位変化の影響を受けないようにするために、Ｐ型
領域４の導電型は第２単結晶シリコン基板３の導電型と
反対の導電型にするのが望ましい。
チャンネルトランジスタおよびＰ型チャネルトラジスタ
の基板電位をとるために、両トランジスタの基板電位を
共通とし、酸化膜2,5を介してＰ型領域４により容量結
合を行うことにより該基板電位を固定しているので、集
積化が可能となる。ここで、このようにトランジスタ基
板電位を容量結合を行うことにより固定する構造の場
合、「キンク現象」が起こる場合がある。「キンク現
象」が回路上、障害となる場合には、第５図の断面図に
示すような構成、即ち島領域6,7の基板電位をそれぞれ
コンタクト21,22を介して別々に固定する構成とすれば
良い。尚、Ｐ型領域４の電位は通常は接地（GND）電位
に固定される。又、第２単結晶シリコン基板３内にDMOS
のような基板の他主面を電極として使用し基板の厚さ方
向に電流経路を有する素子を形成する場合には、その素
子の電位変化の影響を受けないようにするために、Ｐ型
領域４の導電型は第２単結晶シリコン基板３の導電型と
反対の導電型にするのが望ましい。
又、上記実施例では、Ｐ型領域４を形成するのにあた
り、第１図（ａ）を用いて説明したように、第２単結晶
シリコン基板３の主表面の全面に形成しているが、これ
は仮にこのＰ型領域４をCMOSトランジスタの下のみに選
択的に形成したとすると、位置合せのためのアライメン
トキーの凹凸が問題になるからである。
り、第１図（ａ）を用いて説明したように、第２単結晶
シリコン基板３の主表面の全面に形成しているが、これ
は仮にこのＰ型領域４をCMOSトランジスタの下のみに選
択的に形成したとすると、位置合せのためのアライメン
トキーの凹凸が問題になるからである。
次に、本発明の他の実施例を第７図（ａ）〜（ｇ）を
参照して説明する。
参照して説明する。
はじめに、第７図（ａ）の如く、少なくとも一方の面
を鏡面研磨し、５×1015cm3の不純物濃度を有するN-型
の第１半導体基板301の鏡面301aの一部を化学エッチン
グあるいは反応性イオンエッチング（RIE）により、選
択的にエッチングし、深さ0.2〜２μｍの凹部302を形成
する。
を鏡面研磨し、５×1015cm3の不純物濃度を有するN-型
の第１半導体基板301の鏡面301aの一部を化学エッチン
グあるいは反応性イオンエッチング（RIE）により、選
択的にエッチングし、深さ0.2〜２μｍの凹部302を形成
する。
次に、第７図（ｂ）の如く凹部302の境界部302aに沿
って基板端部に開口する幅２μｍ以上で、深さ10μｍ以
上の溝303をダイシングあるいは化学エッチングあるい
はRIEによって形成する。この第１半導体基板301と、少
なくとも一方の面を鏡面研磨したN+型の第２半導体基板
305とを、例えばトリクレン煮沸、アセトン超音波洗
浄、NH3:H2O2:H2O＝1:1:4の混合液による有機物の除
去、HCl:H2O2:H2O＝1:1:4の混合液による金属汚染の除
去および純粋洗浄を順次施すことにより、充分洗浄す
る。その後、HF:H2O＝1:50の混合液により、自然酸化膜
を除去した後、例えばH2SO2:H2O2＝3:1の混合液によ
り、ウェハ表面に15Å以下の酸化膜を形成し、親水性を
持たせ、純水にて洗浄する。次に、乾燥窒素等による乾
燥を行い、基板表面に吸着する水分量を制御した後、第
７図（ｃ）の如く２枚の基板301,305の鏡面301a,305a同
士を密着させる。これにより、２枚の301,305は表面に
形成されたシラノール基および表面に吸着した水分子の
水素結合により接着される。さらに、この接着した基板
301および305を10Torr以下の真空中にて乾燥させる。こ
のとき、基板301および305の反りを補償するため、30g
重/cm2以上の荷重を印加してもよい。この後、基板301
および305を例えば窒素、アルゴン等の不活性ガス雰囲
気中で1100℃以上、１時間以上の熱処理を施すことによ
り、接着面において脱水縮合反応が起きてシリコン（S
i）と酸素（Ｏ）の結合（Si−Ｏ−Si）ができ、さらに
Ｏが基板に拡散してSi原子同士の結合（Si−Si）がで
き、２枚の基板301および305が直接結合され、接合基板
310が形成される。ただし、このとき凹部２は接合して
おらず、空洞となっている。
って基板端部に開口する幅２μｍ以上で、深さ10μｍ以
上の溝303をダイシングあるいは化学エッチングあるい
はRIEによって形成する。この第１半導体基板301と、少
なくとも一方の面を鏡面研磨したN+型の第２半導体基板
305とを、例えばトリクレン煮沸、アセトン超音波洗
浄、NH3:H2O2:H2O＝1:1:4の混合液による有機物の除
去、HCl:H2O2:H2O＝1:1:4の混合液による金属汚染の除
去および純粋洗浄を順次施すことにより、充分洗浄す
る。その後、HF:H2O＝1:50の混合液により、自然酸化膜
を除去した後、例えばH2SO2:H2O2＝3:1の混合液によ
り、ウェハ表面に15Å以下の酸化膜を形成し、親水性を
持たせ、純水にて洗浄する。次に、乾燥窒素等による乾
燥を行い、基板表面に吸着する水分量を制御した後、第
７図（ｃ）の如く２枚の基板301,305の鏡面301a,305a同
士を密着させる。これにより、２枚の301,305は表面に
形成されたシラノール基および表面に吸着した水分子の
水素結合により接着される。さらに、この接着した基板
301および305を10Torr以下の真空中にて乾燥させる。こ
のとき、基板301および305の反りを補償するため、30g
重/cm2以上の荷重を印加してもよい。この後、基板301
および305を例えば窒素、アルゴン等の不活性ガス雰囲
気中で1100℃以上、１時間以上の熱処理を施すことによ
り、接着面において脱水縮合反応が起きてシリコン（S
i）と酸素（Ｏ）の結合（Si−Ｏ−Si）ができ、さらに
Ｏが基板に拡散してSi原子同士の結合（Si−Si）がで
き、２枚の基板301および305が直接結合され、接合基板
310が形成される。ただし、このとき凹部２は接合して
おらず、空洞となっている。
次に、第７図（ｄ）の如く、この一体化した基板310
を例えばドライO2、ウェットO2,H2,O2混合燃焼気体中等
の酸化性雰囲気で900℃以上、１時間以上の熱処理を施
し、溝303を通して基板310の内部の空洞部表面を酸化
し、酸化膜311を形成する。ただし、この酸化は凹部２
は接合しておらず、空洞となっている。
を例えばドライO2、ウェットO2,H2,O2混合燃焼気体中等
の酸化性雰囲気で900℃以上、１時間以上の熱処理を施
し、溝303を通して基板310の内部の空洞部表面を酸化
し、酸化膜311を形成する。ただし、この酸化は凹部２
は接合しておらず、空洞となっている。
次に、第７図（ｄ）の如く、この一体化した基板310
を例えばドライO2、ウェットO2,H2,O2混合燃焼気体中等
の酸化性雰囲気で900℃以上、１時間以上の熱処理を施
し、溝303を通して基板310の内部の空洞部表面を酸化
し、酸化膜311を形成する。ただし、この酸化は凹部302
の表面と基板305の空洞部表面の酸化膜311が成長して、
この空洞部を酸化膜によって埋設し、SiとＯの結合がで
きて、完全に接合されるまでは最低行う。なお、凹部30
2の部分の酸化速度を上げるため、凹部302には接着前、
つまり第７図（ａ）または（ｂ）の工程において、酸化
促進のため酸素をイオン注入しておいてもよい。
を例えばドライO2、ウェットO2,H2,O2混合燃焼気体中等
の酸化性雰囲気で900℃以上、１時間以上の熱処理を施
し、溝303を通して基板310の内部の空洞部表面を酸化
し、酸化膜311を形成する。ただし、この酸化は凹部302
の表面と基板305の空洞部表面の酸化膜311が成長して、
この空洞部を酸化膜によって埋設し、SiとＯの結合がで
きて、完全に接合されるまでは最低行う。なお、凹部30
2の部分の酸化速度を上げるため、凹部302には接着前、
つまり第７図（ａ）または（ｂ）の工程において、酸化
促進のため酸素をイオン注入しておいてもよい。
この後、第７図（ｅ）の如く、基板301側表面301bに
溝303が開口するまで研磨またはエッチングする。尚、
この時、基板301の厚さは５μｍ程度になっている。
溝303が開口するまで研磨またはエッチングする。尚、
この時、基板301の厚さは５μｍ程度になっている。
そして、さらに第７図（ｆ）の如く、例えばCVD法に
より多結晶シリコン315を堆積させ、溝303を埋める。
より多結晶シリコン315を堆積させ、溝303を埋める。
ここで、この溝の充填物質である多結晶シリコン315
は、酸化物や窒化物等の絶縁物でもよく、充填方法もス
パッタ、蒸着、SOG等でもよい。
は、酸化物や窒化物等の絶縁物でもよく、充填方法もス
パッタ、蒸着、SOG等でもよい。
また、溝303は、表面の開孔部が閉じられれば、必ず
しも完全に充填物315で埋められてなく、空洞部が残っ
てもよい。
しも完全に充填物315で埋められてなく、空洞部が残っ
てもよい。
そして、例えばラップポリッシュあるいはエッチバッ
ク等により、表面の堆積物を除去し、平坦化することに
より、充填物315と酸化膜311で他の領域と電気的に完全
に分離された領域を持つ半導体基板310を得る。
ク等により、表面の堆積物を除去し、平坦化することに
より、充填物315と酸化膜311で他の領域と電気的に完全
に分離された領域を持つ半導体基板310を得る。
次に、第７図（ｇ）に示す如く縦型パワートランジス
タ330とこのトラジスタ330を制御する論理回路部335
が、１チップの半導体基板310に搭載されている。
タ330とこのトラジスタ330を制御する論理回路部335
が、１チップの半導体基板310に搭載されている。
尚、この縦型パワートラジスタ330は、公知の工程に
より基板301の端面にソース電極331,ゲート電極332が形
成され、また基板305の端面にはドレイン電極333が形成
される。
より基板301の端面にソース電極331,ゲート電極332が形
成され、また基板305の端面にはドレイン電極333が形成
される。
また、論理回路35には、基板301の端面の領域320内に
Ｎ型不純物、Ｐ型不純物をそれぞれイオン注入し、その
後、1170゜、10時間の条件でドライブインを行うことに
より、それぞれ２×1016cm-3,7×1016cm-3の濃度の不純
物を有するＮ型ウェル領域336,P型ウェル領域337を形成
する。この際、各領域336,337は不純物が領域320の表面
から底面に達すると共に、その表面から底面にいくにつ
れて不純物濃度が低くなる濃度勾配を有している。又、
その表面の不純物濃度に対する底面の不純物濃度の比が
0.8以下になるように調整されている。そして、各領域3
36,337内にそれぞれP+領域、N+領域を形成することによ
りソース、ドレイン領域を形成し、その後、絶縁膜を介
してゲート電極を形成し、CMOSトランジスタを有する論
理回路を形成する。
Ｎ型不純物、Ｐ型不純物をそれぞれイオン注入し、その
後、1170゜、10時間の条件でドライブインを行うことに
より、それぞれ２×1016cm-3,7×1016cm-3の濃度の不純
物を有するＮ型ウェル領域336,P型ウェル領域337を形成
する。この際、各領域336,337は不純物が領域320の表面
から底面に達すると共に、その表面から底面にいくにつ
れて不純物濃度が低くなる濃度勾配を有している。又、
その表面の不純物濃度に対する底面の不純物濃度の比が
0.8以下になるように調整されている。そして、各領域3
36,337内にそれぞれP+領域、N+領域を形成することによ
りソース、ドレイン領域を形成し、その後、絶縁膜を介
してゲート電極を形成し、CMOSトランジスタを有する論
理回路を形成する。
そこで、本実施例においても、５μｍ程度にまで薄く
された基板301内にCMOSトランジスタを形成するように
しているので、そのCMOSトランジスタと縦型パワートラ
ンジスタ330とを電気的に分離するために形成される溝3
03の深さは比較的浅くなるので、その分その工程に要す
る時間を短くすることができ、生産効率を向上であると
ができる。又、Ｎ型ウェル領域336、Ｐ型ウェル領域337
の不純物は領域320の底面にまで達しているので、寄生
トランジスタが形成されることがない。又、その不純物
は、表面の不純物濃度に対する底面の不純物濃度の比が
0.8如何であるのでしきい値電圧のばらつきを制御する
ことができる。
された基板301内にCMOSトランジスタを形成するように
しているので、そのCMOSトランジスタと縦型パワートラ
ンジスタ330とを電気的に分離するために形成される溝3
03の深さは比較的浅くなるので、その分その工程に要す
る時間を短くすることができ、生産効率を向上であると
ができる。又、Ｎ型ウェル領域336、Ｐ型ウェル領域337
の不純物は領域320の底面にまで達しているので、寄生
トランジスタが形成されることがない。又、その不純物
は、表面の不純物濃度に対する底面の不純物濃度の比が
0.8如何であるのでしきい値電圧のばらつきを制御する
ことができる。
以上、本発明を上記実施例を用いて説明したが、本発
明はそれらに限定されることなくその主旨を逸脱しない
限り、例えば以下に示す如く種々変形可能である。
明はそれらに限定されることなくその主旨を逸脱しない
限り、例えば以下に示す如く種々変形可能である。
絶縁膜上に形成される島領域に対して形成される素子
としては、MOSトランジスタ以外のものでも良く、その
素子構造によってはリーク電流が発生する他の絶縁ゲー
ト型電界効果トラジスタでも良く、又、抵抗、ダイオー
ド等の受動素子を併せて形成しても良い。
としては、MOSトランジスタ以外のものでも良く、その
素子構造によってはリーク電流が発生する他の絶縁ゲー
ト型電界効果トラジスタでも良く、又、抵抗、ダイオー
ド等の受動素子を併せて形成しても良い。
第１単結晶半導体基板と第２単結晶半導体基板との間
に介在することになる絶縁膜は、予め両基板の主表面に
形成しておく必要はなく、少なくとも一方の基板の主表
面に形成しておけば良い。
に介在することになる絶縁膜は、予め両基板の主表面に
形成しておく必要はなく、少なくとも一方の基板の主表
面に形成しておけば良い。
第１図に示した上記実施例においては、Ｎ型チャネル
トランジスタとＰ型チャネルトランジスタとの間の電気
的絶縁を第１単結晶シリコン基板１を選択的に食刻する
ことにより行っているが、溝掘り技術により行っても良
く、又、島領域の膜厚が十分に薄い場合には選択酸化技
術により行っても良い。
トランジスタとＰ型チャネルトランジスタとの間の電気
的絶縁を第１単結晶シリコン基板１を選択的に食刻する
ことにより行っているが、溝掘り技術により行っても良
く、又、島領域の膜厚が十分に薄い場合には選択酸化技
術により行っても良い。
以上述べたように本発明によると、製造工程を簡単化
することができる、あるいは生産効率を向上することが
できるという効果を期待でき、さらにリーク電流の発生
を防止できる。
することができる、あるいは生産効率を向上することが
できるという効果を期待でき、さらにリーク電流の発生
を防止できる。
そして、不純物濃度の比を0.8以下にしているため絶
縁ゲート型電界効果トランジスタのしきい値電圧のばら
つきを抑制できる。
縁ゲート型電界効果トランジスタのしきい値電圧のばら
つきを抑制できる。
又、ゲート電極の導電型を第１単結晶半導体基板と同
じ導電型にする場合には、設計上有利になるという効果
がある。
じ導電型にする場合には、設計上有利になるという効果
がある。
第１図（ａ）〜（ｉ）は本発明の一実施例を製造工程順
に説明するための断面図で、そのうち第１図（ｈ）及び
（ｉ）はその拡大断面図、第２図は従来技術を説明する
ための断面図、第３図（ａ）はリーク電流が発生する様
子を説明するための断面図、第３図（ｂ）は第３図
（ａ）中のＡ−Ａ線断面の不純物プロファイル、第４図
（ａ），（ｂ）はSOI膜厚としきい値電圧VTとの関係を
表す図、第５図は本発明の他の実施例を説明するための
断面図、第６図は不純物濃度の比としきい値電圧VTとの
関係を表す図、第７図（ａ）〜（ｇ）は本発明のさらに
他の実施例を製造工程順に説明するための断面図であ
る。 １……第１単結晶シリコン基板,2,5……酸化膜,3……第
２単結晶シリコン基板,6,7……島領域,9……P-型領域,1
1……多結晶シリコン膜。
に説明するための断面図で、そのうち第１図（ｈ）及び
（ｉ）はその拡大断面図、第２図は従来技術を説明する
ための断面図、第３図（ａ）はリーク電流が発生する様
子を説明するための断面図、第３図（ｂ）は第３図
（ａ）中のＡ−Ａ線断面の不純物プロファイル、第４図
（ａ），（ｂ）はSOI膜厚としきい値電圧VTとの関係を
表す図、第５図は本発明の他の実施例を説明するための
断面図、第６図は不純物濃度の比としきい値電圧VTとの
関係を表す図、第７図（ａ）〜（ｇ）は本発明のさらに
他の実施例を製造工程順に説明するための断面図であ
る。 １……第１単結晶シリコン基板,2,5……酸化膜,3……第
２単結晶シリコン基板,6,7……島領域,9……P-型領域,1
1……多結晶シリコン膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092 29/786 Ｈ０１Ｌ 21/76 Ｄ
Claims (3)
- 【請求項１】単結晶半導体基板と、 前記単結晶半導体基板の主表面に形成された絶縁膜と、 前記絶縁膜上に形成され、単結晶半導体からなる半導体
領域と、 を有する半導体装置であって、 前記半導体領域は、厚さが６μｍ以下で、その表面から
底面まで達する不純物を有し、且つその表面から底面に
いくにつれて不純物濃度が徐々に低くなるような濃度勾
配を有するものであって、さらに表面の不純物濃度に対
する底面の不純物濃度の比が0.8以下である所定の導電
型の領域を有するものであり、 前記半導体領域の前記所定の導電型領域内に該導電型と
は逆のソース・ドレイン領域を形成した絶縁ゲート型電
界効果トランジスタを有することを特徴とする半導体装
置。 - 【請求項２】第１導電型の第１単結晶半導体基板の主表
面と、第２単結晶基板の主表面とを絶縁膜を介して接合
する工程と、 前記第１単結晶半導体基板の厚さを６μｍ以下にして半
導体領域を形成する工程と、 前記半導体領域に対して第２導電型の不純物を該半導体
領域の表面から前記絶縁膜に接する底面まで導入し、そ
の表面から底面にいくにつれて不純物濃度が徐々に低く
なる濃度勾配を有し、前記表面の不純物濃度に対する前
記底面の不純物濃度の比が0.8以下となる領域を形成す
る工程と、 前記第２導電型の不純物を導入した半導体領域に対し
て、半導体領域内に第１導電型のソース・ドレイン領域
を形成し絶縁ゲート型電界効果トランジスタを形成する
工程と を有することを特徴とする半導体装置の製造方法。 - 【請求項３】前記濃度勾配を有する領域を形成する工程
は、前記第２導電型の不純物を前記半導体領域の表面か
らイオン注入し、前記絶縁ゲート型電界効果トランジス
タのゲート電極の導電型を第１導電型として形成した
後、イオン注入された前記第２導電型の不純物を拡散し
て導電型を第１導電型から第２導電型に変えることを特
徴とする請求項２に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2122199A JPH0824162B2 (ja) | 1989-07-10 | 1990-05-11 | 半導体装置およびその製造方法 |
| US07/549,299 US5072277A (en) | 1989-07-10 | 1990-07-09 | Semiconductor device with gradually varying doping levels to compensate for thickness variations |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-178639 | 1989-07-10 | ||
| JP17863989 | 1989-07-10 | ||
| JP2122199A JPH0824162B2 (ja) | 1989-07-10 | 1990-05-11 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03129765A JPH03129765A (ja) | 1991-06-03 |
| JPH0824162B2 true JPH0824162B2 (ja) | 1996-03-06 |
Family
ID=26459372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2122199A Expired - Fee Related JPH0824162B2 (ja) | 1989-07-10 | 1990-05-11 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5072277A (ja) |
| JP (1) | JPH0824162B2 (ja) |
Families Citing this family (16)
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| DE69317800T2 (de) * | 1992-01-28 | 1998-09-03 | Canon Kk | Verfahren zur Herstellung einer Halbleiteranordnung |
| JP3526058B2 (ja) | 1992-08-19 | 2004-05-10 | セイコーインスツルメンツ株式会社 | 光弁用半導体装置 |
| US5633176A (en) * | 1992-08-19 | 1997-05-27 | Seiko Instruments Inc. | Method of producing a semiconductor device for a light valve |
| DE4242669C2 (de) * | 1992-12-17 | 2001-09-13 | Hanning Electronic Gmbh & Co | Halbleiteranordnung mit einem vertikalen Halbleiterleistungsschalter und einer integrierten Schaltung |
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-
1990
- 1990-05-11 JP JP2122199A patent/JPH0824162B2/ja not_active Expired - Fee Related
- 1990-07-09 US US07/549,299 patent/US5072277A/en not_active Expired - Lifetime
Patent Citations (3)
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Also Published As
| Publication number | Publication date |
|---|---|
| US5072277A (en) | 1991-12-10 |
| JPH03129765A (ja) | 1991-06-03 |
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