JPH05198752A - Ｍｏｓデバイスおよびバイポーラ・デバイスを有する半導体構造の製造方法 - Google Patents
Ｍｏｓデバイスおよびバイポーラ・デバイスを有する半導体構造の製造方法Info
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- JPH05198752A JPH05198752A JP4169972A JP16997292A JPH05198752A JP H05198752 A JPH05198752 A JP H05198752A JP 4169972 A JP4169972 A JP 4169972A JP 16997292 A JP16997292 A JP 16997292A JP H05198752 A JPH05198752 A JP H05198752A
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Abstract
(57)【要約】 （修正有）
【目的】 ＭＯＳデバイスおよびバイポーラ・デバイス
を有する半導体構造が提供される。 【構成】 コレクタ領域５６が、バイポーラ能動エリア
のウェル２８に形成され、次に第１半導体層がＭＯＳお
よびバイポーラ能動エリア上方に形成される。能動ベー
ス領域６６は、バイポーラ能動エリアのウェルに形成さ
れ、誘電層がバイポーラ能動エリアの部分上方の第１半
導体層上に形成される。誘電層を貫通してウィンドウ７
２が形成され、第１半導体層まで延在する。次に、第２
半導体層が、ＭＯＳおよびバイポーラ能動エリア上方に
形成される。ゲート電極がＭＯＳ能動エリア上に形成さ
れ、エミッタ９２およびコレクタ９４電極がバイポーラ
能動エリア上に形成される。ゲート，エミッタおよびコ
レクタ電極が、第１および第２半導体層の両方から形成
され、エミッタ電極はウィンドウ内まで延在する。
を有する半導体構造が提供される。 【構成】 コレクタ領域５６が、バイポーラ能動エリア
のウェル２８に形成され、次に第１半導体層がＭＯＳお
よびバイポーラ能動エリア上方に形成される。能動ベー
ス領域６６は、バイポーラ能動エリアのウェルに形成さ
れ、誘電層がバイポーラ能動エリアの部分上方の第１半
導体層上に形成される。誘電層を貫通してウィンドウ７
２が形成され、第１半導体層まで延在する。次に、第２
半導体層が、ＭＯＳおよびバイポーラ能動エリア上方に
形成される。ゲート電極がＭＯＳ能動エリア上に形成さ
れ、エミッタ９２およびコレクタ９４電極がバイポーラ
能動エリア上に形成される。ゲート，エミッタおよびコ
レクタ電極が、第１および第２半導体層の両方から形成
され、エミッタ電極はウィンドウ内まで延在する。
Description
【０００１】
【産業上の利用分野】本発明は、一般的に、半導体技術
に関する。さらに詳しくは、ＭＯＳおよびバイポーラ・
デバイスを有する半導体構造の製造方法に関する。
に関する。さらに詳しくは、ＭＯＳおよびバイポーラ・
デバイスを有する半導体構造の製造方法に関する。
【０００２】
【従来の技術】ＭＯＳおよびバイポーラ・デバイスの両
方を用いる半導体技術は、各々の技術の最も魅力的な特
徴を有する集積回路を作ることができるので非常に望ま
しい。たとえば、ＢＩＣＭＯＳ集積回路は、バイポーラ
・デバイスを用いているために速度と電流駆動性の性能
が高くなり、しかも、ＣＭＯＳデバイスを用いているの
で、同回路に高密度，低電力消費の特徴を持たせること
ができる。
方を用いる半導体技術は、各々の技術の最も魅力的な特
徴を有する集積回路を作ることができるので非常に望ま
しい。たとえば、ＢＩＣＭＯＳ集積回路は、バイポーラ
・デバイスを用いているために速度と電流駆動性の性能
が高くなり、しかも、ＣＭＯＳデバイスを用いているの
で、同回路に高密度，低電力消費の特徴を持たせること
ができる。
【０００３】
【発明が解決しようとしている課題】バイポーラおよび
ＣＭＯＳデバイスを１個の回路に集積するには多くの問
題があった。従来のバイポーラ構造にＣＭＯＳデバイス
を作ること、あるいはその逆は、概して非実用的であ
る。その結果、ＢＩＣＭＯＳ集積回路を製造するために
採用される工程は、非常に複雑になることが多い。工程
の複雑さに加えて、多くの従来の技術によるＢＩＣＭＯ
Ｓ工程は、さまざまな技術を統合するために起こる犠牲
のためにバイポーラ・デバイスの性能が制約される結果
を招く。集積回路にバイポーラ・デバイスを入れる主な
理由は、高性能を得るためである。従って、ＢＩＣＭＯ
Ｓ集積回路のバイポーラ・デバイスの性能を犠牲にして
はならない。最後に、既存のＢＩＣＭＯＳ集積回路は、
きわめて大きな面積を必要とすることが多い。これは望
ましくない。
ＣＭＯＳデバイスを１個の回路に集積するには多くの問
題があった。従来のバイポーラ構造にＣＭＯＳデバイス
を作ること、あるいはその逆は、概して非実用的であ
る。その結果、ＢＩＣＭＯＳ集積回路を製造するために
採用される工程は、非常に複雑になることが多い。工程
の複雑さに加えて、多くの従来の技術によるＢＩＣＭＯ
Ｓ工程は、さまざまな技術を統合するために起こる犠牲
のためにバイポーラ・デバイスの性能が制約される結果
を招く。集積回路にバイポーラ・デバイスを入れる主な
理由は、高性能を得るためである。従って、ＢＩＣＭＯ
Ｓ集積回路のバイポーラ・デバイスの性能を犠牲にして
はならない。最後に、既存のＢＩＣＭＯＳ集積回路は、
きわめて大きな面積を必要とすることが多い。これは望
ましくない。
【０００４】従って、工程の統合に融通がきき、スケー
リング特性が強化されており、バイポーラ・デバイスの
性能を犠牲にしない、ＭＯＳデバイスおよびバイポーラ
・デバイスを有する半導体構造の製造法を有することが
非常に望ましい。
リング特性が強化されており、バイポーラ・デバイスの
性能を犠牲にしない、ＭＯＳデバイスおよびバイポーラ
・デバイスを有する半導体構造の製造法を有することが
非常に望ましい。
【０００５】
【課題を解決するための手段】ＭＯＳデバイスおよびバ
イポーラ・デバイスを有する半導体構造の製造は、ドー
ピングされたウェルを含むＭＯＳおよびバイポーラ能動
エリアを有する分離構造を設ける段階を含む。まず、コ
レクタ領域が、バイポーラ能動エリア・ウェルに形成さ
れ、ＭＯＳおよびバイポーラ能動エリア上方に第１半導
体層が形成される。バイポーラ能動エリア・ウェル内に
能動ベース領域が形成された後、第１半導体層上のバイ
ポーラ能動エリア部分の上方に誘電層が形成される。第
１半導体層まで延在するウィンドウが誘電層を通って形
成される。ＭＯＳおよびバイポーラ能動エリア上方に第
２半導体層が形成される。ＭＯＳ能動エリア上にゲート
電極が形成され、エミッタおよびコレクタ電極が、バイ
ポーラ能動エリア上に形成される。ゲート，エミッタお
よびコレクタ電極は、第１および第２半導体層から形成
される。エミッタおよびコレクタ電極のドーピング後、
エミッタがバイポーラ能動エリア内に、ドーピングされ
たエミッタ電極から、ウィンドウを通って拡散される。
それから、自己整合されたソースおよびドレーン領域
が、ＭＯＳ能動エリア内に形成される。
イポーラ・デバイスを有する半導体構造の製造は、ドー
ピングされたウェルを含むＭＯＳおよびバイポーラ能動
エリアを有する分離構造を設ける段階を含む。まず、コ
レクタ領域が、バイポーラ能動エリア・ウェルに形成さ
れ、ＭＯＳおよびバイポーラ能動エリア上方に第１半導
体層が形成される。バイポーラ能動エリア・ウェル内に
能動ベース領域が形成された後、第１半導体層上のバイ
ポーラ能動エリア部分の上方に誘電層が形成される。第
１半導体層まで延在するウィンドウが誘電層を通って形
成される。ＭＯＳおよびバイポーラ能動エリア上方に第
２半導体層が形成される。ＭＯＳ能動エリア上にゲート
電極が形成され、エミッタおよびコレクタ電極が、バイ
ポーラ能動エリア上に形成される。ゲート，エミッタお
よびコレクタ電極は、第１および第２半導体層から形成
される。エミッタおよびコレクタ電極のドーピング後、
エミッタがバイポーラ能動エリア内に、ドーピングされ
たエミッタ電極から、ウィンドウを通って拡散される。
それから、自己整合されたソースおよびドレーン領域
が、ＭＯＳ能動エリア内に形成される。
【０００６】
【実施例】図１ないし図１０は、処理中の半導体構造１
０の大きく拡大された断面図であり、図１，３，５，
７，９は構造１０のＭＯＳ部分１２を示し、図２，４，
６，８，１０は、構造１０のバイポーラ部分１４を示
す。図１ないし図１０に示される部分は、分離モジュー
ルを表す。ここでは特定の材料，導電型，厚みおよびそ
の他のパラメータが設定されるが、これらは本発明を制
約するものではなく、本発明の好適な実施例を示すため
だけに用いられる点を理解されたい。
０の大きく拡大された断面図であり、図１，３，５，
７，９は構造１０のＭＯＳ部分１２を示し、図２，４，
６，８，１０は、構造１０のバイポーラ部分１４を示
す。図１ないし図１０に示される部分は、分離モジュー
ルを表す。ここでは特定の材料，導電型，厚みおよびそ
の他のパラメータが設定されるが、これらは本発明を制
約するものではなく、本発明の好適な実施例を示すため
だけに用いられる点を理解されたい。
【０００７】まず、基板１６が設けられる。基板１６
は、＜１００＞結晶配向単結晶シリコンより構成され
る。基板１６は、Ｐ導電型で、６ないし８オーム・セン
チメートルのオーダーの抵抗率を有する。スクリーン酸
化層（図示せず）が基板１６上に形成される。スクリー
ン酸化層は熱成長され、２００オングストロームのオー
ダーの厚みを有する。スクリーン酸化層は、基板１６の
表面を汚染から保護する役割を果たす。
は、＜１００＞結晶配向単結晶シリコンより構成され
る。基板１６は、Ｐ導電型で、６ないし８オーム・セン
チメートルのオーダーの抵抗率を有する。スクリーン酸
化層（図示せず）が基板１６上に形成される。スクリー
ン酸化層は熱成長され、２００オングストロームのオー
ダーの厚みを有する。スクリーン酸化層は、基板１６の
表面を汚染から保護する役割を果たす。
【０００８】Ｎ＋埋込層１８が基板１６内に形成され
る。Ｎ＋埋込層１８は、基板１６中にヒ素または他のＮ
型ドーパントを注入することにより形成される。埋込層
１８は、バイポーラ部分１４全体と、ＭＯＳ部分１２
の、ＰチャンネルＭＯＳトランジスタが作成される部分
に注入される。埋込層１８は注入され、その後、アニー
リングされて望ましいドーパント・プロフィルが得られ
る。ここで開示されているＮ＋埋込層１８は、１０19at
oms/ccのオーダーの表面ドーパント濃度を有する。埋込
層１８のアニーリングと同時に、別の酸化物がスクリー
ン酸化層上に成長される。スクリーン酸化層の厚みは埋
込層１８上方で３０００ないし４０００オングストロー
ムのオーダーとなる。スクリーン酸化層は、埋込層１８
上方でないところほど速くは成長しない。そのため、埋
込層１８を含まないＭＯＳ部分１２の上方にあるスクリ
ーン酸化層の部分は、５００ないし６００オングストロ
ームのオーダーの厚みを有することになる。
る。Ｎ＋埋込層１８は、基板１６中にヒ素または他のＮ
型ドーパントを注入することにより形成される。埋込層
１８は、バイポーラ部分１４全体と、ＭＯＳ部分１２
の、ＰチャンネルＭＯＳトランジスタが作成される部分
に注入される。埋込層１８は注入され、その後、アニー
リングされて望ましいドーパント・プロフィルが得られ
る。ここで開示されているＮ＋埋込層１８は、１０19at
oms/ccのオーダーの表面ドーパント濃度を有する。埋込
層１８のアニーリングと同時に、別の酸化物がスクリー
ン酸化層上に成長される。スクリーン酸化層の厚みは埋
込層１８上方で３０００ないし４０００オングストロー
ムのオーダーとなる。スクリーン酸化層は、埋込層１８
上方でないところほど速くは成長しない。そのため、埋
込層１８を含まないＭＯＳ部分１２の上方にあるスクリ
ーン酸化層の部分は、５００ないし６００オングストロ
ームのオーダーの厚みを有することになる。
【０００９】Ｐ＋埋込層２０は、埋込層１８が形成され
なかったＭＯＳ部分１２内に形成される。Ｐ＋埋込層２
０は、ＭＯＳ部分１２の、ＮチャンネルＭＯＳトランジ
スタが形成される部分内に形成される。埋込層２０は、
ホウ素または別のＰ型ドーパントを基板１６中に注入す
ることにより形成される。埋込層２０は注入後にアニー
リングされる。ここでは、埋込層２０は１０17ないし１
０18atoms/ccのオーダーの表面ドーパント濃度を有す
る。
なかったＭＯＳ部分１２内に形成される。Ｐ＋埋込層２
０は、ＭＯＳ部分１２の、ＮチャンネルＭＯＳトランジ
スタが形成される部分内に形成される。埋込層２０は、
ホウ素または別のＰ型ドーパントを基板１６中に注入す
ることにより形成される。埋込層２０は注入後にアニー
リングされる。ここでは、埋込層２０は１０17ないし１
０18atoms/ccのオーダーの表面ドーパント濃度を有す
る。
【００１０】埋込層１８および２０の形成に続き、スク
リーン酸化層全体が除去されて基板１６が露出される。
スクリーン酸化層は、ＨＦ化学物質を用いた湿式エッチ
ングで除去するとよい。スクリーン酸化層が完全に除去
されて、基板１６が露出されると、基板１６上にエピタ
キシャル層２２が形成される。エピタキシャル層２２
は、当技術では既知の方法により形成される。エピタキ
シャル層２２は、１０15ないし１Ｏ16atoms/ccのオーダ
ーのドーパント濃度を持つＰ型で、低濃度でドーピング
され、そのままドーピングしてもよい。エピタキシャル
層２２の厚みは、１．６マイクロメータのオーダーであ
る。
リーン酸化層全体が除去されて基板１６が露出される。
スクリーン酸化層は、ＨＦ化学物質を用いた湿式エッチ
ングで除去するとよい。スクリーン酸化層が完全に除去
されて、基板１６が露出されると、基板１６上にエピタ
キシャル層２２が形成される。エピタキシャル層２２
は、当技術では既知の方法により形成される。エピタキ
シャル層２２は、１０15ないし１Ｏ16atoms/ccのオーダ
ーのドーパント濃度を持つＰ型で、低濃度でドーピング
され、そのままドーピングしてもよい。エピタキシャル
層２２の厚みは、１．６マイクロメータのオーダーであ
る。
【００１１】ウェル酸化層２４がエピタキシャル層２２
の上に形成される。ウェル酸化層２４は５００オングス
トロームのオーダーの厚みを有し、熱成長あるいは付着
される。次に、ウェル窒化層２６が、ウェル酸化層２４
上に付着される。ウェル窒化層２６は、１４００オング
ストロームのオーダーの厚みを持つ。図に示されるよう
に、エピタキシャル層２２，ウェル酸化層２４およびウ
ェル窒化層２６はすべて、ＭＯＳ部分１２およびバイポ
ーラ部分１４の全面上方に同形に形成される。次に図３
および図４を特に参照する。Ｎ＋埋込層１８上方のウェ
ル窒化層２６の部分（図１，２参照）が除去されるが、
反応性イオン・エッチング（ＲＩＥ）による除去が好ま
しい。この時点で、ウェル窒化層２６はＰ＋埋込層２０
上方にある状態のままになっている。リン酸または他の
Ｎ型ドーパントが、埋込層１８上のエピタキシャル層２
２の部分内に注入される。その後注入物がアニーリング
されて、ＭＯＳ部分１２とバイポーラ部分１４とにＮウ
ェル２８が形成される。Ｎウェル２８のアニーリングと
同時に、Ｎウェル上のウェル酸化層２４の部分（図１参
照）がさらに熱酸化されて、３０００ないし４０００オ
ングストロームのオーダーの厚みになる。
の上に形成される。ウェル酸化層２４は５００オングス
トロームのオーダーの厚みを有し、熱成長あるいは付着
される。次に、ウェル窒化層２６が、ウェル酸化層２４
上に付着される。ウェル窒化層２６は、１４００オング
ストロームのオーダーの厚みを持つ。図に示されるよう
に、エピタキシャル層２２，ウェル酸化層２４およびウ
ェル窒化層２６はすべて、ＭＯＳ部分１２およびバイポ
ーラ部分１４の全面上方に同形に形成される。次に図３
および図４を特に参照する。Ｎ＋埋込層１８上方のウェ
ル窒化層２６の部分（図１，２参照）が除去されるが、
反応性イオン・エッチング（ＲＩＥ）による除去が好ま
しい。この時点で、ウェル窒化層２６はＰ＋埋込層２０
上方にある状態のままになっている。リン酸または他の
Ｎ型ドーパントが、埋込層１８上のエピタキシャル層２
２の部分内に注入される。その後注入物がアニーリング
されて、ＭＯＳ部分１２とバイポーラ部分１４とにＮウ
ェル２８が形成される。Ｎウェル２８のアニーリングと
同時に、Ｎウェル上のウェル酸化層２４の部分（図１参
照）がさらに熱酸化されて、３０００ないし４０００オ
ングストロームのオーダーの厚みになる。
【００１２】酸化とアニーリングの段階に続き、Ｐ＋埋
込層２０上方のウェル窒化層２６の残りの部分が除去さ
れる。ウェル窒化層２６を選択的にエッチングし、その
下のウェル酸化層２４をあまりエッチングしないエッチ
ング剤が採用される。ウェル窒化層２６のこの部分が除
去されると、ホウ素または他のＰ型ドーパントが埋込層
２０上のエピタキシャル層２２内に注入される。Ｎウェ
ル２８上方のウェル酸化層２４の厚みが大きくなるの
で、Ｐ型ドーパントがＮウェル２８内にあまり入り込ま
ないようにすることが充分にできる。Ｐ型ドーパントの
注入に続き、構造１０はアニーリングされて、ＭＯＳ部
分１２内の埋込層２０上方にＰウェル３０が形成され
る。Ｐウェル３０の形成の後、ウェル酸化層２４は、Ｐ
ウェル２８とＮウェル３０とが形成されたエピタキシャ
ル層２２の表面から完全に除去される。
込層２０上方のウェル窒化層２６の残りの部分が除去さ
れる。ウェル窒化層２６を選択的にエッチングし、その
下のウェル酸化層２４をあまりエッチングしないエッチ
ング剤が採用される。ウェル窒化層２６のこの部分が除
去されると、ホウ素または他のＰ型ドーパントが埋込層
２０上のエピタキシャル層２２内に注入される。Ｎウェ
ル２８上方のウェル酸化層２４の厚みが大きくなるの
で、Ｐ型ドーパントがＮウェル２８内にあまり入り込ま
ないようにすることが充分にできる。Ｐ型ドーパントの
注入に続き、構造１０はアニーリングされて、ＭＯＳ部
分１２内の埋込層２０上方にＰウェル３０が形成され
る。Ｐウェル３０の形成の後、ウェル酸化層２４は、Ｐ
ウェル２８とＮウェル３０とが形成されたエピタキシャ
ル層２２の表面から完全に除去される。
【００１３】ウェル酸化層２４の除去に続き、エピタキ
シャル層２２の表面上にパッド酸化層３２が形成され
る。パッド酸化層３２は１５０オングストロームのオー
ダーの厚みを有し、エピタキシャル層２２を熱酸化させ
ることにより形成することができる。ポリシリコン層３
４がパッド酸化層３２上に形成される。ポリシリコン層
３４は付着され、５００オングストロームのオーダーの
厚みを有する。窒化層３６がポリシリコン層３４上に付
着される。窒化層３６は１５００オングストロームのオ
ーダーの厚みを有する。酸化層３８が窒化層３６上に形
成される。酸化層３８は２６００オングストロームのオ
ーダーの厚みを有し、ＴＥＯＳ酸化付着法などの既知の
方法により形成することができる。
シャル層２２の表面上にパッド酸化層３２が形成され
る。パッド酸化層３２は１５０オングストロームのオー
ダーの厚みを有し、エピタキシャル層２２を熱酸化させ
ることにより形成することができる。ポリシリコン層３
４がパッド酸化層３２上に形成される。ポリシリコン層
３４は付着され、５００オングストロームのオーダーの
厚みを有する。窒化層３６がポリシリコン層３４上に付
着される。窒化層３６は１５００オングストロームのオ
ーダーの厚みを有する。酸化層３８が窒化層３６上に形
成される。酸化層３８は２６００オングストロームのオ
ーダーの厚みを有し、ＴＥＯＳ酸化付着法などの既知の
方法により形成することができる。
【００１４】分離トレンチ４０が埋込層１８を貫通し
て、バイポーラ部分１４内に形成される。トレンチ４０
は、トレンチ４０を形成しようとする領域の上にあるフ
ォトレジスト層（図示せず）に開口部を形成し、まず酸
化層３８と窒化層３６とを貫通してエッチングすること
により形成されることが好ましい。これはＲＩＥにより
行われることが好ましい。これが実行されると、ポリシ
リコン層３４，パッド酸化層３２，エピタキシャル・シ
リコン２２を通り埋込層１８下の基板１６内までＲＩＥ
エッチングが行われる。
て、バイポーラ部分１４内に形成される。トレンチ４０
は、トレンチ４０を形成しようとする領域の上にあるフ
ォトレジスト層（図示せず）に開口部を形成し、まず酸
化層３８と窒化層３６とを貫通してエッチングすること
により形成されることが好ましい。これはＲＩＥにより
行われることが好ましい。これが実行されると、ポリシ
リコン層３４，パッド酸化層３２，エピタキシャル・シ
リコン２２を通り埋込層１８下の基板１６内までＲＩＥ
エッチングが行われる。
【００１５】次に図５および図６を参照する。酸化層３
８を除去し、トレンチ４０をきれいにした後で、トレン
チ・ライナ酸化物４２がトレンチ４０内に形成される。
最初、トレンチ・ライナ酸化物４２は、４００オングス
トロームのオーダーの厚みを有する。トレンチ・ライナ
酸化物４２が形成されると、チャンネル・ストップ４４
が形成される。ここでは、チャンネル・ストップ４４
は、トレンチ４０の下の基板１６内に、ホウ素または他
のＰ型ドーパントを注入することにより形成される。チ
ャンネル・ストップの注入に続き、酸化物がトレンチ・
ライナ酸化物４２上にさらに形成されて、その厚みは２
６００オングストロームのオーダーとなる。トレンチ４
０内に形成されるこの追加の酸化物に加え、バイポーラ
部分１４およびＭＯＳ部分１２の表面上にも同形に形成
される（図示せず）点を理解されたい。
８を除去し、トレンチ４０をきれいにした後で、トレン
チ・ライナ酸化物４２がトレンチ４０内に形成される。
最初、トレンチ・ライナ酸化物４２は、４００オングス
トロームのオーダーの厚みを有する。トレンチ・ライナ
酸化物４２が形成されると、チャンネル・ストップ４４
が形成される。ここでは、チャンネル・ストップ４４
は、トレンチ４０の下の基板１６内に、ホウ素または他
のＰ型ドーパントを注入することにより形成される。チ
ャンネル・ストップの注入に続き、酸化物がトレンチ・
ライナ酸化物４２上にさらに形成されて、その厚みは２
６００オングストロームのオーダーとなる。トレンチ４
０内に形成されるこの追加の酸化物に加え、バイポーラ
部分１４およびＭＯＳ部分１２の表面上にも同形に形成
される（図示せず）点を理解されたい。
【００１６】トレンチ充填ポリシリコン４６が、トレン
チ４０内に形成される。トレンチ充填ポリシリコン４６
は、バイポーラ部分１４およびＭＯＳ部分１２の表面に
も、同形に形成される。バイポーラ部分１４とＭＯＳ部
分１２の表面上方にスピンオン・ガラスが塗布される。
スピンオン・ガラスは、表面を平面化する役割を果た
す。スピンオン・ガラスと、トレンチ内に入っていない
部分のトレンチ充填ポリシリコン４６とは、同形のトレ
ンチ・ライナ酸化物４２が露出されるまでＲＩＥにより
エッチ・バックされる。トレンチ充填ポリシリコン４６
は、トレンチ４０内でエッチ・バックされて、トレンチ
充填ポリシリコン４６が、トレンチ４０の頂部からへこ
む。トレンチ充填ポリシリコンがエッチ・バックされる
と、トレンチ内に入っていない部分のトレンチ・ライナ
酸化物４２が除去される。これはＲＩＥによって実行す
ることが好ましい。
チ４０内に形成される。トレンチ充填ポリシリコン４６
は、バイポーラ部分１４およびＭＯＳ部分１２の表面に
も、同形に形成される。バイポーラ部分１４とＭＯＳ部
分１２の表面上方にスピンオン・ガラスが塗布される。
スピンオン・ガラスは、表面を平面化する役割を果た
す。スピンオン・ガラスと、トレンチ内に入っていない
部分のトレンチ充填ポリシリコン４６とは、同形のトレ
ンチ・ライナ酸化物４２が露出されるまでＲＩＥにより
エッチ・バックされる。トレンチ充填ポリシリコン４６
は、トレンチ４０内でエッチ・バックされて、トレンチ
充填ポリシリコン４６が、トレンチ４０の頂部からへこ
む。トレンチ充填ポリシリコンがエッチ・バックされる
と、トレンチ内に入っていない部分のトレンチ・ライナ
酸化物４２が除去される。これはＲＩＥによって実行す
ることが好ましい。
【００１７】次に、図７および図８を参照する。トレン
チ・ライナ酸化物４２が、ＭＯＳ部分１２およびバイポ
ーラ部分１４の表面から除去されて、窒化層３６が露出
されると、窒化層３６の部分が除去されて、窒化物部分
４８のみが残る。そして窒化物部分４８の端部に、窒化
スペーサ５０が形成される。窒化スペーサ５０は、ＭＯ
Ｓ部分１２とバイポーラ部分１４の表面上方に同形の窒
化層（図示せず）を付着して、それから同形の窒化層を
非異方性反応イオン・エッチングすることにより形成さ
れる。
チ・ライナ酸化物４２が、ＭＯＳ部分１２およびバイポ
ーラ部分１４の表面から除去されて、窒化層３６が露出
されると、窒化層３６の部分が除去されて、窒化物部分
４８のみが残る。そして窒化物部分４８の端部に、窒化
スペーサ５０が形成される。窒化スペーサ５０は、ＭＯ
Ｓ部分１２とバイポーラ部分１４の表面上方に同形の窒
化層（図示せず）を付着して、それから同形の窒化層を
非異方性反応イオン・エッチングすることにより形成さ
れる。
【００１８】スペーサ５０を形成した後、フィールド領
域５２をＰウェル３０内に注入して、フィールド酸化領
域５４下の反転を制御する。フィールド領域５２の注入
物は、窒化物部分４８およびＰウェル３０上に配置され
た窒化スペーサ５０と、自己整合する。フィールド領域
５２を形成するには、ホウ素またはその他のＰ型ドーパ
ントを注入する。フィールド領域５２は、１０17atoms/
ccのオーダーのドーパント濃度を有する。ポリシリコン
層３４の露出部分（窒化物部分４８の下に入っていない
部分）が酸化されて、フィールド酸化領域５４が形成さ
れる。フィールド酸化領域５４は、６０００ないし７０
００オングストロームのオーダーの厚みを有する。フィ
ールド領域５２は、フィールド酸化領域５４の形成中に
アニーリングされることを理解されたい。
域５２をＰウェル３０内に注入して、フィールド酸化領
域５４下の反転を制御する。フィールド領域５２の注入
物は、窒化物部分４８およびＰウェル３０上に配置され
た窒化スペーサ５０と、自己整合する。フィールド領域
５２を形成するには、ホウ素またはその他のＰ型ドーパ
ントを注入する。フィールド領域５２は、１０17atoms/
ccのオーダーのドーパント濃度を有する。ポリシリコン
層３４の露出部分（窒化物部分４８の下に入っていない
部分）が酸化されて、フィールド酸化領域５４が形成さ
れる。フィールド酸化領域５４は、６０００ないし７０
００オングストロームのオーダーの厚みを有する。フィ
ールド領域５２は、フィールド酸化領域５４の形成中に
アニーリングされることを理解されたい。
【００１９】フィールド酸化領域５４の形成後、窒化物
部分４８と窒化スペーサ５０とが除去される。窒化物部
分４８と、窒化スペーサ５０とが除去されると、図９，
１０に示されるような構造１０の分離モジュールが完成
する。ここでは特定の分離モジュール１０が図示されて
いるが、本発明は多くの異なる分離モジュールに利用で
きることを理解されたい。
部分４８と窒化スペーサ５０とが除去される。窒化物部
分４８と、窒化スペーサ５０とが除去されると、図９，
１０に示されるような構造１０の分離モジュールが完成
する。ここでは特定の分離モジュール１０が図示されて
いるが、本発明は多くの異なる分離モジュールに利用で
きることを理解されたい。
【００２０】図９，図１０に示されるような分離モジュ
ールが作成されると、バイポーラおよびＭＯＳデバイス
の実際の作成が開始される。図１１ないし図２０は、本
発明によるデバイス処理中のＢＩＣＭＯＳ半導体構造１
０の大きく拡大された断面図であり、そのうち図１１，
１３，１５，１７，１９は、構造１０のＭＯＳ部分１２
を表し、図１２，１４，１６，１８，２０は、構造１０
のバイポーラ部分１４を表す。ここで、図１１および図
１２を参照する。コレクタ領域５６が、バイポーラ部分
１４のＮウェル２８内に注入される。コレクタ領域５６
は、ここではＮ＋の導電型を有し、ドーパント濃度は１
０18ないし１０19atoms/ccの範囲である。コレクタ領域
５６では、ドーパント濃度は非常に高いことが好ましい
が、注入物により起こる欠陥の問題を最小限に抑えなけ
ればならない。ここでは、別に注入されたコレクタ領域
５６が図示されているが、注入領域を追加しなくとも、
Ｎウェル２８そのものがコレクタとして機能できること
を理解されたい。
ールが作成されると、バイポーラおよびＭＯＳデバイス
の実際の作成が開始される。図１１ないし図２０は、本
発明によるデバイス処理中のＢＩＣＭＯＳ半導体構造１
０の大きく拡大された断面図であり、そのうち図１１，
１３，１５，１７，１９は、構造１０のＭＯＳ部分１２
を表し、図１２，１４，１６，１８，２０は、構造１０
のバイポーラ部分１４を表す。ここで、図１１および図
１２を参照する。コレクタ領域５６が、バイポーラ部分
１４のＮウェル２８内に注入される。コレクタ領域５６
は、ここではＮ＋の導電型を有し、ドーパント濃度は１
０18ないし１０19atoms/ccの範囲である。コレクタ領域
５６では、ドーパント濃度は非常に高いことが好ましい
が、注入物により起こる欠陥の問題を最小限に抑えなけ
ればならない。ここでは、別に注入されたコレクタ領域
５６が図示されているが、注入領域を追加しなくとも、
Ｎウェル２８そのものがコレクタとして機能できること
を理解されたい。
【００２１】ゲート酸化層５８が、ＭＯＳ部分１２のＮ
ウェル２８およびＰウェル３０上方に形成される。ゲー
ト酸化層５８は、１００オングストロームのオーダーの
厚みを有し、熱成長されているが、当技術では既知の方
法により付着することもできる。ゲート保護ポリシリコ
ン層６０（ポリシリコン層６２の一部として図示されて
いる）が、ゲート酸化層５８上に形成される。ポリシリ
コン層６０の厚みは、約５００オングストロームで、後
の処理中にゲート酸化層５８を保護する役割をする。ゲ
ート酸化層５８およびポリシリコン層６０はいずれも、
ＢＩＣＭＯＳ構造１０の表面全体に形成される。
ウェル２８およびＰウェル３０上方に形成される。ゲー
ト酸化層５８は、１００オングストロームのオーダーの
厚みを有し、熱成長されているが、当技術では既知の方
法により付着することもできる。ゲート保護ポリシリコ
ン層６０（ポリシリコン層６２の一部として図示されて
いる）が、ゲート酸化層５８上に形成される。ポリシリ
コン層６０の厚みは、約５００オングストロームで、後
の処理中にゲート酸化層５８を保護する役割をする。ゲ
ート酸化層５８およびポリシリコン層６０はいずれも、
ＢＩＣＭＯＳ構造１０の表面全体に形成される。
【００２２】ＭＯＳ部分１２のＮウェル２８およびＰウ
ェル３０内に、閾値注入およびパンチスルー注入が行わ
れる。Ｐウェル３０には、ホウ素などのＰ型ドーパント
が注入され、Ｎウェル２８には、リン酸などのＮ型ドー
パントが注入される。ＭＯＳ部分１２の各ウェル２８，
３０には、単一のまたは複数の注入物を注入してよい。
これらの注入物は、デバイスの閾値を制御し、パンチス
ルーを防ぐ役割を果たす。
ェル３０内に、閾値注入およびパンチスルー注入が行わ
れる。Ｐウェル３０には、ホウ素などのＰ型ドーパント
が注入され、Ｎウェル２８には、リン酸などのＮ型ドー
パントが注入される。ＭＯＳ部分１２の各ウェル２８，
３０には、単一のまたは複数の注入物を注入してよい。
これらの注入物は、デバイスの閾値を制御し、パンチス
ルーを防ぐ役割を果たす。
【００２３】閾値およびパンチスルー注入に続き、ゲー
ト酸化層５８およびポリシリコン層６０の部分が当技術
では既知の方法により除去される。バイポーラ部分１４
では、ゲート酸化層５８と、ポリシリコン層６０とが、
分離トレンチ４０の間のＮウェル２８上から完全に除去
される。ゲート酸化層５８と、ポリシリコン層６０との
部分は、ウェル２８とウェル３０とが、第１電極ポリシ
リコン６２（以下に説明）により接触されるところで選
択的に除去される。
ト酸化層５８およびポリシリコン層６０の部分が当技術
では既知の方法により除去される。バイポーラ部分１４
では、ゲート酸化層５８と、ポリシリコン層６０とが、
分離トレンチ４０の間のＮウェル２８上から完全に除去
される。ゲート酸化層５８と、ポリシリコン層６０との
部分は、ウェル２８とウェル３０とが、第１電極ポリシ
リコン６２（以下に説明）により接触されるところで選
択的に除去される。
【００２４】第１電極ポリシリコン層６２が、ＢＩＣＭ
ＯＳ構造１０上全体に同形に形成される。第１電極ポリ
シリコン６２は、当技術では既知の方法により形成さ
れ、２０００オングストロームのオーダーの厚みを有す
る。第１電極ポリシリコン層６２は、付着時には未ドー
ピング状態である。第１電極ポリシリコン６２が付着さ
れると、スクリーン酸化層６４がＢＩＣＭＯＳ構造１０
の表面全体に形成される。スクリーン酸化層６４は、熱
成長され、１００オングストロームのオーダーの厚みを
有する。
ＯＳ構造１０上全体に同形に形成される。第１電極ポリ
シリコン６２は、当技術では既知の方法により形成さ
れ、２０００オングストロームのオーダーの厚みを有す
る。第１電極ポリシリコン層６２は、付着時には未ドー
ピング状態である。第１電極ポリシリコン６２が付着さ
れると、スクリーン酸化層６４がＢＩＣＭＯＳ構造１０
の表面全体に形成される。スクリーン酸化層６４は、熱
成長され、１００オングストロームのオーダーの厚みを
有する。
【００２５】能動ベース６６が、バイポーラ部分１４の
Ｎウェル２８内に形成される。ホウ素または２フッ化ホ
ウ素などのＰ型ドーパントを、第１電極ポリシリコン層
６２の部分に注入する。それから、構造１０をアニーリ
ングして、ドーパントを、第１電極ポリシリコン層６２
の部分から、Ｎウェル２８内に押しやり、能動ベース６
６を形成する。もちろん、能動ベース６６はＰ型で、１
０19atoms/ccのオーダーのピーク・ドーパント濃度を有
する。能動ベース６６が形成されたら、窒化層６８と、
ポリシリコン層７０とを、ＢＩＣＭＯＳ構造１０の表面
上に形成する。図１１，１２に示されるように、窒化層
６８もポリシリコン層７０も同形に形成される。望みの
目的を果たすために、別の層をポリシリコン層７０上に
形成することができる点も理解されたい。
Ｎウェル２８内に形成される。ホウ素または２フッ化ホ
ウ素などのＰ型ドーパントを、第１電極ポリシリコン層
６２の部分に注入する。それから、構造１０をアニーリ
ングして、ドーパントを、第１電極ポリシリコン層６２
の部分から、Ｎウェル２８内に押しやり、能動ベース６
６を形成する。もちろん、能動ベース６６はＰ型で、１
０19atoms/ccのオーダーのピーク・ドーパント濃度を有
する。能動ベース６６が形成されたら、窒化層６８と、
ポリシリコン層７０とを、ＢＩＣＭＯＳ構造１０の表面
上に形成する。図１１，１２に示されるように、窒化層
６８もポリシリコン層７０も同形に形成される。望みの
目的を果たすために、別の層をポリシリコン層７０上に
形成することができる点も理解されたい。
【００２６】次に図１３および図１４を参照する。スク
リーン酸化層６４，窒化層６８，ポリシリコン層７０が
パターニングおよびエッチングされて、コレクタ領域５
６から離れたバイポーラ部分１４のＮウェル２８上にの
み配置される。スクリーン酸化層６４，窒化層６８，ポ
リシリコン層７０の残りの部分を通り、ウィンドウ７２
が形成される。ウィンドウ７２は、後でエミッタ領域を
規定する役割を果たすことになる。スクリーン酸化層６
４，窒化層６８およびポリシリコン層７０の残りの部分
は後で、ベース電極を規定する役割を果たすことにな
る。
リーン酸化層６４，窒化層６８，ポリシリコン層７０が
パターニングおよびエッチングされて、コレクタ領域５
６から離れたバイポーラ部分１４のＮウェル２８上にの
み配置される。スクリーン酸化層６４，窒化層６８，ポ
リシリコン層７０の残りの部分を通り、ウィンドウ７２
が形成される。ウィンドウ７２は、後でエミッタ領域を
規定する役割を果たすことになる。スクリーン酸化層６
４，窒化層６８およびポリシリコン層７０の残りの部分
は後で、ベース電極を規定する役割を果たすことにな
る。
【００２７】窒化スペーサ７４が、ウィンドウ７２を含
むスクリーン酸化層６４，窒化層６８およびポリシリコ
ン層７０の残りの部分の両端に形成される。窒化スペー
サ７４は、ＢＩＣＭＯＳ構造１０上に同形の窒化層を付
着し、同形窒化層を反応イオン・エッチングすることに
より形成される。ウィンドウ７２内のスペーサ７４間の
距離は、既知の描画法を用いて簡単に得られる距離より
狭い。この距離は０．４マイクロメーターのオーダーで
あることが好ましい。レンズ酸化層７６が、ＢＩＣＭＯ
Ｓ構造１０のＭＯＳ部分１２およびバイポーラ部分１４
の露出されているすべてのポリシリコン上に形成され
る。これは、第１電極ポリシリコン層６２の露出部分
と、ポリシリコン層７０の露出部分にも形成される。レ
ンズ酸化層７６の一部は、スペーサ７４間のウィンドウ
７２の中にもできる。レンズ酸化層７６は、熱成長さ
れ、６００オングストロームのオーダーの厚さである。
次に図１５および図１６を参照する。レンズ酸化層７
６が形成されると、窒化スペーサ７４が除去されて、そ
の下にある第１電極ポリシリコン層６２の部分が露出さ
れる。次に、第１電極ポリシリコン層６２のこの露出さ
れた部分が、エッチングされて、窒化スペーサ７４が表
面上あったところに、スロット７８が形成される。ウィ
ンドウ７２内に入っていないスロット７８は、能動ベー
ス領域６６のシリコンまで延在することもある。スロッ
ト７８が形成されると、スクリーン酸化層（図示せず）
が、ＭＯＳ部分１２とバイポーラ部分１４の表面に形成
される。
むスクリーン酸化層６４，窒化層６８およびポリシリコ
ン層７０の残りの部分の両端に形成される。窒化スペー
サ７４は、ＢＩＣＭＯＳ構造１０上に同形の窒化層を付
着し、同形窒化層を反応イオン・エッチングすることに
より形成される。ウィンドウ７２内のスペーサ７４間の
距離は、既知の描画法を用いて簡単に得られる距離より
狭い。この距離は０．４マイクロメーターのオーダーで
あることが好ましい。レンズ酸化層７６が、ＢＩＣＭＯ
Ｓ構造１０のＭＯＳ部分１２およびバイポーラ部分１４
の露出されているすべてのポリシリコン上に形成され
る。これは、第１電極ポリシリコン層６２の露出部分
と、ポリシリコン層７０の露出部分にも形成される。レ
ンズ酸化層７６の一部は、スペーサ７４間のウィンドウ
７２の中にもできる。レンズ酸化層７６は、熱成長さ
れ、６００オングストロームのオーダーの厚さである。
次に図１５および図１６を参照する。レンズ酸化層７
６が形成されると、窒化スペーサ７４が除去されて、そ
の下にある第１電極ポリシリコン層６２の部分が露出さ
れる。次に、第１電極ポリシリコン層６２のこの露出さ
れた部分が、エッチングされて、窒化スペーサ７４が表
面上あったところに、スロット７８が形成される。ウィ
ンドウ７２内に入っていないスロット７８は、能動ベー
ス領域６６のシリコンまで延在することもある。スロッ
ト７８が形成されると、スクリーン酸化層（図示せず）
が、ＭＯＳ部分１２とバイポーラ部分１４の表面に形成
される。
【００２８】スクリーン酸化層が形成されると、ウィン
ドウ７２内のスロット７８下に、リンク・ベース領域８
０が形成される。リンク・ベース領域８０は、ホウ素ま
たは２フッ化ホウ素などのＰ型ドーパントを、ウィンド
ウ７２内のスロット７８を通じて注入することにより形
成される。リンク・ベース領域８０は、能動ベース領域
６６を、外因性ベース接触８２に連結する役割を果た
す。リンク・ベース領域８０の、ドーパント濃度は１０
18atoms/ccのオーダーである。ここでは、リンク・ベー
ス領域８０を注入しているが、当技術の既知の方法によ
りこの領域を形成できる点を理解されたい。リンク・ベ
ース領域８０が形成されると、酸化スペーサ８４が、ス
ロット７８内に形成される。酸化スペーサ８４は、スク
リーン酸化層上に酸化層を形成して、その後、酸化スペ
ーサ８４を除く酸化層とスクリーン酸化層全体をエッチ
ングすることにより作成される。酸化層と、スクリーン
酸化層とから、酸化スペーサ８４をエッチングする前
に、酸化層を高密度化するための高密度アニーリングを
行ってもよいことに留意されたい。
ドウ７２内のスロット７８下に、リンク・ベース領域８
０が形成される。リンク・ベース領域８０は、ホウ素ま
たは２フッ化ホウ素などのＰ型ドーパントを、ウィンド
ウ７２内のスロット７８を通じて注入することにより形
成される。リンク・ベース領域８０は、能動ベース領域
６６を、外因性ベース接触８２に連結する役割を果た
す。リンク・ベース領域８０の、ドーパント濃度は１０
18atoms/ccのオーダーである。ここでは、リンク・ベー
ス領域８０を注入しているが、当技術の既知の方法によ
りこの領域を形成できる点を理解されたい。リンク・ベ
ース領域８０が形成されると、酸化スペーサ８４が、ス
ロット７８内に形成される。酸化スペーサ８４は、スク
リーン酸化層上に酸化層を形成して、その後、酸化スペ
ーサ８４を除く酸化層とスクリーン酸化層全体をエッチ
ングすることにより作成される。酸化層と、スクリーン
酸化層とから、酸化スペーサ８４をエッチングする前
に、酸化層を高密度化するための高密度アニーリングを
行ってもよいことに留意されたい。
【００２９】次に図１７および図１８を参照する。第２
電極ポリシリコン層８６が、ＭＯＳ部分１２とバイポー
ラ部分１４上方に同形に形成される。第２電極ポリシリ
コン層８６は、第２電極ポリシリコン層８６の付着時に
第２酸化層６４，窒化層６８およびポリシリコン層７０
が残っている部分を除き（前図群参照）、第１電極ポリ
シリコン層６２の上に直接形成される。第２電極ポリシ
リコン層８６は、付着時には未ドーピングのままである
ことが好ましく、厚みは１２００オングストロームのオ
ーダーである。
電極ポリシリコン層８６が、ＭＯＳ部分１２とバイポー
ラ部分１４上方に同形に形成される。第２電極ポリシリ
コン層８６は、第２電極ポリシリコン層８６の付着時に
第２酸化層６４，窒化層６８およびポリシリコン層７０
が残っている部分を除き（前図群参照）、第１電極ポリ
シリコン層６２の上に直接形成される。第２電極ポリシ
リコン層８６は、付着時には未ドーピングのままである
ことが好ましく、厚みは１２００オングストロームのオ
ーダーである。
【００３０】第２電極ポリシリコン層８６が付着される
と、第２電極ポリシリコン層８６および第１電極ポリシ
リコン層６２がパターニングおよびエッチングされる。
ゲート電極８８と、埋込接触電極９０とがＭＯＳ部分１
２上に形成される。エミッタ電極９２と、コレクタ電極
９４とがバイポーラ部分１４上に形成される。ゲート電
極８８，埋込接触電極９０，エミッタ電極９２およびコ
レクタ電極９４は、それぞれ、第１電極ポリシリコン層
６２と、第２電極ポリシリコン層８６との部分によって
構成される。
と、第２電極ポリシリコン層８６および第１電極ポリシ
リコン層６２がパターニングおよびエッチングされる。
ゲート電極８８と、埋込接触電極９０とがＭＯＳ部分１
２上に形成される。エミッタ電極９２と、コレクタ電極
９４とがバイポーラ部分１４上に形成される。ゲート電
極８８，埋込接触電極９０，エミッタ電極９２およびコ
レクタ電極９４は、それぞれ、第１電極ポリシリコン層
６２と、第２電極ポリシリコン層８６との部分によって
構成される。
【００３１】バイポーラ部分１４のフィールド酸化領域
５４上のポリシリコン抵抗体９６は、電極８８，９０，
９２，９４と同時にパターニングおよびエッチングされ
る。抵抗体９６もまた、第１電極ポリシリコン層６２
と、第２電極ポリシリコン層８６との部分によって構成
される。抵抗体９６については、すぐあとでさらに詳し
く説明する。また、第１および第２電極ポリシリコン層
６２，８６のエッチングにより、ポリシリコン層７０の
残りの部分が同時に除去され、窒化層６８の残りの部分
が露出される。
５４上のポリシリコン抵抗体９６は、電極８８，９０，
９２，９４と同時にパターニングおよびエッチングされ
る。抵抗体９６もまた、第１電極ポリシリコン層６２
と、第２電極ポリシリコン層８６との部分によって構成
される。抵抗体９６については、すぐあとでさらに詳し
く説明する。また、第１および第２電極ポリシリコン層
６２，８６のエッチングにより、ポリシリコン層７０の
残りの部分が同時に除去され、窒化層６８の残りの部分
が露出される。
【００３２】第１および第２電極ポリシリコン層６２，
８６のパターニングおよびエッチングの後、保護酸化層
９８がＭＯＳ部分１２とバイポーラ部分１４の露出され
たシリコン領域上に形成される。ここでは保護酸化層９
８は熱成長されているが、付着してもよい。保護酸化層
９８は、１００オングストロームのオーダーの厚みを有
する。
８６のパターニングおよびエッチングの後、保護酸化層
９８がＭＯＳ部分１２とバイポーラ部分１４の露出され
たシリコン領域上に形成される。ここでは保護酸化層９
８は熱成長されているが、付着してもよい。保護酸化層
９８は、１００オングストロームのオーダーの厚みを有
する。
【００３３】エミッタ電極９２と、コレクタ電極９４と
がドーピングされる。電極９２，９４のドーピングは、
保護酸化層９８の形成前に行っても、後で行ってもよ
い。ヒ素または類似のＮ型ドーパントを、電極９２，９
４内に注入して、１０20atoms/ccのオーダーのドーパン
ト濃度を得る。電極９２，９４を注入したら、窒化層６
８の残りの露出部分（前図群参照）を除去して、エミッ
タ電極９２の水平延長部下にある窒化部分１００と、隣
接する酸化スペーサ８４だけを残す。
がドーピングされる。電極９２，９４のドーピングは、
保護酸化層９８の形成前に行っても、後で行ってもよ
い。ヒ素または類似のＮ型ドーパントを、電極９２，９
４内に注入して、１０20atoms/ccのオーダーのドーパン
ト濃度を得る。電極９２，９４を注入したら、窒化層６
８の残りの露出部分（前図群参照）を除去して、エミッ
タ電極９２の水平延長部下にある窒化部分１００と、隣
接する酸化スペーサ８４だけを残す。
【００３４】次に図１９および図２０を参照する。ＭＯ
Ｓ部分１２のＮウェル２８と、Ｐウェル３０とにドーパ
ントを注入することにより、低濃度にドーピングされた
ドレーン領域１０２が形成される。低濃度にドーピング
されたドレーン領域１０２は、リン酸などのＮ型ドーパ
ントを注入することによりＰウェル３０内に形成され、
ホウ素などのＰ型ドーパントを注入することにより、Ｎ
ウェル２８内に低濃度にドーピングされたドレーン領域
が形成される。注入物は、ゲート電極８８に自己整合す
る。低濃度にドーピングされたドレーン領域１０２は、
１０18atoms/ccのオーダーの表面ドーパント濃度を有す
る。
Ｓ部分１２のＮウェル２８と、Ｐウェル３０とにドーパ
ントを注入することにより、低濃度にドーピングされた
ドレーン領域１０２が形成される。低濃度にドーピング
されたドレーン領域１０２は、リン酸などのＮ型ドーパ
ントを注入することによりＰウェル３０内に形成され、
ホウ素などのＰ型ドーパントを注入することにより、Ｎ
ウェル２８内に低濃度にドーピングされたドレーン領域
が形成される。注入物は、ゲート電極８８に自己整合す
る。低濃度にドーピングされたドレーン領域１０２は、
１０18atoms/ccのオーダーの表面ドーパント濃度を有す
る。
【００３５】低濃度にドーピングされたドレーン領域１
０２の形成と同時に、ゲート電極８８と埋込接触電極９
０もドーピングされる。ゲート電極８８と、Ｐウェル３
０上方の部分の埋込接触電極９０とがＮ型ドーピングさ
れ、ゲート電極８８と、Ｎウェル２８上方の部分の埋込
接触電極９０とがＰ型ドーピングされる。
０２の形成と同時に、ゲート電極８８と埋込接触電極９
０もドーピングされる。ゲート電極８８と、Ｐウェル３
０上方の部分の埋込接触電極９０とがＮ型ドーピングさ
れ、ゲート電極８８と、Ｎウェル２８上方の部分の埋込
接触電極９０とがＰ型ドーピングされる。
【００３６】低濃度にドーピングされたドレーン領域１
０２を形成し、電極８８，９０をドーピングした後で、
ポリシリコン抵抗体９６がドーピングされる。好適な実
施例においては、ホウ素が抵抗体９６に注入されて、２
kohms/squareのオーダーの好適な抵抗率を得る。抵抗体
９６は、用途によってはドーピングできることを理解さ
れたい。抵抗体９６の初期ドーピングの後で、抵抗体９
６の端部にさらにドーパントを注入する。この端部強化
によって、抵抗体９６に対する接触がさらに良くなり、
また、低い値の抵抗体を作成することも可能になる。抵
抗体９６の端部強化中に、外因性ベース電極８２内にさ
らにドーパント（ホウ素）を注入することも望ましい。
これを行うと、ベース電極８２が改善される。
０２を形成し、電極８８，９０をドーピングした後で、
ポリシリコン抵抗体９６がドーピングされる。好適な実
施例においては、ホウ素が抵抗体９６に注入されて、２
kohms/squareのオーダーの好適な抵抗率を得る。抵抗体
９６は、用途によってはドーピングできることを理解さ
れたい。抵抗体９６の初期ドーピングの後で、抵抗体９
６の端部にさらにドーパントを注入する。この端部強化
によって、抵抗体９６に対する接触がさらに良くなり、
また、低い値の抵抗体を作成することも可能になる。抵
抗体９６の端部強化中に、外因性ベース電極８２内にさ
らにドーパント（ホウ素）を注入することも望ましい。
これを行うと、ベース電極８２が改善される。
【００３７】ＭＯＳ部分１２とバイポーラ部分１４上
に、窒化スペーサ１０４が形成される。ＭＯＳ部分１２
上では、窒化スペーサ１０４は各ゲート電極８８の側面
と、埋込接触電極９０の側面とに隣接する。バイポーラ
部分１４上では、窒化スペーサ１０４は、抵抗体９６，
コレクタ電極９４の側面およびウィンドウ７２内に入っ
ていない酸化スペーサ８４に隣接する。窒化スペーサ１
０４は、エミッタ電極９２の側面にも隣接する。エミッ
タ電極９２に隣接する窒化スペーサ１０４は、窒化物部
分１００に結合される。窒化スペーサ１０４は、ＭＯＳ
部分１２と、バイポーラ部分１４との表面上に同形の窒
化層を形成し、それから同形の窒化層の不必要な部分を
エッチングすることにより形成される。窒化物抵抗キャ
ップ１０６の形成は、窒化スペーサ１０４の形成と同時
に行われる。窒化物抵抗キャップ１０６は、窒化スペー
サ１０４を形成するために用いられる同形の窒化層から
も形成される。スペーサ１０４はここでは窒化物によっ
て構成されるが、その他の誘電性物質であれば代替とな
る点に留意されたい。
に、窒化スペーサ１０４が形成される。ＭＯＳ部分１２
上では、窒化スペーサ１０４は各ゲート電極８８の側面
と、埋込接触電極９０の側面とに隣接する。バイポーラ
部分１４上では、窒化スペーサ１０４は、抵抗体９６，
コレクタ電極９４の側面およびウィンドウ７２内に入っ
ていない酸化スペーサ８４に隣接する。窒化スペーサ１
０４は、エミッタ電極９２の側面にも隣接する。エミッ
タ電極９２に隣接する窒化スペーサ１０４は、窒化物部
分１００に結合される。窒化スペーサ１０４は、ＭＯＳ
部分１２と、バイポーラ部分１４との表面上に同形の窒
化層を形成し、それから同形の窒化層の不必要な部分を
エッチングすることにより形成される。窒化物抵抗キャ
ップ１０６の形成は、窒化スペーサ１０４の形成と同時
に行われる。窒化物抵抗キャップ１０６は、窒化スペー
サ１０４を形成するために用いられる同形の窒化層から
も形成される。スペーサ１０４はここでは窒化物によっ
て構成されるが、その他の誘電性物質であれば代替とな
る点に留意されたい。
【００３８】図２１および図２２は、本発明によるＢＩ
ＣＭＯＳ構造１０の大きく拡大された断面図であり、そ
のうち図２１は、構造１０のＭＯＳ部分１２を表し、図
２２はバイポーラ部分１４を表す。ソースおよびドレー
ン領域１０８が、ＭＯＳ部分１２のＮウェル２８と、Ｐ
ウェル３０の中に注入される。ホウ素などのＰ型ドーパ
ントを注入することにより、Ｎウェル２８内にソースお
よびドレーン領域１０８が形成され、ヒ素などのＮ型ド
ーパントを注入することによりソースおよびドレーン領
域がＰウェル３０内に形成される。ソースおよびドレー
ン領域１０８の表面ドーパント濃度は、少なくとも１０
20atoms/ccであることが必要である。Ｎウェル２８内へ
のソースおよびドレーン領域１０８の注入中に、外因性
ベース電極８２内にＰ型ドーパント（ホウ素）をさらに
注入してもよい。これを行うことにより、外因性ベース
の性能を強化することができる。ゲート電極８８と埋込
接触電極９０とは、ソースおよびドレーン領域１０８の
形成中にさらにドーピングされる。
ＣＭＯＳ構造１０の大きく拡大された断面図であり、そ
のうち図２１は、構造１０のＭＯＳ部分１２を表し、図
２２はバイポーラ部分１４を表す。ソースおよびドレー
ン領域１０８が、ＭＯＳ部分１２のＮウェル２８と、Ｐ
ウェル３０の中に注入される。ホウ素などのＰ型ドーパ
ントを注入することにより、Ｎウェル２８内にソースお
よびドレーン領域１０８が形成され、ヒ素などのＮ型ド
ーパントを注入することによりソースおよびドレーン領
域がＰウェル３０内に形成される。ソースおよびドレー
ン領域１０８の表面ドーパント濃度は、少なくとも１０
20atoms/ccであることが必要である。Ｎウェル２８内へ
のソースおよびドレーン領域１０８の注入中に、外因性
ベース電極８２内にＰ型ドーパント（ホウ素）をさらに
注入してもよい。これを行うことにより、外因性ベース
の性能を強化することができる。ゲート電極８８と埋込
接触電極９０とは、ソースおよびドレーン領域１０８の
形成中にさらにドーピングされる。
【００３９】ソースおよびドレーン領域１０８が形成さ
れると、ＢＩＣＭＯＳ構造１０がアニーリングされる。
高速熱アニーリングを採用することが好ましい。アニー
リング中に、ソースおよびドレーン領域１０８が適切に
拡散されて、エミッタ領域１１０がエミッタ電極９２か
ら、リンク・ベース領域８０間に拡散する。またこのア
ニーリング中に、ドーパントが外因性ベース電極８２か
ら、能動ベース６６内にさらに拡散される。アニーリン
グの後、保護酸化層９８がＢＩＣＭＯＳ構造１０のＭＯ
Ｓ部分１２とバイポーラ部分１４との表面から除去され
る。
れると、ＢＩＣＭＯＳ構造１０がアニーリングされる。
高速熱アニーリングを採用することが好ましい。アニー
リング中に、ソースおよびドレーン領域１０８が適切に
拡散されて、エミッタ領域１１０がエミッタ電極９２か
ら、リンク・ベース領域８０間に拡散する。またこのア
ニーリング中に、ドーパントが外因性ベース電極８２か
ら、能動ベース６６内にさらに拡散される。アニーリン
グの後、保護酸化層９８がＢＩＣＭＯＳ構造１０のＭＯ
Ｓ部分１２とバイポーラ部分１４との表面から除去され
る。
【００４０】酸化層９８が除去されると、ＢＩＣＭＯＳ
構造１０の露出された電極上にケイ化物１１２が形成さ
れる。実際にはどのようなケイ化物が形成されてもよい
が、ここでは２ケイ化チタンが用いられる。２ケイ化チ
タン１１２は、ＭＯＳ部分１２と、バイポーラ部分１４
上にチタン層を付着させることにより形成される。それ
からＢＩＣＭＯＳ構造１０をアニーリングすると、付着
されたチタンが露出されたシリコンと反応して、２ケイ
化チタンが形成される。アニーリングの後で、付着され
たチタンのケイ化されなかった部分がエッチングされ
て、ＢＩＣＭＯＳ構造１０には２回目のアニーリングが
行われる。図に示されるように、２ケイ化チタン１１２
は、ＭＯＳ部分１２のゲート電極８８，埋込接触電極９
０，ソースおよびドレーン領域１０８上に形成される。
また、２ケイ化チタン１１２は、バイポーラ部分１４の
外因性ベース電極８２，エミッタ電極９２，コレクタ電
極９４および抵抗体９６の強化された端部上に形成され
る。
構造１０の露出された電極上にケイ化物１１２が形成さ
れる。実際にはどのようなケイ化物が形成されてもよい
が、ここでは２ケイ化チタンが用いられる。２ケイ化チ
タン１１２は、ＭＯＳ部分１２と、バイポーラ部分１４
上にチタン層を付着させることにより形成される。それ
からＢＩＣＭＯＳ構造１０をアニーリングすると、付着
されたチタンが露出されたシリコンと反応して、２ケイ
化チタンが形成される。アニーリングの後で、付着され
たチタンのケイ化されなかった部分がエッチングされ
て、ＢＩＣＭＯＳ構造１０には２回目のアニーリングが
行われる。図に示されるように、２ケイ化チタン１１２
は、ＭＯＳ部分１２のゲート電極８８，埋込接触電極９
０，ソースおよびドレーン領域１０８上に形成される。
また、２ケイ化チタン１１２は、バイポーラ部分１４の
外因性ベース電極８２，エミッタ電極９２，コレクタ電
極９４および抵抗体９６の強化された端部上に形成され
る。
【００４１】ケイ化物１１２が形成されると、酸化物な
どの層間誘電性物質がＢＩＣＭＯＳ構造１０の表面に形
成されるが、これには多層金属被覆を利用してもよい。
どの層間誘電性物質がＢＩＣＭＯＳ構造１０の表面に形
成されるが、これには多層金属被覆を利用してもよい。
【００４２】ここで示されるＭＯＳデバイスとバイポー
ラ・デバイスの両方を有する半導体構造を作成する方法
では、ゲート電極８８，埋込電極９０，エミッタ電極９
２，コレクタ電極９４，抵抗体９６が、異なる、別々に
付着された２層のポリシリコンから形成される、分割ポ
リシリコン電極群を採用している。この方法を用いるこ
とにより、高性能のバイポーラ・デバイスが高度なＣＭ
ＯＳと組み合わされた、きわめて高性能のＢＩＣＭＯＳ
技術が可能になる。ＣＭＯＳのみの流れは、ＣＭＯＳデ
バイスの特性を多少変えるだけで、ここで解説したＢＩ
ＣＭＯＳの流れから容易に導くことができる。
ラ・デバイスの両方を有する半導体構造を作成する方法
では、ゲート電極８８，埋込電極９０，エミッタ電極９
２，コレクタ電極９４，抵抗体９６が、異なる、別々に
付着された２層のポリシリコンから形成される、分割ポ
リシリコン電極群を採用している。この方法を用いるこ
とにより、高性能のバイポーラ・デバイスが高度なＣＭ
ＯＳと組み合わされた、きわめて高性能のＢＩＣＭＯＳ
技術が可能になる。ＣＭＯＳのみの流れは、ＣＭＯＳデ
バイスの特性を多少変えるだけで、ここで解説したＢＩ
ＣＭＯＳの流れから容易に導くことができる。
【図１】処理中の半導体構造の大きく拡大された断面図
であって、分離モジュールを示す構造のＭＯＳ部分を示
す。
であって、分離モジュールを示す構造のＭＯＳ部分を示
す。
【図２】処理中の半導体構造の大きく拡大された断面図
であって、分離モジュールを示す構造のバイポーラ部分
を示す。
であって、分離モジュールを示す構造のバイポーラ部分
を示す。
【図３】処理中の半導体構造の大きく拡大された断面図
であって、分離モジュールを示す構造のＭＯＳ部分を示
す。
であって、分離モジュールを示す構造のＭＯＳ部分を示
す。
【図４】処理中の半導体構造の大きく拡大された断面図
であって、分離モジュールを示す構造のバイポーラ部分
を示す。
であって、分離モジュールを示す構造のバイポーラ部分
を示す。
【図５】処理中の半導体構造の大きく拡大された断面図
であって、分離モジュールを示す構造のＭＯＳ部分を示
す。
であって、分離モジュールを示す構造のＭＯＳ部分を示
す。
【図６】処理中の半導体構造の大きく拡大された断面図
であって、分離モジュールを示す構造のバイポーラ部分
を示す。
であって、分離モジュールを示す構造のバイポーラ部分
を示す。
【図７】処理中の半導体構造の大きく拡大された断面図
であって、分離モジュールを示す構造のＭＯＳ部分を示
す。
であって、分離モジュールを示す構造のＭＯＳ部分を示
す。
【図８】処理中の半導体構造の大きく拡大された断面図
であって、分離モジュールを示す構造のバイポーラ部分
を示す。
であって、分離モジュールを示す構造のバイポーラ部分
を示す。
【図９】処理中の半導体構造の大きく拡大された断面図
であって、分離モジュールを示す構造のＭＯＳ部分を示
す。
であって、分離モジュールを示す構造のＭＯＳ部分を示
す。
【図１０】処理中の半導体構造の大きく拡大された断面
図であって、分離モジュールを示す構造のバイポーラ部
分を示す。
図であって、分離モジュールを示す構造のバイポーラ部
分を示す。
【図１１】本発明による処理中のＢＩＣＭＯＳ半導体構
造の大きく拡大された断面図であって、構造のＭＯＳ部
分を示す。
造の大きく拡大された断面図であって、構造のＭＯＳ部
分を示す。
【図１２】本発明による処理中のＢＩＣＭＯＳ半導体構
造の大きく拡大された断面図であって、構造のバイポー
ラ部分を示す。
造の大きく拡大された断面図であって、構造のバイポー
ラ部分を示す。
【図１３】本発明による処理中のＢＩＣＭＯＳ半導体構
造の大きく拡大された断面図であって、構造のＭＯＳ部
分を示す。
造の大きく拡大された断面図であって、構造のＭＯＳ部
分を示す。
【図１４】本発明による処理中のＢＩＣＭＯＳ半導体構
造の大きく拡大された断面図であって、構造のバイポー
ラ部分を示す。
造の大きく拡大された断面図であって、構造のバイポー
ラ部分を示す。
【図１５】本発明による処理中のＢＩＣＭＯＳ半導体構
造の大きく拡大された断面図であって、構造のＭＯＳ部
分を示す。
造の大きく拡大された断面図であって、構造のＭＯＳ部
分を示す。
【図１６】本発明による処理中のＢＩＣＭＯＳ半導体構
造の大きく拡大された断面図であって、構造のバイポー
ラ部分を示す。
造の大きく拡大された断面図であって、構造のバイポー
ラ部分を示す。
【図１７】本発明による処理中のＢＩＣＭＯＳ半導体構
造の大きく拡大された断面図であって、構造のＭＯＳ部
分を示す。
造の大きく拡大された断面図であって、構造のＭＯＳ部
分を示す。
【図１８】本発明による処理中のＢＩＣＭＯＳ半導体構
造の大きく拡大された断面図であって、構造のバイポー
ラ部分を示す。
造の大きく拡大された断面図であって、構造のバイポー
ラ部分を示す。
【図１９】本発明による処理中のＢＩＣＭＯＳ半導体構
造の大きく拡大された断面図であって、構造のＭＯＳ部
分を示す。
造の大きく拡大された断面図であって、構造のＭＯＳ部
分を示す。
【図２０】本発明による処理中のＢＩＣＭＯＳ半導体構
造の大きく拡大された断面図であって、構造のバイポー
ラ部分を示す。
造の大きく拡大された断面図であって、構造のバイポー
ラ部分を示す。
【図２１】本発明によるＢＩＣＭＯＳ半導体構造の大き
く拡大された断面図であって、構造のＭＯＳ部分を示
す。
く拡大された断面図であって、構造のＭＯＳ部分を示
す。
【図２２】本発明によるＢＩＣＭＯＳ半導体構造の大き
く拡大された断面図であって、構造のバイポーラ部分を
示す。
く拡大された断面図であって、構造のバイポーラ部分を
示す。
１０ ＢＩＣＭＯＳ構造 １２ ＭＯＳ部分 １４ バイポーラ部分 １６ 基板 １８ Ｎ＋埋込層 ２０ Ｐ＋埋込層 ２２ エピタキシャル層 ２８，３０ ウェル ４０ トレンチ ４２ トレンチ・ライナ酸化物 ４４ チャンネル・ストップ ４６ トレンチ充填ポリシリコン ５２ フィールド領域 ５４ フィールド酸化領域 ６６ 能動ベース領域 ７２ ウィンドウ ８０ リンク・ベース領域 ８２ 外因性ベース領域 ８４ 誘電スペーサ ８８ ゲート ９０ 埋込接触電極 ９２，１１０ エミッタ ９４ コレクタ ９６ 抵抗 １０２ ドレーン領域 １０４ 窒化スペーサ １０８ ソースおよびドレーン領域 １１２ ケイ化物
Claims (3)
- 【請求項１】 ＭＯＳデバイスおよびバイポーラ・デバ
イスを有する半導体構造１０を作成する方法であって：
ドーピングされたウェル（２８，３０）を含むＭＯＳお
よびバイポーラ能動エリアを有する分離構造を設ける段
階；前記バイポーラ能動エリア・ウェル（２８Ｂ）内
に、コレクタ領域（５６）を形成する段階；前記ＭＯＳ
およびバイポーラ能動エリア上方に、第１半導体層（６
２）を形成する段階；前記バイポーラ能動エリア・ウェ
ル（２８Ｂ）内に、能動ベース領域（６６）を形成する
段階；前記第１半導体層（６２）の、前記バイポーラ能
動エリアの部分上方に、誘電層（６８，７０）を形成
し、前記誘電層（６８，７０）内に、前記第１半導体層
（６２）まで延在するウィンドウ（７２）を形成する段
階；前記ＭＯＳおよびバイポーラ能動エリア上方に、第
２半導体層（８６）を形成する段階；前記ＭＯＳ能動エ
リア上にゲート電極（８８）を形成し、前記バイポーラ
能動エリア上にエミッタ（９２）およびコレクタ（９
４）電極を形成する段階であって、前記ゲート（８
８），エミッタ（９２）およびコレクタ（９４）電極
は、前記第１（６２）および第２（８６）半導体層から
形成され、前記エミッタ電極（９２）が前記ウィンドウ
（７２）内まで延在する、電極形成の段階；前記エミッ
タ（９２）およびコレクタ（９４）電極をドーピングす
る段階；前記ＭＯＳ能動エリア内に、自己整合されたソ
ースおよびドレーン領域（１０８）を形成する段階；お
よび前記バイポーラ能動エリア（２８Ｂ）ウェル内に、
前記エミッタ電極（９２）から前記ウィンドウ（７２）
を通り、エミッタ領域（１１０）を拡散する段階；によ
って構成されることを特徴とする方法。 - 【請求項２】 相補型ＭＯＳデバイスおよびバイポーラ
・デバイスを有する半導体構造（１０）を作成する方法
であって：Ｐ型にドーピングされたウェル（３０）と、
Ｎ型にドーピングされたウェル（２８Ａ）とを含む相補
型ＭＯＳ能動エリアと、ドーピングされたウェル（２８
Ｂ）を含むバイポーラ能動エリアとを有する分離構造を
設ける段階；前記バイポーラ能動エリア・ウェル（２８
Ｂ）内に、コレクタ領域（５６）を形成する段階；前記
ＭＯＳおよびバイポーラ能動エリア上方に、第１シリコ
ン層（６２）を形成する段階；前記バイポーラ能動エリ
ア・ウェル（２８Ｂ）内に、能動ベース領域（６６）を
形成する段階；前記第１シリコン層（６２）の、前記バ
イポーラ能動エリアの部分上方に、誘電層（６８，７
０）を形成し、前記誘電層（６８，７０）内に、前記第
１シリコン層（６２）まで延在するウィンドウ（７２）
を形成する段階；前記ウィンドウ（７２）内に誘電スペ
ーサ群（７４）を形成し、前記スペーサ群（７４）間に
酸化レンズ（７６）を形成する段階；前記スペーサ群
（７４）を除去して、前記第１シリコン層（６２）を通
り延在するスロット（７８）を、前記ウィンドウ（７
２）内の前記誘電スペーサ（７４）が以前あったところ
に形成する段階；前記スロット（７８）を通り、前記バ
イポーラ能動エリアウェル（２８Ｂ）内にリンク・ベー
ス領域（８０）を形成する段階；前記スロット（７８）
を誘電性物質（８４）で充填する段階；前記ＭＯＳおよ
びバイポーラ能動エリア上方に、第２シリコン層（８
６）を形成する段階；前記ＭＯＳ能動エリアの、前記Ｐ
型ドーピングされたウェル（３０）と、前記Ｎ型ドーピ
ングされたウェル（２８Ａ）との上にゲート電極を形成
し、前記バイポーラ能動エリア・ウェル（２８Ｂ）上に
エミッタ（９２）およびコレクタ（９４）電極を形成す
る段階であって、前記ゲート（８８），エミッタ（９
２）およびコレクタ（９４）電極は、前記第１（６２）
および第２（８６）シリコン層から形成され、前記エミ
ッタ電極（９２）が前記ウィンドウ（７２）内まで延在
する、電極形成の段階；前記エミッタ（９２）およびコ
レクタ（９４）電極をドーピングする段階；前記ＭＯＳ
能動エリアの前記Ｐ型ドーピングされたウェル（３０）
内に、自己整合Ｎ型ソースおよびドレーン領域（１０
８）を形成し、前記ＭＯＳ能動エリアの前記Ｎ型ドーピ
ングされたウェル（２８Ａ）内に自己整合Ｐ型ソースお
よびドレーン領域（１０８）を形成する段階；前記バイ
ポーラ能動エリア内に、外因性ベース領域（８２）を形
成する段階；およびエミッタ領域（１１０）を、前記エ
ミッタ電極（９２）から、前記ウィンドウ（７２）を通
じ、前記バイポーラ能動エリア・ウェル（２８Ｂ）内に
拡散させる段階；によって構成されることを特徴とする
方法。 - 【請求項３】 抵抗領域（９６）を有するＢＩＣＭＯＳ
構造（１０）を作成する方法であって：Ｐウェル（３
０）と、Ｎウェル（２８Ａ）とを含む相補型ＭＯＳ能動
エリアと、ドーピングされたウェル（２８Ｂ）および抵
抗エリアを有するバイポーラ能動エリアとを有する分離
構造を設ける段階；前記バイポーラ能動エリアの前記ド
ーピングされたウェル（２８Ｂ）内に、コレクタ領域
（５６）を注入する段階；前記ＭＯＳおよびバイポーラ
能動エリアと前記抵抗エリアの上方に、第１ポリシリコ
ン層（６２）を形成する段階；前記バイポーラ能動エリ
アの前記ドーピングされたウェル（２８Ｂ）内に、能動
ベース領域（６６）を形成する段階；前記バイポーラ能
動エリアの部分上方の、第１ポリシリコン層（６２）上
に誘電層（６８，７０）を形成し、前記誘電層（６８，
７０）内に、前記第１ポリシリコン層（６２）まで延在
するウィンドウを形成する段階；前記ウィンドウ（７
２）の側壁に隣接する第１誘電スペーサ群（７４）を前
記ウィンドウ（７２）内に形成し、前記第１ポリシリコ
ン層（６２）上の、前記第１スペーサ群（７４）間に酸
化レンズ（７６）を形成する段階；前記第１スペーサ群
（７４）を除去し、前記ウィンドウ（７２）内の前記第
１スペーサ群（７４）があったところに、前記第１ポリ
シリコン層（６２）を通りスロット（７８）を形成する
段階；前記バイポーラ能動エリア内に、前記スロット
（７８）を通じて、リンク・ベース領域（８０）を注入
する段階；前記スロット（７８）内に、第２誘電スペー
サ群（８４）を形成する段階；前記バイポーラ能動エリ
アと前記抵抗エリア上方に、第２ポリシリコン層（８
６）を形成する段階；前記ＭＯＳ能動エリアの前記Ｐウ
ェル（３０）と前記Ｎウェル（２８Ａ）上にゲート電極
（８８）を形成し、前記バイポーラ能動エリア（２８
Ｂ）上にエミッタ（９２）およびコレクタ（９４）電極
を形成する段階であって、前記ゲート（８８），エミッ
タ（９２）およびコレクタ（９４）電極は、前記第１
（６２）および第２（８６）ポリシリコン層から形成さ
れ、前記エミッタ電極（９２）が前記ウィンドウ（７
２）まで延在する、電極形成の段階；前記エミッタ（９
２）およびコレクタ（９４）電極をドーピングする段
階；前記抵抗エリア上方にある部分の前記第１（６２）
および第２（８６）ポリシリコン層をドーピングして、
抵抗領域（９６）を形成する段階；前記抵抗領域（９
６）の少なくとも一端をドーピングして、前記抵抗領域
（９６）の中央部よりも小さな抵抗率を有する段階；第
１ポリシリコン層（６２）の少なくとも前記エミッタ接
触（９２）に隣接する部分をドーピングして、ベース電
極（８２）を形成する段階；前記Ｎウェル（２８Ａ）内
にＰ型ソースおよびドレーン領域（１０８）を注入し、
前記Ｐウェル（３０）内にＮ型ソースおよびドレーン領
域（１０８）を注入する段階；およびエミッタ領域（１
１０）を、前記エミッタ電極（９２）から前記ウィンド
ウ（７２）を通じ、前記バイポーラ能動エリア・ウェル
（２８Ｂ）内に拡散する段階；によって構成されること
を特徴とする方法。
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