JP3361110B2 - Ｃｍｏｓ構造を製作する方法 - Google Patents
Ｃｍｏｓ構造を製作する方法Info
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
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- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
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Description
【０００１】
【産業上の利用分野】本発明は半導体デバイスに関し、
特にＢＩＣＭＯＳプロセスに集積されるＣＭＯＳデバイ
スの製作方法に関する。
特にＢＩＣＭＯＳプロセスに集積されるＣＭＯＳデバイ
スの製作方法に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】半導
体の技術分野では、多機能のデバイスを集積する回路を
製作することが主流になりつつある。例えばＢＩＣＭＯ
Ｓ集積回路は、バイポーラおよびＣＭＯＳデバイスの両
者を含み、当該技術分野で望まれているものである。そ
れは両方の技術の長所が得られるからであり、より優れ
た特性を有する集積回路が製作され得るからである。
体の技術分野では、多機能のデバイスを集積する回路を
製作することが主流になりつつある。例えばＢＩＣＭＯ
Ｓ集積回路は、バイポーラおよびＣＭＯＳデバイスの両
者を含み、当該技術分野で望まれているものである。そ
れは両方の技術の長所が得られるからであり、より優れ
た特性を有する集積回路が製作され得るからである。
【０００３】バイポーラおよびＣＭＯＳデバイスを１つ
の回路に集積するに当たっては多くの問題が存在する。
従来のバイポーラ構造において、ＣＭＯＳデバイスを製
作すること、あるいはその逆は一般に不可能である。そ
のような多くの試みは、貧弱な特性を持った回路となっ
たり、多くの所要面積を必要とする回路となっていた。
従ってＢＩＣＭＯＳ集積回路の実用的な製作方法は、柔
軟性のある集積化工程および更に進んだスケール・メリ
ットを兼ね備えていなければならない。
の回路に集積するに当たっては多くの問題が存在する。
従来のバイポーラ構造において、ＣＭＯＳデバイスを製
作すること、あるいはその逆は一般に不可能である。そ
のような多くの試みは、貧弱な特性を持った回路となっ
たり、多くの所要面積を必要とする回路となっていた。
従ってＢＩＣＭＯＳ集積回路の実用的な製作方法は、柔
軟性のある集積化工程および更に進んだスケール・メリ
ットを兼ね備えていなければならない。
【０００４】以上の観点からＢＩＣＭＯＳプロセスに容
易に集積することができるＣＭＯＳ構造を製作する方法
が望まれている。
易に集積することができるＣＭＯＳ構造を製作する方法
が望まれている。
【０００５】本発明は、ＢＩＣＭＯＳプロセスに集積す
ることが可能なＣＭＯＳ構造を製作する方法を提供する
ことを目的とする。
ることが可能なＣＭＯＳ構造を製作する方法を提供する
ことを目的とする。
【０００６】本発明は、柔軟性のある集積化工程を有す
るＣＭＯＳ構造を製作する方法を提供することを他の目
的とする。
るＣＭＯＳ構造を製作する方法を提供することを他の目
的とする。
【０００７】本発明は、優れたスケール・メリットを有
するＣＭＯＳ構造を製作する方法を提供することを他の
目的とする。
するＣＭＯＳ構造を製作する方法を提供することを他の
目的とする。
【０００８】
【課題を解決するための手段】更なる他の目的および好
結果は、本発明に基づく以下に示す１つの実施例により
達成される。その実施例は、複数の能動素子領域を有す
るアイソレーション・モジュールを準備する工程を含
み、アイソレーション・モジュールには、少なくとも１
つのＮ型導電性のドープされたウェルおよび少なくとも
１つのＰ型導電性のドープされたウェルが形成される。
均質な第１窒化物層はその構造の表面上に形成され、前
記ドープされたウェル上に堆積している部分を除去す
る。ゲート酸化物は前記ドープされたウェルの露出部分
上に形成され、この工程は前記構造の表面上に均質な多
結晶半導体層を形成する前に行なわれる。均質な多結晶
半導体層をドーピングし、Ｎ型導電性のドープされたウ
ェル上に堆積している領域をＰ型導電性にし、Ｐ型導電
性のドープされたウェル上に堆積している領域をＮ型導
電性にする。ゲート電極は均質な多結晶半導体層から構
成され、ドープされたウェル内にソースおよびドレイン
領域の第１部分を自己整合法（ｓｅｌｆーａｌｉｇｎｅ
ｄ）で形成する際に用いられる。これら第１部分が形成
されると、前記ゲート電極に接する誘電体スペーサが形
成され、これはソースおよびドレイン領域の第２部分を
自己整合法で形成する際に用いられる。均質な第２窒化
物層は前記構造の表面上に形成され、均質な酸化物層は
均質な前記第２窒化物層上に形成される。ソースおよび
ドレイン・コンタクトはその後形成される。
結果は、本発明に基づく以下に示す１つの実施例により
達成される。その実施例は、複数の能動素子領域を有す
るアイソレーション・モジュールを準備する工程を含
み、アイソレーション・モジュールには、少なくとも１
つのＮ型導電性のドープされたウェルおよび少なくとも
１つのＰ型導電性のドープされたウェルが形成される。
均質な第１窒化物層はその構造の表面上に形成され、前
記ドープされたウェル上に堆積している部分を除去す
る。ゲート酸化物は前記ドープされたウェルの露出部分
上に形成され、この工程は前記構造の表面上に均質な多
結晶半導体層を形成する前に行なわれる。均質な多結晶
半導体層をドーピングし、Ｎ型導電性のドープされたウ
ェル上に堆積している領域をＰ型導電性にし、Ｐ型導電
性のドープされたウェル上に堆積している領域をＮ型導
電性にする。ゲート電極は均質な多結晶半導体層から構
成され、ドープされたウェル内にソースおよびドレイン
領域の第１部分を自己整合法（ｓｅｌｆーａｌｉｇｎｅ
ｄ）で形成する際に用いられる。これら第１部分が形成
されると、前記ゲート電極に接する誘電体スペーサが形
成され、これはソースおよびドレイン領域の第２部分を
自己整合法で形成する際に用いられる。均質な第２窒化
物層は前記構造の表面上に形成され、均質な酸化物層は
均質な前記第２窒化物層上に形成される。ソースおよび
ドレイン・コンタクトはその後形成される。
【０００９】
【実施例】図１は本発明に関するアイソレーション・モ
ジュール１０の断面図である。本説明で記述するアイソ
レーション・モジュール１０は、特定の物質、特定の導
電性および特定のドーパント濃度から構成されている
が、これらは変化しうる。アイソレーション・モジュー
ル１０はＢ．Ｖａｓｑｕｅｚ ａｎｄ Ｐ．Ｚｄｅｂｅ
ｌの米国特許４，９９４，４０６ ”Ｍｅｔｈｏｄ ｏ
ｆ Ｆａｂｒｉｃａｔｉｎｇ Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ Ｄｅｖｉｃｅｓ ＨａｖｉｎｇＤｅｅｐ ａｎｄ
Ｓｈａｌｌｏｗ Ｉｓｏｌａｔｉｏｎ Ｓｔｒｕｃｔ
ｕｒｅｓ”で開示され、教示されている方法で形成して
おり、その米国特許は１９８９年１１月３日に出願さ
れ、１９９１年２月１９日に特許されている。本発明は
他のアイソレーション・モジュールの型あるいは構造に
対しても使用することができる。
ジュール１０の断面図である。本説明で記述するアイソ
レーション・モジュール１０は、特定の物質、特定の導
電性および特定のドーパント濃度から構成されている
が、これらは変化しうる。アイソレーション・モジュー
ル１０はＢ．Ｖａｓｑｕｅｚ ａｎｄ Ｐ．Ｚｄｅｂｅ
ｌの米国特許４，９９４，４０６ ”Ｍｅｔｈｏｄ ｏ
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ｕｒｅｓ”で開示され、教示されている方法で形成して
おり、その米国特許は１９８９年１１月３日に出願さ
れ、１９９１年２月１９日に特許されている。本発明は
他のアイソレーション・モジュールの型あるいは構造に
対しても使用することができる。
【００１０】アイソレーション・モジュール１０は単結
晶シリコン基板１２から構成され、その基板はＰ型導電
性を有し、約２ｘ１０16から２ｘ１０17ａｔｏｍｓ／ｃ
ｍ3のドーパント濃度を有する。エピタキシャル・シリ
コン層１４は基板１２上に形成される。エピタキシャル
・シリコン層１４はＮ型導電性あるいはＰ型導電性であ
り、本実施例では１ｘ１０14ａｔｏｍｓ／ｃｍ3のオー
ダーの比較的低いドーパント濃度を有する。マスクレス
埋め込み層１６はエピタキシャル・シリコン層１４上に
形成される。埋め込み層１６はエピタキシャル・シリコ
ンから構成され、Ｎ型導電性を有し、３ｘ１０19から４
ｘ１０19ａｔｏｍｓ／ｃｍ3のオーダーのピーク・ドー
パント濃度を有する。エピタキシャル・シリコン層１８
は埋め込み層１６上に形成される。エピタキシャル層１
８は約１ミクロンの厚さを有し、Ｎ型導電性あるいはＰ
型導電性であり、５ｘ１０15ａｔｏｍｓ／ｃｍ3のオー
ダーのドーパント濃度を有する。一般に、能動素子はア
イソレーション・モジュール１０のエピタキシャル層１
８内で形成されるであろう。
晶シリコン基板１２から構成され、その基板はＰ型導電
性を有し、約２ｘ１０16から２ｘ１０17ａｔｏｍｓ／ｃ
ｍ3のドーパント濃度を有する。エピタキシャル・シリ
コン層１４は基板１２上に形成される。エピタキシャル
・シリコン層１４はＮ型導電性あるいはＰ型導電性であ
り、本実施例では１ｘ１０14ａｔｏｍｓ／ｃｍ3のオー
ダーの比較的低いドーパント濃度を有する。マスクレス
埋め込み層１６はエピタキシャル・シリコン層１４上に
形成される。埋め込み層１６はエピタキシャル・シリコ
ンから構成され、Ｎ型導電性を有し、３ｘ１０19から４
ｘ１０19ａｔｏｍｓ／ｃｍ3のオーダーのピーク・ドー
パント濃度を有する。エピタキシャル・シリコン層１８
は埋め込み層１６上に形成される。エピタキシャル層１
８は約１ミクロンの厚さを有し、Ｎ型導電性あるいはＰ
型導電性であり、５ｘ１０15ａｔｏｍｓ／ｃｍ3のオー
ダーのドーパント濃度を有する。一般に、能動素子はア
イソレーション・モジュール１０のエピタキシャル層１
８内で形成されるであろう。
【００１１】複数個のアイソレーション・トレンチ２０
はエピタキシャル層１８，埋め込み層１６，エピタキシ
ャル層１４を貫通し、基板１２に伸びる。トレンチ２０
はトレンチ・ライナ（ｌｉｎｅｒ）酸化物２２でライニ
ングされ、ポリシリコン２４で充填される。フィールド
酸化物領域２６はアイソレーション・モジュール１０の
表面上に形成され、アイソレーション・トレンチ２０に
より、半導体デバイスが形成される能動素子領域２８を
分離し絶縁する。
はエピタキシャル層１８，埋め込み層１６，エピタキシ
ャル層１４を貫通し、基板１２に伸びる。トレンチ２０
はトレンチ・ライナ（ｌｉｎｅｒ）酸化物２２でライニ
ングされ、ポリシリコン２４で充填される。フィールド
酸化物領域２６はアイソレーション・モジュール１０の
表面上に形成され、アイソレーション・トレンチ２０に
より、半導体デバイスが形成される能動素子領域２８を
分離し絶縁する。
【００１２】図２ないし図４は、本発明に基づく製造プ
ロセス途中のＣＭＯＳトランジスタ構造３０の部分断面
図である。これらの図中には１つのトランジスタの構成
のみが描かれているが、本発明はＣＭＯＳ構造を製作
し、そして特にＣＭＯＳプロセスをＢＩＣＭＯＳプロセ
ス・フローに集積することを意図している。
ロセス途中のＣＭＯＳトランジスタ構造３０の部分断面
図である。これらの図中には１つのトランジスタの構成
のみが描かれているが、本発明はＣＭＯＳ構造を製作
し、そして特にＣＭＯＳプロセスをＢＩＣＭＯＳプロセ
ス・フローに集積することを意図している。
【００１３】図２について説明する。能動素子領域２８
上でスクリーン（ｓｃｒｅｅｎ）酸化物層（図では示さ
れていない）を形成した後、能動素子領域２８のエピタ
キシャル・シリコン層１８はドープされ、ドープされた
ウェル３２を形成する。Ｐ型導電性のドープされたウェ
ル３２Ａは、ほう素のようなＰ型ドーパントを能動素子
領域２８のエピタキシャル・シリコン層１８に注入する
ことにより形成される。この工程によりＮチャネル・デ
バイスが構成される。Ｎ型導電性のドープされたウェル
３２Ｂは、リンのようなＮ型ドーパントを他の能動素子
領域２８のエピタキシャル・シリコン層１８に注入する
ことにより形成され、その領域ではＰチャネル・デバイ
スが構成される。ドープされたウェル３２は、一段階の
注入工程によって、又は、打ち込みエネルギおよび注入
量を多段階に分けて注入する工程によって形成される。
ドープされたウェル３２にはＰ型ドーパントおよびＮ型
ドーパントが同時にまたは別々に注入される。好適に
は、Ｐ型導電性のドープされたウェル３２Ａの表面濃度
は５ｘ１０16ａｔｏｍｓ／ｃｍ3のオーダーであり、Ｎ
型導電性のドープされたウェル３２Ｂの表面濃度は８ｘ
１０16ａｔｏｍｓ／ｃｍ3のオーダーである。
上でスクリーン（ｓｃｒｅｅｎ）酸化物層（図では示さ
れていない）を形成した後、能動素子領域２８のエピタ
キシャル・シリコン層１８はドープされ、ドープされた
ウェル３２を形成する。Ｐ型導電性のドープされたウェ
ル３２Ａは、ほう素のようなＰ型ドーパントを能動素子
領域２８のエピタキシャル・シリコン層１８に注入する
ことにより形成される。この工程によりＮチャネル・デ
バイスが構成される。Ｎ型導電性のドープされたウェル
３２Ｂは、リンのようなＮ型ドーパントを他の能動素子
領域２８のエピタキシャル・シリコン層１８に注入する
ことにより形成され、その領域ではＰチャネル・デバイ
スが構成される。ドープされたウェル３２は、一段階の
注入工程によって、又は、打ち込みエネルギおよび注入
量を多段階に分けて注入する工程によって形成される。
ドープされたウェル３２にはＰ型ドーパントおよびＮ型
ドーパントが同時にまたは別々に注入される。好適に
は、Ｐ型導電性のドープされたウェル３２Ａの表面濃度
は５ｘ１０16ａｔｏｍｓ／ｃｍ3のオーダーであり、Ｎ
型導電性のドープされたウェル３２Ｂの表面濃度は８ｘ
１０16ａｔｏｍｓ／ｃｍ3のオーダーである。
【００１４】ドープされたウェル３２の形成後、均質な
第１窒化物層３４は構造３０の表面全体に堆積される。
ＢＩＣＭＯＳプロセス・フローでは、均質な第１窒化物
層３４は図１のアイソレーション・モジュール１０の表
面全体に堆積される。好適実施例では均質な第１窒化物
層３４は約５００オングストロームの厚さを有する。そ
の後均質な第１窒化物層３４はマスクされ、ドープされ
たウェル３２上に堆積された部分は、構造３０の表面か
らエッチングにより除去される。そのマスクはフィール
ド酸化物領域２６上でわずかに重なり合い、均質な第１
窒化物層３４の一部分がエッチングにより除去された
後、ドープされたウェルは部分的に露出する。
第１窒化物層３４は構造３０の表面全体に堆積される。
ＢＩＣＭＯＳプロセス・フローでは、均質な第１窒化物
層３４は図１のアイソレーション・モジュール１０の表
面全体に堆積される。好適実施例では均質な第１窒化物
層３４は約５００オングストロームの厚さを有する。そ
の後均質な第１窒化物層３４はマスクされ、ドープされ
たウェル３２上に堆積された部分は、構造３０の表面か
らエッチングにより除去される。そのマスクはフィール
ド酸化物領域２６上でわずかに重なり合い、均質な第１
窒化物層３４の一部分がエッチングにより除去された
後、ドープされたウェルは部分的に露出する。
【００１５】均質な第１窒化物層３４のエッチング後、
そのスクリーン酸化物層（ここでは示されていない）は
ドープされたウェル３２上から除去される。この酸化物
エッチは当技術分野でよく知られた多くの方法により行
なうことが可能であるが、好適にはフッ化水素酸を用い
たウェット・エッチが用いられる。スクリーン酸化物層
（ここでは示されていない）を除去した後、１００オン
グストロームから１５０オングストロームの範囲の厚さ
を有するゲート酸化物層３６を、ドープされたウェル３
２上で成長させる。本実施例ではゲート酸化物層３６は
熱的に成長させているが、他の方法で形成することも可
能である。
そのスクリーン酸化物層（ここでは示されていない）は
ドープされたウェル３２上から除去される。この酸化物
エッチは当技術分野でよく知られた多くの方法により行
なうことが可能であるが、好適にはフッ化水素酸を用い
たウェット・エッチが用いられる。スクリーン酸化物層
（ここでは示されていない）を除去した後、１００オン
グストロームから１５０オングストロームの範囲の厚さ
を有するゲート酸化物層３６を、ドープされたウェル３
２上で成長させる。本実施例ではゲート酸化物層３６は
熱的に成長させているが、他の方法で形成することも可
能である。
【００１６】ゲート酸化物層３６の形成後、均質なポリ
シリコン層３８は構造３０の表面上に形成される。完全
なＢＩＣＭＯＳプロセスでは、均質なポリシリコン層３
８は図１のアイソレーション・モジュール１０の表面全
体に渡って形成される。はじめに、約５００オングスト
ロームの部分から構成さる均質なポリシリコン層３８の
第１部分は、ゲート酸化物層の形成後、直ちに形成され
る。この均質なポリシリコン層３８の第１部分は境界状
態を満足する。閾値注入は均質なポリシリコン層３８の
第１部分およびゲート酸化物層３６を通じて、ドープさ
れたウェル３２に対して行なわれる。これらの閾値注入
を行なった後、付加的なポリシリコンを均質なポリシリ
コン層３８上で形成し、全体の厚さを約３０００オング
ストロームにする。均質なポリシリコン層３８はＢＩＣ
ＭＯＳプロセスで形成されるバイポーラ・デバイスのレ
ジスタおよびベース電極を形成し、本説明ではＣＭＯＳ
ゲート電極を形成する。
シリコン層３８は構造３０の表面上に形成される。完全
なＢＩＣＭＯＳプロセスでは、均質なポリシリコン層３
８は図１のアイソレーション・モジュール１０の表面全
体に渡って形成される。はじめに、約５００オングスト
ロームの部分から構成さる均質なポリシリコン層３８の
第１部分は、ゲート酸化物層の形成後、直ちに形成され
る。この均質なポリシリコン層３８の第１部分は境界状
態を満足する。閾値注入は均質なポリシリコン層３８の
第１部分およびゲート酸化物層３６を通じて、ドープさ
れたウェル３２に対して行なわれる。これらの閾値注入
を行なった後、付加的なポリシリコンを均質なポリシリ
コン層３８上で形成し、全体の厚さを約３０００オング
ストロームにする。均質なポリシリコン層３８はＢＩＣ
ＭＯＳプロセスで形成されるバイポーラ・デバイスのレ
ジスタおよびベース電極を形成し、本説明ではＣＭＯＳ
ゲート電極を形成する。
【００１７】図３について説明する。均質なポリシリコ
ン層３８は、その形成後ドープされる。ＭＯＳ構造３０
では、ゲート電極となる均質なポリシリコン層３８の一
部は適切にドープされる。完全なＢＩＣＭＯＳプロセス
・フローにおいても、バイポーラ・デバイスのレジスタ
およびベース電極となる均質なポリシリコン層３８の一
部は適切に同時にドープされる。均質なポリシリコン層
３８はマスクされ、エッチングされ、ドーピングされ
る。ＭＯＳ構造３０では、ドープされたゲート電極４０
は均質なポリシリコン層３８から形成される。ドープさ
れたレジスタおよびベース電極は均質なポリシリコン層
３８をエッチングすることにより形成され、これは図１
のアイソレーション・モジュール１０のバイポーラ領域
で行なわれる。均質なポリシリコン層３８のエッチング
は好適にはリアクティブ・イオン・エッチングで行なわ
れるが、他のエッチング方法で行なってもよい。
ン層３８は、その形成後ドープされる。ＭＯＳ構造３０
では、ゲート電極となる均質なポリシリコン層３８の一
部は適切にドープされる。完全なＢＩＣＭＯＳプロセス
・フローにおいても、バイポーラ・デバイスのレジスタ
およびベース電極となる均質なポリシリコン層３８の一
部は適切に同時にドープされる。均質なポリシリコン層
３８はマスクされ、エッチングされ、ドーピングされ
る。ＭＯＳ構造３０では、ドープされたゲート電極４０
は均質なポリシリコン層３８から形成される。ドープさ
れたレジスタおよびベース電極は均質なポリシリコン層
３８をエッチングすることにより形成され、これは図１
のアイソレーション・モジュール１０のバイポーラ領域
で行なわれる。均質なポリシリコン層３８のエッチング
は好適にはリアクティブ・イオン・エッチングで行なわ
れるが、他のエッチング方法で行なってもよい。
【００１８】ゲート電極４０は均質なポリシリコン層３
８からエッチングされると、ソースおよびドレイン領域
４２が形成され、この構造ではソースおよびドレインは
互いに交換可能である。はじめに、ソースおよびドレイ
ン領域４２の第１部分が注入される。その注入は、ゲー
ト電極４０に対して自己整合する。ソースおよびドレイ
ン領域４２の第１部分を注入した後、ゲート電極４０に
接する側壁スペーサ４４は形成される。スペーサ４４は
当該技術分野でよく知られた方法によって形成され、そ
の方法は、均質な窒化物あるいは酸化物層をＰＥＣＶＤ
のような低温堆積プロセスで形成する工程を含み、スペ
ーサ４４はそこからエッチングされる。スペーサ４４の
形成は、ＢＩＣＭＯＳプロセス・フローにおけるバイポ
ーラ・デバイスのレジスタおよびベース電極に接するス
ペーサの形成と同時に行なわれる。側壁スペーサ４４は
ゲート電極４０に接して形成されると、ソースおよびド
レイン領域４２の第２部分は注入される。この注入は側
壁スペーサ４４に対して自己整合する。
８からエッチングされると、ソースおよびドレイン領域
４２が形成され、この構造ではソースおよびドレインは
互いに交換可能である。はじめに、ソースおよびドレイ
ン領域４２の第１部分が注入される。その注入は、ゲー
ト電極４０に対して自己整合する。ソースおよびドレイ
ン領域４２の第１部分を注入した後、ゲート電極４０に
接する側壁スペーサ４４は形成される。スペーサ４４は
当該技術分野でよく知られた方法によって形成され、そ
の方法は、均質な窒化物あるいは酸化物層をＰＥＣＶＤ
のような低温堆積プロセスで形成する工程を含み、スペ
ーサ４４はそこからエッチングされる。スペーサ４４の
形成は、ＢＩＣＭＯＳプロセス・フローにおけるバイポ
ーラ・デバイスのレジスタおよびベース電極に接するス
ペーサの形成と同時に行なわれる。側壁スペーサ４４は
ゲート電極４０に接して形成されると、ソースおよびド
レイン領域４２の第２部分は注入される。この注入は側
壁スペーサ４４に対して自己整合する。
【００１９】構造３０で記述するデバイスは、Ｎ型導電
性のソースおよびドレイン領域４２から構成される。こ
れはドープされたウェル３２ＡがＰ型導電性であること
による。Ｎ型導電性のソースおよびドレイン領域４２
は、砒素あるいは他のＮ型ドーパントを上記ドープされ
たウェル３２Ａに注入することにより形成される。ドー
プされたウェル３２がＮ型導電性を有するＭＯＳデバイ
スでは、ソースおよびドレイン領域４２をＰ型導電性に
するため、ほう素あるいは他のＰ型ドーパントを注入す
る。
性のソースおよびドレイン領域４２から構成される。こ
れはドープされたウェル３２ＡがＰ型導電性であること
による。Ｎ型導電性のソースおよびドレイン領域４２
は、砒素あるいは他のＮ型ドーパントを上記ドープされ
たウェル３２Ａに注入することにより形成される。ドー
プされたウェル３２がＮ型導電性を有するＭＯＳデバイ
スでは、ソースおよびドレイン領域４２をＰ型導電性に
するため、ほう素あるいは他のＰ型ドーパントを注入す
る。
【００２０】ソースおよびドレイン領域４２の形成後、
均質な窒化物層４６は構造３０の表面上に形成される。
均質な窒化物層４６は約５００オングストロームの厚さ
を有し、構造３０のイオン汚染バリアを形成する。低温
酸化物層４８は、その後窒化物層４６上かつ構造３０の
表面全体に堆積される。その堆積後、酸化物層４８はゲ
ート領域４０上で平坦化される。本実施例ではマスクレ
ス平坦化エッチが行なわれている。
均質な窒化物層４６は構造３０の表面上に形成される。
均質な窒化物層４６は約５００オングストロームの厚さ
を有し、構造３０のイオン汚染バリアを形成する。低温
酸化物層４８は、その後窒化物層４６上かつ構造３０の
表面全体に堆積される。その堆積後、酸化物層４８はゲ
ート領域４０上で平坦化される。本実施例ではマスクレ
ス平坦化エッチが行なわれている。
【００２１】酸化物層４８の堆積および平坦化の後、バ
イポーラ・デバイスのエミッタ・ベース構造を製作す
る。これはＢＩＣＭＯＳプロセスで現われるその次の工
程である。エミッタ・ベース構造の製作方法はＰ．Ｚｄ
ｅｂｅｌ ａｎｄ Ｂ．Ｖａｓｑｕｅｚの米国特許５，
０２６，６６３ ”Ｍｅｔｈｏｄ ｏｆ Ｆａｂｒｉｃ
ａｔｉｎｇ ａ Ｓｔｒｕｃｔｕｒｅ Ｈａｖｉｎｇ
ＳｅｌｆーＡｌｉｇｎｅｄ Ｄｉｆｆｕｓｅｄ Ｊｕｎ
ｃｔｉｏｎｓ”に示されており、これは１９８９年７月
２１日に出願され、１９９１年６月２５日に特許されて
いる。
イポーラ・デバイスのエミッタ・ベース構造を製作す
る。これはＢＩＣＭＯＳプロセスで現われるその次の工
程である。エミッタ・ベース構造の製作方法はＰ．Ｚｄ
ｅｂｅｌ ａｎｄ Ｂ．Ｖａｓｑｕｅｚの米国特許５，
０２６，６６３ ”Ｍｅｔｈｏｄ ｏｆ Ｆａｂｒｉｃ
ａｔｉｎｇ ａ Ｓｔｒｕｃｔｕｒｅ Ｈａｖｉｎｇ
ＳｅｌｆーＡｌｉｇｎｅｄ Ｄｉｆｆｕｓｅｄ Ｊｕｎ
ｃｔｉｏｎｓ”に示されており、これは１９８９年７月
２１日に出願され、１９９１年６月２５日に特許されて
いる。
【００２２】図４について説明する。バイポーラのエミ
ッタ・ベース構造が形成されるとＣＭＯＳデバイスに対
するソースおよびドレインのコンタクトが形成される。
はじめに、ソースおよびドレインのコンタクト開孔５０
は酸化物層４８，窒化物層４６，３４およびゲート酸化
物層３６を通じて形成される。その開孔はエピタキシャ
ル・シリコン層１８に伸びる。ソースおよびドレイン・
コンタクト開孔５０はコレクタ・コンタクト開孔と同時
に形成され、これはＢＩＣＭＯＳデバイス・フローにお
けるバイポーラ・デバイスで現われる。開孔５０はエッ
チングされた後、コンタクト・ポリシリコン５２で充填
され、コンタクト・ポリシリコン５２は平坦化され、リ
セス（ｒｅｃｅｓｓ）され、ポリシリコン５２の最上表
面は、酸化物層４８の最上表面よりも下側に位置するよ
うになる。コンタクト・ポリシリコン５２を形成し、Ｐ
型導電性のドープされたウェル３２Ａを有するデバイス
のソースおよびドレイン領域４２に対するコンタクトを
形成し、その際に砒素のようなＮ型ドーパントをドープ
する。コンタクト・ポリシリコン５２はまた、Ｎ型導電
性のドープされたウェル３２Ｂを有するデバイスのソー
スおよびドレイン領域４２に対するコンタクトを形成
し、その際ほう素のようなＰ型ドーパントをドープす
る。コンタクト・ポリシリコン５２をドープされたウェ
ル３２Ａ，３２Ｂと接触させるときは、その電気伝導性
は接触するウェルと同じでなければならない。コンタク
ト・ポリシリコン５２の形成はポリシリコンの形成と同
時に行なわれ、ＢＩＣＭＯＳプロセスにおけるバイポー
ラ・デバイスのコレクタおよびエミッタと接触する。
ッタ・ベース構造が形成されるとＣＭＯＳデバイスに対
するソースおよびドレインのコンタクトが形成される。
はじめに、ソースおよびドレインのコンタクト開孔５０
は酸化物層４８，窒化物層４６，３４およびゲート酸化
物層３６を通じて形成される。その開孔はエピタキシャ
ル・シリコン層１８に伸びる。ソースおよびドレイン・
コンタクト開孔５０はコレクタ・コンタクト開孔と同時
に形成され、これはＢＩＣＭＯＳデバイス・フローにお
けるバイポーラ・デバイスで現われる。開孔５０はエッ
チングされた後、コンタクト・ポリシリコン５２で充填
され、コンタクト・ポリシリコン５２は平坦化され、リ
セス（ｒｅｃｅｓｓ）され、ポリシリコン５２の最上表
面は、酸化物層４８の最上表面よりも下側に位置するよ
うになる。コンタクト・ポリシリコン５２を形成し、Ｐ
型導電性のドープされたウェル３２Ａを有するデバイス
のソースおよびドレイン領域４２に対するコンタクトを
形成し、その際に砒素のようなＮ型ドーパントをドープ
する。コンタクト・ポリシリコン５２はまた、Ｎ型導電
性のドープされたウェル３２Ｂを有するデバイスのソー
スおよびドレイン領域４２に対するコンタクトを形成
し、その際ほう素のようなＰ型ドーパントをドープす
る。コンタクト・ポリシリコン５２をドープされたウェ
ル３２Ａ，３２Ｂと接触させるときは、その電気伝導性
は接触するウェルと同じでなければならない。コンタク
ト・ポリシリコン５２の形成はポリシリコンの形成と同
時に行なわれ、ＢＩＣＭＯＳプロセスにおけるバイポー
ラ・デバイスのコレクタおよびエミッタと接触する。
【００２３】コンタクト・ポリシリコン５２が形成され
ドープされると、ゲート電極コンタクト開孔５４はエッ
チングにより形成され、その工程は酸化物層４８および
窒化物層４６をエッチングし、ポリシリコン・ゲート電
極４０を露出させる。ＢＩＣＭＯＳプロセスでは、バイ
ポーラ・デバイスのポリシリコン・レジスタおよびベー
ス電極に対するコンタクト開孔も同時に形成される。シ
リサイド５６は全ての露出したポリシリコン上で形成さ
れ、そのポリシリコンはゲート電極４０および構造３０
のコンタクト・ポリシリコン５２を含み、バイポーラ構
造における露出したポリシリコン上でも同様である。シ
リサイド５６が形成されると、コンタクト・メタル５８
はシリサイド５６上で形成される。シリサイド５６およ
びコンタクト・メタル５８の形成は当該技術分野で周知
の方法により行なわれる。
ドープされると、ゲート電極コンタクト開孔５４はエッ
チングにより形成され、その工程は酸化物層４８および
窒化物層４６をエッチングし、ポリシリコン・ゲート電
極４０を露出させる。ＢＩＣＭＯＳプロセスでは、バイ
ポーラ・デバイスのポリシリコン・レジスタおよびベー
ス電極に対するコンタクト開孔も同時に形成される。シ
リサイド５６は全ての露出したポリシリコン上で形成さ
れ、そのポリシリコンはゲート電極４０および構造３０
のコンタクト・ポリシリコン５２を含み、バイポーラ構
造における露出したポリシリコン上でも同様である。シ
リサイド５６が形成されると、コンタクト・メタル５８
はシリサイド５６上で形成される。シリサイド５６およ
びコンタクト・メタル５８の形成は当該技術分野で周知
の方法により行なわれる。
【図１】本発明に関連し使用されるアイソレーション・
モジュールの部分断面図。
モジュールの部分断面図。
【図２ないし図４】プロセス途中のＣＭＯＳ構造の部分
断面図。
断面図。
１２ 単結晶シリコン基板
１４ エピタキシャル・シリコン層
１６ 埋め込み層
１８ エピタキシャル・シリコン層
２０ アイソレーション・トレンチ
２２ トレンチ・ライナ酸化物
２４ ポリシリコン
２６ フィールド酸化物領域
２８ 能動素子領域
３２ ドープされたウェル
３４ 均質な窒化物層
３６ ゲート酸化物層
３８ 均質なポリシリコン層
４０ ゲート電極
４２ ソースおよびドレイン領域
４４ 側壁スペーサ
４６ 均質な窒化物層
４８ 低温酸化物層
５０ コンタクト開孔
５２ コンタクト・ポリシリコン層
５４ ゲート電極コンタクト開孔
５６ シリサイド
５８ コンタクト・メタル
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ピーター・ジェイ・ゼベル
ドイツ連邦共和国エステー・ハインリッ
ヒ、ボイヤーバーゲルスター．ツバイ・
デー・8193、フィッシャーロースル・ア
パートメンツ
(56)参考文献 特開 昭61−58265（ＪＰ，Ａ)
特開 昭59−204236（ＪＰ，Ａ)
特開 昭52−53666（ＪＰ，Ａ)
特開 昭62−277770（ＪＰ，Ａ)
Claims (2)
- 【請求項１】 複数の能動素子領域（２８）を有するア
イソレーション・モジュール（１０）を準備する工程； 少なくともいくつかの能動素子領域（２８）内にドープ
された複数のウェル（３２）を形成し、前記ウェルの少
なくとも１つ（３２Ｂ）はＮ型導電性を有し、前記ウェ
ルの少なくとも１つ（３２Ａ）はＰ型導電性を有すると
ころの構造（３０）を形成する工程； 均質な第１窒化物層（３４）を前記構造（３０）の表面
全体に形成する工程； 均質な第１窒化物層（３４）の一部分を前記ドープされ
たウェル（３２）上から除去する工程； 均質な第１窒化物層（３４）の前記一部分が以前存在し
ていた前記ドープされたウェル上にゲート酸化物層（３
６）を形成する工程； 均質な多結晶半導体層（３８）を前記構造（３０）の表
面全体に形成する工程； 少なくとも１つのＮ型ドープ・ウェル（３２Ｂ）上部に
設けられる領域がＰ型導電性を有し、少なくとも１つの
Ｐ型ドープ・ウェル（３２Ａ）上部に設けられる領域が
Ｎ型導電性を有するように、前記均質な多結晶半導体層
（３８）をドーピングする工程； ゲート電極（４０）を前記ドープされた均質な多結晶半
導体層（３８）から形成する工程； ソースおよびドレイン領域（４２）の第１部分を前記ド
ープされたウェル（３２）内部に形成する工程であっ
て、前記ゲート電極（４０）に対して自己整合であるよ
うに形成する工程； 前記ゲート電極（４０）に接する誘電体スペーサ（４
４）を形成する工程； 前記ソースおよびドレイン領域（４２）の第２部分を形
成する工程であって、前記誘電体スペーサ（４４）に対
して自己整合であるように形成する工程； 前記ゲート電極（４０）および前記誘電体スペーサ（４
４）を有する前記構造（３０）の表面全体に均質な第２
窒化物層（４６）を形成する工程； 均質な酸化物層（４８）を均質な前記第２窒化物層（４
６）上に形成する工程；前記均質な酸化物層（４８）を平坦化する工程； 能動素子領域の少なくともいくつかにおいて形成される
バイポーラ素子用のエミッタ ・ ベース構造を形成する工
程；および ソースおよびドレイン・コンタクト（５８）
を形成する工程； より成ることを特徴とするＣＭＯＳ構造（３０）を形成
する方法。 - 【請求項２】 複数の能動素子領域（２８）を有するア
イソレーション・モジュール（１０）を準備する工程； スクリーン酸化物層を前記複数の能動素子領域（２８）
上に形成する工程； 前記複数の能動素子領域（２８）の少なくともいくつか
にドーパントを注入してドープされた複数のウェル（３
２）を形成し、前記ドープされたウェルの少なくとも１
つ（３２Ｂ）がＮ型導電性を有し、前記ドープされたウ
ェルの少なくとも１つ（３２Ａ）がＰ型導電性を有する
ところの構造（３０）を形成する工程； 均質な第１窒化物層（３４）を前記構造（３０）の表面
全体に形成する工程； 均質な第１窒化物層（３４）の一部分を前記ドープされ
たウェル（３２）上から除去する工程； 前記スクリーン酸化物層を除去する工程； 前記均質な第１窒化物層（３４）の前記一部分が以前存
在していた前記ドープされたウェル上にゲート酸化物層
（３６）を成長させる工程； 均質な第１ポリシリコン層（３８）を前記構造（３０）
の表面全体に形成する工程； 前記ドープされたウェル（３２）に閾値注入を行う工
程； 均質な第１ポリシリコン層（３８）上に均質な第２ポリ
シリコン層（３８）を堆積する工程； 少なくとも１つのＮ型ドープ・ウェル（３２Ｂ）上部に
設けられる領域がＰ型導電性を有し、少なくとも１つの
Ｐ型ドープ・ウェル（３２Ａ）上部に設けられる領域が
Ｎ型導電性を有するように、前記均質な第２ポリシリコ
ン層（３８）をドーピングする工程； 均質な第１および第２のドープされたポリシリコン層
（３８）をエッチングしてゲート電極（４０）を形成す
る工程； 前記ドープされたウェル（３２）内のソースおよびドレ
イン領域（４２）の第１部分に注入を行う工程であっ
て、前記ゲート電極（４０）に対して自己整合であるよ
うに注入する工程； 前記ゲート電極（４０）に接する誘電体スペーサ（４
４）を形成する工程； 前記ソースおよびドレイン領域（４２）の第２部分に注
入を行う工程であって、前記誘電体スペーサ（４４）に
対して自己整合であるように注入する工程； 前記ゲート電極（４０）および前記誘電体スペーサ（４
４）を有する前記構造（３０）の表面全体に均質な第２
窒化物層（４６）を形成する工程； 均質な酸化物層（４８）を均質な前記第２窒化物層（４
６）上に形成する工程；前記均質な酸化物層（４８）を平坦化する工程； 能動素子領域の少なくともいくつかにおいて形成される
バイポーラ素子用のエミッタ ・ ベース構造を形成する工
程；および ソースおよびドレイン・コンタクト（５８）
を形成する工程； より成ることを特徴とするＣＭＯＳ構造（３０）を形成
する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US58886790A | 1990-09-27 | 1990-09-27 | |
| US588867 | 1990-09-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04262570A JPH04262570A (ja) | 1992-09-17 |
| JP3361110B2 true JP3361110B2 (ja) | 2003-01-07 |
Family
ID=24355632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27499491A Expired - Lifetime JP3361110B2 (ja) | 1990-09-27 | 1991-09-27 | Ｃｍｏｓ構造を製作する方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0477683B1 (ja) |
| JP (1) | JP3361110B2 (ja) |
| KR (1) | KR100246653B1 (ja) |
| DE (1) | DE69129828T2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
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