JPH07105457B2 - 半導体デバイスの形成方法 - Google Patents

半導体デバイスの形成方法

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JPH07105457B2
JPH07105457B2 JP1270502A JP27050289A JPH07105457B2 JP H07105457 B2 JPH07105457 B2 JP H07105457B2 JP 1270502 A JP1270502 A JP 1270502A JP 27050289 A JP27050289 A JP 27050289A JP H07105457 B2 JPH07105457 B2 JP H07105457B2
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ポール・ジヤ‐ミン・サング
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Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は半導体デバイス及びその製造方法に係り、より
詳細に言えば、反転イメージ（reverse image）処理を
用いて半導体デバイスを製造する時に必要なアライメン
ト（整列）を自動的に行わせる自動整列方法に関する。
B.従来の技術 集積回路用の半導体デバイスを改良するための主要な努
力は、デバイスの寸法を小さくすること及びデバイス間
の間隔を狭くすることと、半導体チツプ上のデバイスの
異なつたフアミリーを効率よく製造することとに向けら
れている。その例として、同じ半導体チツプ上にバイポ
ーラ・トランジスタ・デバイスとCMOSトランジスタ・デ
バイスの両方を含むBICMOS論理回路を製造することに大
きな努力が払われていることが挙げられる。そのような
BICMOS論理回路の製造を容易にするためには、多くの複
雑なステツプとか、高価な処理工程などを必要とせず、
効果的に製造することの出来る処理方法が必要である。
加えて、製造された論理回路は、小さく、そして高密度
に配置された高性能デバイスを与えるものでなければな
らない。
デバイスの小さな寸法とデバイス間の狭い間隔とを得る
ための１つの公知の半導体の製造方法は、「ロスト・ワ
ツクス」処理、または「反転イメージ」（reverse imag
e）処理と呼ばれている方法である。そのような処理方
法においては、スタツド、または突起物のような保護構
造がシリコンのウエハ上に形成される。そしてドーピン
グ処理、あるいは他の処理がマスクのような保護構造を
用いて遂行される。このような保護構造は、処理の最終
ステツプで除去される。この方法の例は、米国特許第45
71817号、ヨーロツパ特許出願EP第128751号及び1983年
のIEDMのジヤモト（J.Jiyamoto）等の「VLSI回路のため
の1.0ミクロンのＮ型井戸のCMOS/バイポーラ技術」（A
1.0 Micron N−Well CMOS/Bipolar Technology for VLS
I Circrits）の第63頁乃至第66頁に記載されている。
BICMOSデバイスの製造に関するものとして、米国特許第
4299024号、米国特許第4475279号、米国特許第4507847
号、米国特許第4484388号、米国特許第4637125号、米国
特許第4486942号、1983年のIEDM刊行物のワルチク（F.W
alczyk）等の「CMOSとバイポーラを組合せたVLSIの処理
方法」（A Merged CMOS/Bipolar VLSI Process）の第59
頁乃至第62頁、及び1984年のIEDMのヒグチ（H.Higuch
i）の「CMOSFETと混在され小さくしたバイポーラ・デバ
イスの構造と性能」（Performance and Structures of
Scaled−Down Bipolar Device Merged with CMOSFETS）
の684頁乃至第687頁がある。
本出願人に係る米国特許第4419809号はMOSFETのドレイ
ン領域を形成するために、上述した刊行物IEDMに記載さ
れた「ロスト・ワツクス」方法を使用している。
本出願人に係る米国特許第4508579号は酸化物の側壁で
形成された絶縁体スタツドを使用した横型デバイス構造
を形成する方法を記載している。
本出願人に係る米国特許第4160991号は密接した間隔の
ベース・コンタクトとエミツタ・コンタクトを有する高
性能のバイポーラ・トランジスタの製造方法が記載され
ている。
以上のことを要約すると、寸法が小さくて、相互の間隔
が狭いデバイス領域を持つ半導体デバイスを製造する方
法は、従来の技術に大きな貢献を与えてきた。このよう
な処理方法は、特に、異なつたデバイスのタイプに経済
的に、且つ効果的に応用することが出来るならば、その
価値は一層増加するであろう。
C.発明が解決しようとする問題点 本発明の主目的は半導体デバイスの新規な製造方法を提
供することにある。
本発明の他の目的は、寸法が小さく、高密度に配置され
た半導体デバイスを製造する方法を提供することにあ
る。
本発明の他の目的は、バイポーラ、絶縁ゲート及びBICM
OS論理回路デバイスの製造に対して、経済的かつ効果的
に適用することの出来る方法を提供することにある。
本発明の他の目的は、微少で高密度に配置したデバイス
領域を有する新規な半導体デバイスを提供することにあ
る。
D.問題点を解決するための手段 本発明に従って、第１の導電型の第１のドープ領域を有
する半導体材料の基体上に半導体デバイスを形成する新
規な方法が与えられ、その方法は、 第１のドープ領域上にスタツドを形成することと、スタ
ツドに隣接した第１のドープ領域の表面に第２の導電型
の第２のドープ領域を形成するために、スタツドをマス
クとして使用することと、スタツドに絶縁材料の側壁を
形成することと、側壁内に第１のデバイス・コンタクト
を形成することと、第１のデバイス・コンタクト及び第
２のデバイス・コンタクトが側壁によつて分離されるよ
うに、側壁に隣接した第２のドープ領域上に第２のデバ
イス・コンタクトを形成することと含んでいる。
本発明の実施例において、第２のデバイス・コンタクト
を形成するステツプは、第１のドープ領域、スタツド及
び側壁の全体を覆つて、導電性材料の層を一様に形成す
ることと、その導電性材料の層を形成した後、側壁の高
さと等しい厚さか、または側壁の高さよりも低い厚さ
に、その導電性材料の層を平坦化することとを含んでい
る。
本発明の方法は、バイポーラ・トランジスタ、または絶
縁ゲートトランジスタ及び上記の両方のトランジスタを
含む新規なBICMOSトランジスタを製造するのに効果的に
用いることが出来る。更に、本発明の方法は、自動的に
整列（self−alignment）され、密接して配列されたデ
バイス領域と、本発明の処理に従つたコンタクトとを使
用する他の任意のタイプの半導体デバイスを製造するの
に使用することが出来る。
E.実施例 以下に説明する本発明の実施例は、一対のＮチヤンネル
及びＰチヤンネル・エンハンスメント・モードCMOSデバ
イス及びNPNバイポーラ・トランジスタを含むBICMOSデ
バイスの製造方法に向けられている。然しながら、ここ
に説明されている特定の導電型及びその不純物濃度は説
明の冗長を避けるために１例として示されたものである
ことは理解されるべきである。従つて、不純物の導電型
を反対導電型とし、その濃度を適当に調節することによ
つて、異なつた濃度のCMOSトランジスタ・デバイスとPN
Pバイポーラ・トランジスタを製造するために、当業者
が容易に本発明を適用することが出来るのは自明であ
る。また、本発明はBICMOSデバイスの製造に止まらず、
バイポーラ・デバイスと絶縁ゲート・デバイスとが混在
している半導体デバイスを製造することや、高密度で高
度に整列されたデバイス領域を必要とする他の型の半導
体デバイスの製造にも利用することが出来る。
第１図を参照すると、Ｐ型シリコンの単結晶材料のウエ
ハ、即ち基体10が示されており、この基体10は、＜100
＞結晶軸方向と、10乃至20オーム/cmの範囲の抵抗率を
持つていることが望ましい。Ｎ＋サブコレクタ領域12
は、例えば約１×1019乃至１×1020原子/cm3の範囲の濃
度の砒素（As）イオンを注入する通常のイオン注入処理
によつて形成される。代案として、Ｎ＋サブコレクタ領
域12は、通常の拡散処理によつて形成することが出来
る。
第２図において、Ｐ−エピタキシヤル層14は、例えば通
常の低圧のシリコン・エピタキシヤル処理を使用して、
ｎ＋サブコレクタ層12上に成長される。Ｐ−エピタキシ
ヤル層14は約0.6乃至1.5ミクロンの範囲の厚さに形成さ
れるのが望ましい。
次に第３図を参照すると、一対のＮ導電型井戸領域14
A、14Cが、そのままに残されたＰ−領域14Bと結合する
ように層14中に形成されている。領域14A及び14Cは、例
えば標準的なホトリソグラフのマスク処理技術を使用す
ることによつて、領域14Bを除いて砒素（As）イオン、
または燐（Ｐ）イオンを選択的にイオン注入することに
よつて形成される。領域14A及び14Cは、通常のドーパン
ト・ドライブイン処理を使用して形成することも出来
る。
第４図を参照すると、４つの深い隔離領域16、18、20、
22が井戸14A、14B、14Cの横方向の境界に形成されてい
る。図示の実施例においては、深い隔離領域16、18、2
0、22は、夫々Ｔ字形にされており、層12を貫通して下
方に延びる深いトレンチ部分（Ｔ字の基部）と、デバイ
スの表面にあり、且つ隣接井戸中に一部突出し浅いＴ字
形の頭部分とで構成されている。隣接した深い隔離両1
6、18は、井戸14A中に後刻形成されるトランジスタ・デ
バイスを、他のトランジスタと電気的に絶縁するための
用いられる。同様に、隣接した深い隔離領域18、20と、
20、22とは、井戸14B及び14C中に、後で行われる処理に
よつて形成されるトランジスタを他のトランジスタと電
気的に絶縁するために用いられる。浅い隔離領域24が、
井戸14C中で且つ隔離領域20のＴ字形の頭部分から横方
向に隔離して形成さて、この領域は、後で行われる処理
によつて形成されるバイポーラ・トランジスタの各素子
を絶縁するために用いられる。隔離領域24は、深い隔離
領域20の頭部分から、例えば第１乃至10ミクロンの距離
DIだけ離れて、井戸14C中に設けられている。
浅い隔離領域24及びＴ字型の深い隔離領域16、18、20、
22は、例えば通常の酸化物蝕刻隔離（recessed oxide i
solation−ROI）処理、または浅いトレンチ隔離（shall
ow trench isolation）処理を用いて形成することが出
来る。深い隔離領域、即ち隔離トレンチ領域16、18、2
0、22のＴ字形の頭部分を形成した後に、例えば二酸化
シリコン（SiO2）または多結晶シリコンを満す通常の深
いトレンチ隔離方法によつて、深いトレンチ部分が形成
される。浅い隔離領域及び深い隔離領域を形成する上述
の方法は、当業者には公知であり、深いトレンチ領域を
最初に形成したければ、上述の工程を逆にすることが出
来る。
第５図を参照すると、隔離領域20、24の間にあり、且つ
井戸14Cの上表面からサブコレクタ層12の方へ下方に延
びているＮ＋サブコレクタ貫通領域28が形成されてい
る。サブコレクタ貫通領域28は、例えば隔離領域20、24
の間の井戸14CにPOCl3を拡散する通常の処理によつて形
成される。この拡散処理は湿った酸素雰囲気中で加熱酸
化させる通常の酸化処理によつて行われる。この拡散処
理は、サブコレクタ貫通領域28を完成するために燐ドー
パントを下方にドライブし、そして、同時にバイスを表
面上に酸化層34を形成する。酸化層34は、例えば約100
乃至500オングストロームの厚さに形成されるが、サブ
コレクタ貫通領域28の表面の所では、より厚く形成され
るのが望ましい。
第５図を参照して説明を続けると、MOSトランジスタが
形成される井戸14A、14Bの表面の導電度は、MOSトラン
ジスタの所望の閾値電圧VTを与えるように調節される。
井戸14A中に形成されるＰチヤンネルMOSFETに対して、M
OSトランジスタがエンハンスメント型か、またはデプレ
ツシヨン型かに応じて、例えば、硼素イオンか、燐イオ
ン、またはそれら両方のイオンが、井戸の表面に選択的
に浅くイオン注入され、これにより、約１乃至10×1012
原子/cm3のドーズで領域30を形成する。井戸14B中に形
成されるＮチヤンネルMOSFETに対して、硼素イオンが、
井戸の表面に選択的に浅くイオン注入され、これによ
り、約１乃至５×1012/cm3のドーズで領域32を形成す
る。
第６図を参照して説明すると、導電性材料の層36が層34
の上に形成される。本発明の目的に適している層36の導
電性材料は、多結晶シリコン、硅化物（金属硅化物被覆
を持つ多結晶シリコンを含む）のような高温度に耐え、
且つ高い導電度の導体、例えば硅化タングステン（WS
i2）のような耐火性材料である。本発明の実施例におい
て、多結晶シリコン層36は、通常の化学的蒸着（CVD）
処理によつて形成された厚さが約2000乃至6000オングス
トロームの範囲にある真性（ドープされていない）の多
結晶シリコン（ポリシリコン）である。
多結晶シリコン層36を形成した後、井戸14A、14B、14C
を覆う層36の領域37A、37Cは、砒素（As）イオン、また
は燐（Ｐ）イオンの通常の選択的イオン注入を用いてＮ
＋濃度にドープされる。同様に、井戸14Bの上の層36の
領域37Bは、通常の選択的イオン注入を用いてＰ＋濃度
にドープされる。この工程を簡単化したい場合、密閉式
（in situ）でドープすることによつて、多結晶シリコ
ン層36は、２×1020原子/cm3よりも大きい値のＮ＋濃度
に形成される。
多結晶シリコン層36を形成した後に、二酸化シリコン
（SiO2）の付加的な層38を通常のCVD処理によつて形成
することが出来る。この付加的な層38を設ける場合、二
酸化シリコン層38は約100乃至500オングストロームの厚
さにするのが望ましく、この層は、以下に説明するスタ
ツドの外郭の画定を容易にする機能と、その後形成され
る窒化物の層40と層36との間の内部歪みを緩和する機能
とを持つている。窒化物の層40は、倒えば通常のCVD処
理によつて約1000乃至2000オングストロームの厚さに形
成される。
層34、36、38、40を形成した後に、通常のホトリソグラ
フ処理を用いて、ホトジストのマスク領域42、44、46が
形成される。マスク領域42、44は、井戸14A、14Bの領域
の中心部に置かれ、これらの領域には、その後の処理で
完成されるCMOSトランジスタのゲートが形成される。マ
スク領域46は、井戸14Cの領域の中心部（即ち、隔離領
域22のエツジと、隔離領域24のエツジの中間部）に置か
れ、この領域には、その後の処理で完成されるバイポー
ラ・トランジスタのエミツタが形成される。
第７図を参照して説明を続けると、ホトレジストのマス
ク領域42、44、46で被われている層36、38、40以外の部
分、下層の酸化層34を露出させるために、良好な選択性
と適当な異方性とを持つ処理、例えば反応イオン蝕刻処
理（RIE）によつて除去される。適当なRIE処理の蝕刻材
料として、窒化シリコン層40を除去するためにはCF
4（四フツ化炭素）＋O2（酸素）が用いられ、酸化シリ
コン層38を除去するためにはCF4＋H2（水素）が用いら
れ、そして、多結晶シリコン層36を除去するためにはCl
2（塩素）＋Ar（アルゴン）、またはCF4＋O2である。次
に、ホトレジストのマスク領域42、44、46は、井戸領域
14A、14B、14C上のスタツド48、50、52の外郭を画定す
るために、酸化プラズマによつて剥離される。スタツド
48、50、52中に残留した層の部分は、上述したような層
36にドーピングを施すことによつて、夫々Ｎ＋、Ｐ＋、
Ｎ＋にドープされている。若し、層36が上述したような
代案に従つて、密閉式でＮ＋にドープされたとすれば、
これらの同じ部分はＮ＋にドープされている。
第８図を参照して更に説明すると、スタツド48、50、52
の領域以外の外側の酸化層34は、例えば四フツ化炭素
（CF4）のプラズマ蝕刻、または希釈されたフツ化水素
酸の蝕刻によつて除去される。サブコレクタ貫通領域28
の上の層38の厚さの方が、デバイス表面上にある厚さよ
りも厚いので、層の保護部分60は、上述した蝕刻処理の
後でも残留している。酸化層34を除去した後、井戸14B
の表面をマスクするためのホトリソグラフの保護マスク
61が、隔離領域18と24の間のデバイスの表面上に形成さ
れる。次に、通常の硼素の全体的イオン注入が、１×10
12原子/cm3乃至１×1013原子/cm3のドーズで遂行され
る。この硼素ヒオン注入は、スタツド48の下の部分を除
く井戸14Aの表面領域を、Ｐ型に低濃度にドープされた
ドレイン（lightly doped drain−LDD）領域54A、54Bに
変換し、且つスタツド52の下の部分を除く井戸14Cの表
面領域を、Ｐ型の内部／外部ベースの包囲領域58に変換
する。
次に、第９図を参照して説明すると、ホトリソグラフ用
の一対の保護マスク63、65が井戸14A、14C上に形成され
る。次に、通常の全体的な砒素イオン注入が１乃至10×
1013原子/cm3のドーズで遂行される。このイオン注入は
スタツド50の下の部分を除く井戸14Bの領域を、Ｎ型のL
DD領域56A、56Bに変換する。ホトリソグラフのマスクが
除去された結果のデバイスが第10図に示されている。
第11図を参照して説明すると、上述したLDD領域及びベ
ース包囲領域を形成するためのイオン注入を行つた後、
スタツド48、50、52の夫々の側壁を形成するように、二
酸化シリコンの側壁62が設けられる。説明を簡単化する
ために、スタツド48に形成されている側壁62は、記号Ａ
を付し、スタツド50に形成されている側壁は記号Ｃを付
し、そしてスタツド52に形成されている側壁は、記号Ｅ
を付してある。第11図に示した構造の平面図を示す第11
A図を参照すると、スタツド48、50は完全に２つ分離さ
れており、夫々の領域には、後で施される処理によつて
完成されるCMOSトランジスタの活動領域が形成される。
従つて、LDD領域54A、54B、56A、56Bは、夫々のスタツ
ド48、50によつて間隔を開けられ電気的に隔離された領
域を構成している。然しながら、スタツド52は、その側
壁62Eによつて包囲されており、その領域中には、後の
処理によつて完成されるバイポーラ・トランジスタの活
動領域が形成される。包囲領域58は、スタツド52を取り
込んだ１個の電気的領域を構成している。
側壁62は、先ず、例えば約1000乃至5000オングストロー
ムの範囲の一様な厚さの二酸化シリコン（SiO2）層（図
示せず）を形成するように通常のCVD処理によつて形成
される。上述のような一様の厚さを持つ二酸化シリコン
層を形成した後、CF4＋O2のような異方性RIE蝕刻材料を
用いることによつて、垂直の側壁62を残して、二酸化シ
リコン層の水平部分を除去する。
第12図を参照して説明を続けると、側壁がスタツド48、
50、52の垂直面を被つているので、少なくともスタツド
の高さまでか、または、側壁62の垂直高さの厚さD2ま
で、金属性硅化物面64Aを披着した硅化物の層64が、デ
バイスの表面全体を一様に被つて被着される。硅化物層
64は、例えば通常の低圧CVD処理によつて形成される。
硅化物層64はを形成した後、この層64は第12図に示した
デバイスを形成するように、側壁の上面と、スタツドの
上面とが等しくなるように平坦化される。この平坦化処
理は、例えばホトレジスト・リフロー及びRIEエツチ・
バツク処理によるか、または化学的／物理的研磨処理に
よつて行われる。良好な化学的／物理的研磨処理は米国
特許第3911562号に示されている。
ホトレジスタ・リフロー及びRIEエツチ・バツク処理の
例は、1987年のIEDMのフユーズ（Fuse）等による「新し
い平坦化処理によるトレンチ隔離技術の実際」（A Prac
tical Trench Isolation Technology with a Novel Pla
narization Process）の732頁乃至734頁に記載されてい
る。この文献の記載を簡単に説明すると、先ず、二酸化
シリコンの大きな谷間が第１のホストレジストで充満す
る処理が行われる。二酸化シリコンの薄い層がデバイス
全体にスパツタされ、そして、スパツタされ二酸化シリ
コン上に被着された第２のホトレジストの平坦化が行わ
れる。第２のホトレジストは、スパツタされ被着された
二酸化シリコンの表面に対して蝕刻される。次に、スパ
ツタされ被着された二酸化シリコン、ホトレジストの薄
膜及びその下の二酸化シリコン層は、CHF3、C2F6及びO2
のガスによつて所望の厚さに蝕刻される。
層64の平坦化の後、スタツド50を取り巻く層64の領域64
Bは砒素（As）で選択的にドープされ、他方、スタツド4
8及び52を取り巻く層64の領域64Cは、硼素で選択的にド
ープされる。両方の領域64B及び64Cは約１乃至10×1020
原子/cm3の濃度でドープされる。これらの両方のドーピ
ングは、ホトリソグラフのマスクを用いた通常のイオン
注入処理により行われる。
第14図、第14A図を参照して説明すると、層64は、参照
記号66A、66B、68A、68B及び70で示された５つの独立し
た領域を形成するために外郭が画定され、領域70は、ス
タツド52及び側壁62Eを取り巻く矩形のリングを形成し
ている。導電性の領域66A、66Bは、スタツド48の側壁を
挟んで対向して隣接しており、前者はLDD注入領域54Aを
覆い、後者はLDD注入領域54Bを覆うように、隔離トレン
チ18のエツジを越えて突出している。領域68A、68Bはス
タツド50の側壁を挟んで対向して隣接しており、前者は
LDD注入領域56Aを覆うように、隔離トレンチ18のエツジ
を越えて突出しており、後者はLDD注入領域56Bを覆うよ
うに、隔離トレンチ20のエツジを越えて突出している。
導電性の領域70はスタツド52の側壁を取り巻くリングを
形成し、その左半分（図面に示された方向で）は、内部
／外部のベース包囲領域58のエツジから突出しており、
右半分は、ベースの包囲領域の他の側を覆つた上隔離ト
レンチ22のエツジを越えて延びている。
第14図に示したように、導電性の領域66、68及び70を形
成するために、層64の外郭を画定することは、例えばCF
4＋H2のような適当なBIEの蝕刻材料と、通常のホトリソ
グラフ用のマスクを使用することによつて行われる。
第15図を参照して説明を続けると、領域66A、66B、68
A、68B及び70の外郭の画定を行つた後に、デバイスの露
出した表面上に約1000乃至5000オングストロームの厚さ
の二酸化シリコンの層72を形成するために、このデバイ
スは加熱酸化処理に差し向けられる。窒化物で保護され
ているデバイスの露出表面及びスタツド48、50、52の表
面上には勿論、層72は形成されない。更に、上述の加熱
酸化処理は、領域66A、66B、68A、68B及び70から不純物
をデバイスを下方にドライブするように第15図のデバイ
スに作用して、ソース、ドレイン領域54A、54B及びソー
ス、ドレイン領域56A、56Bの形成と、外部のベース領域
58の形成とを完成させる。
次に、第16図を参照して説明すると、井戸14Cの上のス
タツド52は、井戸の表面の露出領域に結合している側壁
62Eの部分だけを残して除去される。スタツド52は先
ず、CF4/O2プロズマ蝕刻か、または熱い燐酸（H3PO4）
浴によつて除去される。比較的薄い二酸化シリコン層38
は、BHF浴に浸漬することによつて、遥かに厚い層72及
び二酸化シリコンの側壁62Eに殆ど影響を与えることな
く除去される。多結晶シリンコン層36は、例えばピロカ
テキンの蝕刻により除去され、そして二酸化シリコン層
34はBHFの蝕刻により除去される。BHFの蝕刻による二酸
化シリコン層34を除去するステツプは、デバイス面まで
蝕刻したり、または、次に形成されるバイポーラ・トラ
ンジスタの性質に悪影響を与えることがないように、井
戸14Cの面で停止するよう注意深く制御されねばならな
いことは注意を払う必要がある。
スタツド52を除去した後、領域14C中の埋め込まれたサ
ブコレクタの注入領域74は、砒素イオン、または燐イオ
ンの通常のイオン注入によつて形成される。領域14C以
外の他のデバイスは、多結晶シリコン領域66A、66B、68
A、68B、70を覆う層72と、スタツド48及び50とによつて
マスクされているので、このイオン注入は、スタツド52
を除去することによつて側壁62E内に開口したウインド
ウを通してのみ作用する。サブコレクタ貫通領域28の表
面は、そのイオン注入を行うために露出される。然しな
がら、サブコレクタ貫通領域28のドーパント濃度は、サ
ブコレクタ領域74の不純物濃度よりも遥かに高いので、
サブコレクタ貫通領域28は殆ど変化しない。
サブコレクタの注入領域74を形成した後に、内部のベー
ス領域75を形成するために、硼素イオンによる通常の全
体的なイオン注入が、１乃至10×1012原子/cm3の範囲の
ドーズで遂行される。
内部のベース領域75を形成した後に、エミツタ領域76を
形成するために、砒素イオンによる通常の全体的なイオ
ン注入が、１乃至10×1015原子/cm3の範囲のドーズで遂
行される。代案として、エミツタ領域76は、以下に説明
するように、被着されたエミツタ用の多結晶シリコンか
ら拡散させるか、または、この拡散処理と上述のイオン
注入処理との両方から拡散させることが出来る。埋め込
み領域74、内部のベース領域75及びエミツタ領域76は、
上述の順序とは別の順序で形成することが出来ることは
注意を要する。
上述のイオン注入のステツプの各々において、多結晶シ
リコン領域66A、66B、68A、68B、70を覆う層72及びスタ
ツド48、50は硼素イオン及び砒素イオンが下部のデバイ
ス領域に入るのを防ぐために、上述した態様でイオン注
入阻止マスクとて機能する。また、上述したように、サ
ブコレクタ貫通領域28のドーパント濃度は十分に高いの
で、サブコレクタ貫通領域28は、これらのイオン注入処
理によつて影響を受けることはない。
第17図を参照すると、約１乃至10×1020原子/cm3の程度
の不純物濃度を持つ砒素が密閉式でドープされた層80
が、側壁62Eの露出された内面と、エミツタ領域76との
上に形成される。層80を形成した後、層80の導電率を高
くするために、第18図に示したように、金属硅化物の層
82が層80の上に形成される。この代案として、層80は、
砒素イオンの通常のイオン注入処理によつて、約１乃至
10×1020原子/cm3程度の不純物濃度で後刻、ドープされ
る真性の多結晶シリコン層であつてもよい。層80は、例
えば低圧CVD処理によつて形成される。層82は、例えば
チタンのような金属を層80の上に蒸着、またはスパツタ
することにより物理的に被着し、その後、合金焼結アニ
ール（alloy sintering anneal）処理を施して、それを
金属硅化物に変換することによつて形成される。エミツ
タ領域76を層80からの不純物の拡散によつて形成させ、
または層80からの不純物の拡散によつてエミツタ領域の
不純物濃度を高めたい場合には、層82を形成する前に、
エミツタ領域に対して、約800℃乃至950℃の温度のドー
パント・ドライブイン・アニール処理を行う。
第18図を参照して更に説明を続けると、スタツド48、50
の上面の窒化物の頭の層40は、燐酸（H3PO4）の蝕刻に
より除去され、第18図に示されたようなスタツド48′、
50′に変化される。
第19図を参照すると、多結晶シリコン領域66A、66B、68
A、68B、及び70の表面部分を露出させるためのコンタク
ト孔84、86、88、90、及び92が、通常の蝕刻処理によつ
て作られるおとが示されている。また、通常の処理によ
つて、金属の接続導体94、96、98、100、102、104、10
6、108及び110が作られる。金属コンタクト94、98、10
0、104及び110がコンタクト孔84、86、88、90及び92に
設けられる。金属コンタクト96及び102がスタツド4
8′、50′中の多結晶シリコン層38の上に設けられる。
金属コンタクト106はサブコレクタ貫通領域28の上を覆
うように、隔離領域20、24を覆つて広がつており、そし
て金属コンタクト108は井戸14Cの金属硅化物層の上を覆
つている。上述した金属接続導体はコンタクトに領域に
対してオーミツク・コンタクトを作るものである。
上述した本発明の実施例によつて、隔離されたデバイス
井戸14Aの領域内にＮチヤンネルMOSFETと、隔離された
デバイス井戸14Bの領域内にＰチヤンネルMOSFETと、隔
離されたデバイス井戸14Cの領域内に垂直に置かれたNPN
バイポーラ・トランジスタとが形成されることが理解出
来た。金属コンタクト96、98及び94は、第１のMOSFETの
夫々ゲート、ドレイン及びソースを形成している。金属
コンタクト108、110及び106は、第２のMOSFETの夫々ゲ
ート、ドレイン及びソースを形成している。従つて、形
成されたBICMOS論理回路がコストの低い処理工程によつ
て製造されることが理解出来る。本発明に従つて、スタ
ツド48、50、52を、多くのデバイス領域のためのマスク
として機能させることと、デバイスのコンタクト領域66
A、66B、68A、68Bを形成するように、多結晶シリコン層
64の外郭を画定することとを組合せることによつて、CM
OSトランジスタとバイポーラ・トランジスタのための導
電コンタクトを自動的に整列させることが出来る。本発
明の反転イメージ処理によつて形成されるこれらの自動
整列の特徴は、製造処理の制御を向上し、そして製造の
再現性を向上させる。更に、本発明のこの特徴によつ
て、製造されたトランジスタの速度及び信頼性が顕著に
改良される。本発明の他の特徴によつて、上述した態様
に従つて二酸化シリコン側壁62の使用は、非常に狭い間
隔、即ちNPNトランジスタのベース・コンタクト及びエ
ミツタ・コンタクト間の間隔と、CMOSトランジスタのゲ
ート・コンタクト及びソース／ドレイン・コンタクト間
の間隔とを0.1乃至0.5ミクロンのような狭い距離にする
ことが出来る。このことは、半導体デバイスの寸法を小
さくすること、デバイスの密度を高めること、そして集
積回路の速度を速くすることに顕著に寄与する。デバイ
ス・コンタクト領域66A、66B、68A、68Bは外部のドレイ
ン／ソース領域として機能し、そしてデバイス・コンタ
クト領域70A、70Bは外部のベース領域として機能するこ
とが注意を払う必要がある。
以上、本発明によつて、BICMOS論理回路とその製造方法
が与えられることが理解出来た。この回路は、反転イメ
ージ処理ステツプと自動整列処理ステツプによつて、高
密度に配列され、且つ高速度で動作するデバイスを含ん
でいる。BICMOS論理回路を形成するのに用いられたこの
処理方法は、排他的なバイポーラ・デバイス、またはCM
OSデバイスや、本発明の自動整列技術から利益を受ける
他の半導体デバイスを含めて他の型式の論理回路のデバ
イスを容易に形成することが出来る。本発明の方法は、
高度に集積された論理回路の製造に特に適している。
F.発明の効果 本発明の方法は、バイポーラ・トランジスタ、または絶
縁ゲートトランジスタ、または上記の両方のトランジス
タを含む新規なBICMOSトランジスタを製造するのに効果
的に用いることが出来る。更に、本発明の方法は、自動
的に整列され、配列されて並んだデバイス領域と、本発
明のコンタクトとを利用する他の任意のタイプの半導体
デバイスを製造するのに使用することが出来る。
【図面の簡単な説明】
第１図乃至第19図は半導体構造を示す断面図であつて、
本発明に従つてBICMOS半導体を製造するステツプの順序
を説明するための図、第11A図は第11図に示した半導体
構造の平面図、第14A図は第14図に示した半導体構造の
平面図である。 10……シリコン半導体基体、12……サブコレクタ領域、
14……エピタキシヤル層、16、18、20、22……深い隔離
領域、24……浅い隔離領域、34、38……二酸化シリコン
層、36、66A、66B、68A、68B、70……多結晶シリコン
層、40……窒化物の層、42、44、46……ホトレジストの
マスク領域、48、50、52……スタツド、54A、54B、56
A、56B……ソース、ドレイン領域、58……外部のベース
領域、61、63、65……保護マスク、74……サブコレクタ
の注入領域、75……内部のベース領域、76……エミツタ
領域、94、96、98、100、102、104、106、108、110……
スタツド。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ラツスル・シイー・ランジ アメリカ合衆国ニユーヨーク州ワツピンガ ーズ・フオールズ、スポーク・ヒル・ロー ド22番地 (72)発明者 ジヨセフ・フランシス・シエパード アメリカ合衆国ニユーヨーク州ホープウエ ル・ジヤンクシヨン、カントリイ・クラ ブ・ロード36番地 (72)発明者 ポール・ジヤ‐ミン・サング アメリカ合衆国ニユーヨーク州ポキプシ イ、サドル・ロツク・ドライブ50番地 (72)発明者 ウエン―ヤン・ワング アメリカ合衆国ニユーヨーク州ホープウエ ル・ジヤンクシヨン、インスブラツク・ボ ールヴアード 28番地 (56)参考文献 特開 昭60−128656（ＪＰ，Ａ) 特開 昭63−95664（ＪＰ，Ａ) 特開 昭63−244768（ＪＰ，Ａ)

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】１つのバイポーラ・トランジスタと２つの
    CMOSトランジスタを形成する方法であって、 第１、第２及び第３の絶縁されたデバイス領域を含み、
    該第１及び第２のデバイス領域が隣接し反対の導電型を
    持つ、半導体材料の基板を準備するステップと、 第１、第２及び第３のスタッドを、それぞれ上記第１、
    第２及び第３のデバイス領域上に形成するステップと、 上記第１、第２及び第３のスタッドをマスクとして使用
    し、上記第１及び第２のデバイス領域中に、上記第１及
    び第２のスタッドの両側に隣接して上記第１及び第２の
    デバイス領域の導電型と反対の導電型の第１及び第２の
    ドープ領域を、上記第３のデバイス領域中に上記第３の
    スタッドに隣接して該第３のデバイス領域の導電型と反
    対の導電型の外部ベース領域を、形成するステップと、 上記第１、第２及び第３のスタッドに絶縁性の側壁を形
    成するステップと、 上記半導体基板、上記スタッド及び上記側壁を少なくと
    も上記側壁の高さまで一様に覆う導電性材料層を形成す
    るステップと、 上記導電性材料層を化学的あるいは機械的に研磨して上
    記側壁の高さと同じかあるいはそれより低く平坦化する
    ステップと、 上記平坦化された導電性材料層をパターン化することに
    より、上記第１及び第２のデバイス領域の上記第１及び
    第２のドープ領域上にそれぞれ第１及び第２の隔離され
    たコンタクトを形成するとともに、上記第３のデバイス
    領域上に外部ベース・コンタクトを形成するステップ
    と、 上記第３のデバイス領域の一部を露出させるために、上
    記第３のスタッドの側壁を残して上記第３のスタッドを
    除去するステップと、 上記第３の側壁をマスクとして使用し、上記第３のデバ
    イス領域上に上記第３のデバイス領域の導電型と反対の
    導電型の内部ベース領域を形成するステップと、 を含む半導体デバイスの形成方法。
  2. 【請求項２】上記導電性材料層がドープされた多結晶シ
    リコン、ポリサイド、あるいは耐火性金属である、請求
    項１に記載の方法。
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