JP3175973B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Classifications
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
- H01L29/7322—Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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-
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- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
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Description
【０００１】
【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に係わり、特にベ−ス幅を短くしたバイポ−
ラトランジスタと、その製造方法に関する。
の製造方法に係わり、特にベ−ス幅を短くしたバイポ−
ラトランジスタと、その製造方法に関する。
【０００２】
【従来の技術】バイポ−ラトランジスタの高周波特性
は、ベ−ス幅に依存する。
は、ベ−ス幅に依存する。
【０００３】従来の技術では、真性ベ−ス領域は、シリ
コン基板中にボロン（Ｂ）あるいはフッ化ボロン（ＢＦ
2 ）等の不純物をイオン注入することによって形成して
いる。この技術を用いてベ−スの接合深さを浅くする時
には、イオンの注入エネルギ−低下させて実現してい
る。注入エネルギ−を低下させれば、不純物の打ち込み
深さを基板の表面から浅い位置に設定でき、接合深さの
浅いベ−スを得ることができる。
コン基板中にボロン（Ｂ）あるいはフッ化ボロン（ＢＦ
2 ）等の不純物をイオン注入することによって形成して
いる。この技術を用いてベ−スの接合深さを浅くする時
には、イオンの注入エネルギ−低下させて実現してい
る。注入エネルギ−を低下させれば、不純物の打ち込み
深さを基板の表面から浅い位置に設定でき、接合深さの
浅いベ−スを得ることができる。
【０００４】しかしながら、上記のようなイオン注入法
には、チャンネリング現象という問題が存在する。チャ
ンネリング現象とは、注入した不純物が物理的に持つエ
ネルギ−から理論的に類推される打ち込み深さよりも、
さらに基板の奥深くまで注入されてしまう現象である。
このような現象は、特に原子量の小さいボロン等に顕著
にみられる。この現象が起こると、幾ら注入エネルギ−
を低下させても接合深さを浅くすることはできない。さ
らに、注入エネルギ−自身もイオンビ−ム電流との関係
で１０ｋｅＶが製造上限界となる。すなわち、これまで
ベ−スの接合深さを浅くしていくこと（以後シャロ−化
と称す）によって実現してきたバイポ−ラトランジスタ
の高性能化は、限界が近いことを意味している。
には、チャンネリング現象という問題が存在する。チャ
ンネリング現象とは、注入した不純物が物理的に持つエ
ネルギ−から理論的に類推される打ち込み深さよりも、
さらに基板の奥深くまで注入されてしまう現象である。
このような現象は、特に原子量の小さいボロン等に顕著
にみられる。この現象が起こると、幾ら注入エネルギ−
を低下させても接合深さを浅くすることはできない。さ
らに、注入エネルギ−自身もイオンビ−ム電流との関係
で１０ｋｅＶが製造上限界となる。すなわち、これまで
ベ−スの接合深さを浅くしていくこと（以後シャロ−化
と称す）によって実現してきたバイポ−ラトランジスタ
の高性能化は、限界が近いことを意味している。
【０００５】
【発明が解決しようとする課題】この発明は、上記のよ
うな点に鑑み為されたもので、その目的は、更なるベ−
スのシャロ−化を可能とする新規な技術を実現し、より
高周波特性に優れたバイポ−ラトランジスタを具備する
半導体装置およびその製造方法を提供することにある。
うな点に鑑み為されたもので、その目的は、更なるベ−
スのシャロ−化を可能とする新規な技術を実現し、より
高周波特性に優れたバイポ−ラトランジスタを具備する
半導体装置およびその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、この発明に係る半導体装置は、第１導電型の半導体
基体と、前記半導体基体内に形成された第２導電型の第
１半導体領域と、前記半導体基体内に形成された第２導
電型の第２半導体領域と、前記半導体基体内に形成され
た第２導電型の第３半導体領域と、前記第２半導体領域
と前記第３半導体領域との間の前記半導体基体上に、こ
の半導体基体と絶縁された状態で形成された第１電極
と、前記半導体基体上に形成された、前記第２半導体領
域、前記第３半導体領域、および前記第１電極上をそれ
ぞれ被覆するとともに、不純物の拡散を妨げる障壁とな
り、かつ不純物の増速拡散を抑制する増速拡散抑制膜
と、前記増速拡散抑制膜に形成された、前記第１半導体
領域の一部を露出させる第１開孔部と、前記第１開孔部
から露出した前記第１半導体領域の一部に形成された、
第１導電型の第４半導体領域と、前記増速拡散抑制膜上
に形成されるとともに、前記第１開孔部を介して前記第
４半導体領域に接する、この第４半導体領域を構成して
いる第２導電型の不純物の拡散源となる絶縁性拡散源膜
と、前記絶縁性拡散源膜に形成された、前記第４半導体
領域の一部を露出させる第２開孔部と、前記第２開孔部
から露出した前記第４半導体領域の一部に形成された、
第２導電型の第５半導体領域と、少なくとも前記第２開
孔部内に形成されるとともに、前記第２開孔部を介して
前記第５半導体領域に接する第２電極とを具備し、前記
絶縁性拡散源膜が、少なくとも前記第１電極と前記第２
電極とを絶縁する層間絶縁膜に用いられていることを特
徴とする。
に、この発明に係る半導体装置は、第１導電型の半導体
基体と、前記半導体基体内に形成された第２導電型の第
１半導体領域と、前記半導体基体内に形成された第２導
電型の第２半導体領域と、前記半導体基体内に形成され
た第２導電型の第３半導体領域と、前記第２半導体領域
と前記第３半導体領域との間の前記半導体基体上に、こ
の半導体基体と絶縁された状態で形成された第１電極
と、前記半導体基体上に形成された、前記第２半導体領
域、前記第３半導体領域、および前記第１電極上をそれ
ぞれ被覆するとともに、不純物の拡散を妨げる障壁とな
り、かつ不純物の増速拡散を抑制する増速拡散抑制膜
と、前記増速拡散抑制膜に形成された、前記第１半導体
領域の一部を露出させる第１開孔部と、前記第１開孔部
から露出した前記第１半導体領域の一部に形成された、
第１導電型の第４半導体領域と、前記増速拡散抑制膜上
に形成されるとともに、前記第１開孔部を介して前記第
４半導体領域に接する、この第４半導体領域を構成して
いる第２導電型の不純物の拡散源となる絶縁性拡散源膜
と、前記絶縁性拡散源膜に形成された、前記第４半導体
領域の一部を露出させる第２開孔部と、前記第２開孔部
から露出した前記第４半導体領域の一部に形成された、
第２導電型の第５半導体領域と、少なくとも前記第２開
孔部内に形成されるとともに、前記第２開孔部を介して
前記第５半導体領域に接する第２電極とを具備し、前記
絶縁性拡散源膜が、少なくとも前記第１電極と前記第２
電極とを絶縁する層間絶縁膜に用いられていることを特
徴とする。
【０００７】また、その製造方法は、第１導電型の半導
体基体内に、第２導電型の第１半導体領域を形成し、前
記半導体基体内に、第２導電型の第２半導体領域、およ
び第２導電型の第３半導体領域をそれぞれ形成し、前記
第２半導体領域と前記第３半導体領域との間の前記半導
体基体上に、この半導体基体と絶縁された状態で第１電
極を形成し、前記半導体基体上に、前記第２半導体領
域、前記第３半導体領域、および前記第１電極上を被覆
するとともに、不純物の拡散を妨げる障壁となり、かつ
不純物の増速拡散を抑制する増速拡散抑制膜を形成し、
前記増速拡散抑制膜に、前記第１半導体領域の一部を露
出させる第１開孔部を形成し、前記増速拡散抑制膜上か
ら前記第１開孔部内にかけて、第２導電型の不純物を含
有した絶縁性拡散源膜を形成し、前記絶縁性拡散源膜か
ら前記第２導電型の不純物を拡散させ、前記第１開孔部
から露出した前記第１半導体領域の一部に、第１導電型
の第４半導体領域を形成し、前記絶縁性拡散源膜に、前
記第４半導体領域の一部を露出させる第２開孔部を形成
し、少なくとも前記第２開孔部内に、第１導電型の不純
物を含有した導電性拡散源膜を含む第２電極を形成し、
前記導電性拡散源膜から前記第１導電型の不純物を拡散
させ、前記第２開孔部から露出した前記第４半導体領域
の一部に、第１導電型の第４半導体領域を形成すること
を特徴とする。
体基体内に、第２導電型の第１半導体領域を形成し、前
記半導体基体内に、第２導電型の第２半導体領域、およ
び第２導電型の第３半導体領域をそれぞれ形成し、前記
第２半導体領域と前記第３半導体領域との間の前記半導
体基体上に、この半導体基体と絶縁された状態で第１電
極を形成し、前記半導体基体上に、前記第２半導体領
域、前記第３半導体領域、および前記第１電極上を被覆
するとともに、不純物の拡散を妨げる障壁となり、かつ
不純物の増速拡散を抑制する増速拡散抑制膜を形成し、
前記増速拡散抑制膜に、前記第１半導体領域の一部を露
出させる第１開孔部を形成し、前記増速拡散抑制膜上か
ら前記第１開孔部内にかけて、第２導電型の不純物を含
有した絶縁性拡散源膜を形成し、前記絶縁性拡散源膜か
ら前記第２導電型の不純物を拡散させ、前記第１開孔部
から露出した前記第１半導体領域の一部に、第１導電型
の第４半導体領域を形成し、前記絶縁性拡散源膜に、前
記第４半導体領域の一部を露出させる第２開孔部を形成
し、少なくとも前記第２開孔部内に、第１導電型の不純
物を含有した導電性拡散源膜を含む第２電極を形成し、
前記導電性拡散源膜から前記第１導電型の不純物を拡散
させ、前記第２開孔部から露出した前記第４半導体領域
の一部に、第１導電型の第４半導体領域を形成すること
を特徴とする。
【０００８】
【作用】上記半導体装置およびその製造方法によれば、
増速拡散抑制膜上に形成されるとともに、第１開孔部を
介して第４半導体領域に接する、この第４半導体領域を
構成している第２導電型の不純物の拡散源となる絶縁性
拡散源膜を具備する。このため、絶縁性拡散源膜から不
純物を拡散させるだけで、第１半導体領域の一部に、第
４半導体領域を形成することができる。すなわち、イオ
ン注入法を用いなくても、第４半導体領域を形成するこ
とができるので、この第４の半導体領域と第１の半導体
領域との接合深さを浅くすることができる。
増速拡散抑制膜上に形成されるとともに、第１開孔部を
介して第４半導体領域に接する、この第４半導体領域を
構成している第２導電型の不純物の拡散源となる絶縁性
拡散源膜を具備する。このため、絶縁性拡散源膜から不
純物を拡散させるだけで、第１半導体領域の一部に、第
４半導体領域を形成することができる。すなわち、イオ
ン注入法を用いなくても、第４半導体領域を形成するこ
とができるので、この第４の半導体領域と第１の半導体
領域との接合深さを浅くすることができる。
【０００９】このような半導体装置およびその製造方法
をバイポ−ラトランジスタに用いれば、更なるベ−スの
シャロ−化が可能となる。更なるシャロ−化が実現され
たベ−スを有するバイポ−ラトランジスタでは、ベ−ス
幅を一段と短くすることができるため、優れた高周波特
性が得られるようになる。
をバイポ−ラトランジスタに用いれば、更なるベ−スの
シャロ−化が可能となる。更なるシャロ−化が実現され
たベ−スを有するバイポ−ラトランジスタでは、ベ−ス
幅を一段と短くすることができるため、優れた高周波特
性が得られるようになる。
【００１０】
【実施例】以下、図面を参照してこの発明を一実施例に
より説明する。図１〜図３は、この発明の一実施例に係
わるＢｉ−ＣＭＯＳ型半導体装置を製造工程順に示した
断面図である。
より説明する。図１〜図３は、この発明の一実施例に係
わるＢｉ−ＣＭＯＳ型半導体装置を製造工程順に示した
断面図である。
【００１１】まず、一般的な製造方法により図１に示す
構造を得る。例えばＰ型シリコン基板１の表面内にＮ+
型埋込層３およびＰ+ 型埋込層５をそれぞれ形成し、次
いで、基板１の表面上にＮ型シリコンエピタキシャル層
７を形成し、次いで、エピタキシャル層７内に、Ｐチャ
ンネル型ＭＯＳＦＥＴ形成部におけるＮ+ 型埋込層３に
達するＮ型ウェル９およびＮチャンネル型ＭＯＳＦＥＴ
形成部におけるＰ+ 型埋込層５に達するＰ型ウェル１１
をそれぞれ形成する。次いで、エピタキシャル層７の表
面内にフィ−ルド絶縁膜（ＳｉＯ2 ）１５を形成し、次
いで、Ｎ+ 型コレクタ取り出し領域１３を形成する。次
いで、Ｐチャンネル型およびＮチャンネル型ＭＯＳＦＥ
Ｔ双方のチャンネル部にそれぞれ、所定導電型の不純物
のイオン注入（チャンネルイオン注入工程）を行う。次
いで、エピタキシャル層７の表面上にゲ−ト絶縁膜（Ｓ
ｉＯ2 ）１７を形成する。次いで、ゲ−ト電極１９を形
成し、次いで、熱酸化あるいはＣＶＤ法による酸化膜形
成等の後酸化を行い、エピタキシャル層７およびゲ−ト
電極１９の表面上にシリコン酸化膜（ＳｉＯ2 ）２１を
形成する。次いで、所定導電型の不純物をイオン注入す
ることにより、Ｎ+ 型ソ−ス／ドレイン領域２３、Ｐ+
型ソ−ス／ドレイン領域２５およびＰ+ 型外部ベ−ス領
域２７を形成する。次いで、シリコン酸化膜２１上に、
約１０〜２０００オングストロ−ムの厚みを有するシリ
コン酸化膜（ＳｉＯ2 ）あるいはシリコン窒化膜（Ｓｉ
ＮX ）のいずれかで成る絶縁膜２９を形成する（図
１）。
構造を得る。例えばＰ型シリコン基板１の表面内にＮ+
型埋込層３およびＰ+ 型埋込層５をそれぞれ形成し、次
いで、基板１の表面上にＮ型シリコンエピタキシャル層
７を形成し、次いで、エピタキシャル層７内に、Ｐチャ
ンネル型ＭＯＳＦＥＴ形成部におけるＮ+ 型埋込層３に
達するＮ型ウェル９およびＮチャンネル型ＭＯＳＦＥＴ
形成部におけるＰ+ 型埋込層５に達するＰ型ウェル１１
をそれぞれ形成する。次いで、エピタキシャル層７の表
面内にフィ−ルド絶縁膜（ＳｉＯ2 ）１５を形成し、次
いで、Ｎ+ 型コレクタ取り出し領域１３を形成する。次
いで、Ｐチャンネル型およびＮチャンネル型ＭＯＳＦＥ
Ｔ双方のチャンネル部にそれぞれ、所定導電型の不純物
のイオン注入（チャンネルイオン注入工程）を行う。次
いで、エピタキシャル層７の表面上にゲ−ト絶縁膜（Ｓ
ｉＯ2 ）１７を形成する。次いで、ゲ−ト電極１９を形
成し、次いで、熱酸化あるいはＣＶＤ法による酸化膜形
成等の後酸化を行い、エピタキシャル層７およびゲ−ト
電極１９の表面上にシリコン酸化膜（ＳｉＯ2 ）２１を
形成する。次いで、所定導電型の不純物をイオン注入す
ることにより、Ｎ+ 型ソ−ス／ドレイン領域２３、Ｐ+
型ソ−ス／ドレイン領域２５およびＰ+ 型外部ベ−ス領
域２７を形成する。次いで、シリコン酸化膜２１上に、
約１０〜２０００オングストロ−ムの厚みを有するシリ
コン酸化膜（ＳｉＯ2 ）あるいはシリコン窒化膜（Ｓｉ
ＮX ）のいずれかで成る絶縁膜２９を形成する（図
１）。
【００１２】次に、図示せぬフォトレジストパタ−ンを
絶縁膜２９上に形成し、このフォトレジストパタ−ンを
マスクに、少なくともバイポ−ラトランジスタのベ−ス
／エミッタ形成領域３１上のシリコン酸化膜２１および
絶縁膜２９を反応性イオンエッチング（ＲＩＥ）法ある
いはＣＤＥ法等の化学的エッチング法を用いて除去す
る。これにより、ベ−ス／エミッタ形成領域３１におい
ては、エピタキシャル層７の表面が露出される。次い
で、図示せぬフォトレジストを除去した後、エピタキシ
ャル層７の上方全面に、ボロンがド−プされたＣＶＤシ
リコン酸化膜（ボロンド−プドＳｉＯ2 、あるいはＢＳ
Ｇ等、以下ド−プドガラスと称す）３３を形成し、さら
に同一の炉内にて、連続して不純物がド−プされていな
いＣＶＤシリコン酸化膜（ノンド−プＳｉＯ2 、以下ノ
ンド−プ酸化膜と称す）３５をド−プドガラス３３上に
形成する。この時、ド−プドガラス３３のボロン濃度は
約１×１０20〜５×１０21ｃｍ-3、その膜厚は約１００
〜１０００オングストロ−ムにそれぞれ設定される。次
いで、温度８５０℃、５〜６０分間、窒素、酸素および
水素のいずれかを少なくとも含む雰囲気中の条件にて熱
処理を施す。これにより、ド−プドガラス３３からボロ
ンがベ−ス／エミッタ形成領域３１におけるエピタキシ
ャル層７内に拡散され、Ｐ型内部ベ−ス領域（真性ベ−
ス領域）３７が形成される。一方、絶縁膜２９により覆
われている領域にあっては、絶縁膜２９がボロンの拡散
を妨げる障壁となるため、例えばウェル９およびウェル
１１内にボロンが混入することはない（図２）。
絶縁膜２９上に形成し、このフォトレジストパタ−ンを
マスクに、少なくともバイポ−ラトランジスタのベ−ス
／エミッタ形成領域３１上のシリコン酸化膜２１および
絶縁膜２９を反応性イオンエッチング（ＲＩＥ）法ある
いはＣＤＥ法等の化学的エッチング法を用いて除去す
る。これにより、ベ−ス／エミッタ形成領域３１におい
ては、エピタキシャル層７の表面が露出される。次い
で、図示せぬフォトレジストを除去した後、エピタキシ
ャル層７の上方全面に、ボロンがド−プされたＣＶＤシ
リコン酸化膜（ボロンド−プドＳｉＯ2 、あるいはＢＳ
Ｇ等、以下ド−プドガラスと称す）３３を形成し、さら
に同一の炉内にて、連続して不純物がド−プされていな
いＣＶＤシリコン酸化膜（ノンド−プＳｉＯ2 、以下ノ
ンド−プ酸化膜と称す）３５をド−プドガラス３３上に
形成する。この時、ド−プドガラス３３のボロン濃度は
約１×１０20〜５×１０21ｃｍ-3、その膜厚は約１００
〜１０００オングストロ−ムにそれぞれ設定される。次
いで、温度８５０℃、５〜６０分間、窒素、酸素および
水素のいずれかを少なくとも含む雰囲気中の条件にて熱
処理を施す。これにより、ド−プドガラス３３からボロ
ンがベ−ス／エミッタ形成領域３１におけるエピタキシ
ャル層７内に拡散され、Ｐ型内部ベ−ス領域（真性ベ−
ス領域）３７が形成される。一方、絶縁膜２９により覆
われている領域にあっては、絶縁膜２９がボロンの拡散
を妨げる障壁となるため、例えばウェル９およびウェル
１１内にボロンが混入することはない（図２）。
【００１３】尚、上記拡散工程において、特に酸素ある
いは水素のいずれかを含む雰囲気中にて拡散を行うと、
ボロンのエピタキシャル（Ｓｉ）層７への拡散を適度に
増速させる効果（増速拡散効果）が得られ、例えば短時
間で所望の不純物プロファイルを得ることができる等、
好適である。また、シリコン窒化膜（ＳｉＮX ）は、上
記増速拡散効果を抑制する作用がある。従って、上記絶
縁膜２９をシリコン窒化膜（ＳｉＮX ）にて構成すれ
ば、Ｐチャンネル型およびＮチャンネル型ＭＯＳＦＥＴ
双方の形成領域において不純物プロファイルがだれ難く
なるといった効果を得ることができる。
いは水素のいずれかを含む雰囲気中にて拡散を行うと、
ボロンのエピタキシャル（Ｓｉ）層７への拡散を適度に
増速させる効果（増速拡散効果）が得られ、例えば短時
間で所望の不純物プロファイルを得ることができる等、
好適である。また、シリコン窒化膜（ＳｉＮX ）は、上
記増速拡散効果を抑制する作用がある。従って、上記絶
縁膜２９をシリコン窒化膜（ＳｉＮX ）にて構成すれ
ば、Ｐチャンネル型およびＮチャンネル型ＭＯＳＦＥＴ
双方の形成領域において不純物プロファイルがだれ難く
なるといった効果を得ることができる。
【００１４】また、上記拡散工程で用いられる熱処理
は、上記の他、瞬間拡散炉を用いて所謂ラピッドアニ−
ルすることでも良い。このアニ−ルの条件の一例は、温
度１０５０℃、２０秒以下である。
は、上記の他、瞬間拡散炉を用いて所謂ラピッドアニ−
ルすることでも良い。このアニ−ルの条件の一例は、温
度１０５０℃、２０秒以下である。
【００１５】次に、図示せぬフォトレジストパタ−ンを
ノンド−プ酸化膜３５上に形成し、このフォトレジスト
パタ−ンをマスクに、ド−プドガラス３３およびノンド
−プ酸化膜３５をＲＩＥ法を用いてエッチングしてエミ
ッタ開孔部を形成し、次いで、フォトレジストパタ−ン
を除去した後、約１０００〜３０００オングストロ−ム
の厚みを有するポリシリコン膜をノンド−プ酸化膜３５
上に形成する。このポリシリコン膜は、エミッタ開孔部
を介して内部ベ−ス領域３７にコンタクトされる。次い
で、ポリシリコン膜をパタ−ニングしてポリシリコンエ
ミッタ電極３９を形成する。このポリシリコンエミッタ
電極３９はシリサイドとポリシリコンとの積層膜（ポリ
サイド）構造でも良い。次いで、ポリシリコンエミッタ
電極３９にエミッタ形成用の不純物となるヒ素（Ａｓ）
をイオン注入（条件の一例は加速電圧４０ｋｅＶ，ド−
ズ量１×１０16cm-2である）する。次いで、ノンド−プ
酸化膜３５上およびポリシリコンエミッタ電極３９に、
ノンド−プ酸化膜（ＳｉＯ2 ）およびＢＰＳＧ膜等を形
成して層間絶縁膜４１を得る。次いで、ＢＰＳＧ膜のリ
フロ−工程となる熱処理（条件の一例は温度８５０℃、
時間３０〜１００分である）を施す。この時、例えばポ
リシリコンエミッタ電極３９に注入されたヒ素が内部ベ
−ス領域３７内に拡散し、内部ベ−ス領域３７内にＮ+
型エミッタ領域４３が形成される。次いで、層間絶縁膜
４１等に装置の所望の領域に達するコンタクト孔を形成
し、次いで、層間絶縁膜４１上にアルミニウム膜を形成
する。アルミニウム膜はコンタクト孔を介して、図中で
はＮチャンネル型ＭＯＳＦＥＴのソ−ス／ドレイン領域
２５、外部ベ−ス領域２７およびポリシリコンエミッタ
電極３９にコンタクトされる。次いで、アルミニウム膜
をパタ−ニングしてアルミニウム配線層４５を形成する
（図３）。以上のような工程により、この発明の一実施
例に係わるＢｉ−ＣＭＯＳ型半導体装置が製造される。
ノンド−プ酸化膜３５上に形成し、このフォトレジスト
パタ−ンをマスクに、ド−プドガラス３３およびノンド
−プ酸化膜３５をＲＩＥ法を用いてエッチングしてエミ
ッタ開孔部を形成し、次いで、フォトレジストパタ−ン
を除去した後、約１０００〜３０００オングストロ−ム
の厚みを有するポリシリコン膜をノンド−プ酸化膜３５
上に形成する。このポリシリコン膜は、エミッタ開孔部
を介して内部ベ−ス領域３７にコンタクトされる。次い
で、ポリシリコン膜をパタ−ニングしてポリシリコンエ
ミッタ電極３９を形成する。このポリシリコンエミッタ
電極３９はシリサイドとポリシリコンとの積層膜（ポリ
サイド）構造でも良い。次いで、ポリシリコンエミッタ
電極３９にエミッタ形成用の不純物となるヒ素（Ａｓ）
をイオン注入（条件の一例は加速電圧４０ｋｅＶ，ド−
ズ量１×１０16cm-2である）する。次いで、ノンド−プ
酸化膜３５上およびポリシリコンエミッタ電極３９に、
ノンド−プ酸化膜（ＳｉＯ2 ）およびＢＰＳＧ膜等を形
成して層間絶縁膜４１を得る。次いで、ＢＰＳＧ膜のリ
フロ−工程となる熱処理（条件の一例は温度８５０℃、
時間３０〜１００分である）を施す。この時、例えばポ
リシリコンエミッタ電極３９に注入されたヒ素が内部ベ
−ス領域３７内に拡散し、内部ベ−ス領域３７内にＮ+
型エミッタ領域４３が形成される。次いで、層間絶縁膜
４１等に装置の所望の領域に達するコンタクト孔を形成
し、次いで、層間絶縁膜４１上にアルミニウム膜を形成
する。アルミニウム膜はコンタクト孔を介して、図中で
はＮチャンネル型ＭＯＳＦＥＴのソ−ス／ドレイン領域
２５、外部ベ−ス領域２７およびポリシリコンエミッタ
電極３９にコンタクトされる。次いで、アルミニウム膜
をパタ−ニングしてアルミニウム配線層４５を形成する
（図３）。以上のような工程により、この発明の一実施
例に係わるＢｉ−ＣＭＯＳ型半導体装置が製造される。
【００１６】上記構成のＢｉ−ＣＭＯＳ型半導体装置に
よれば、ド−プドガラス３３からボロンがコレクタ領域
７内に拡散されて内部ベ−ス領域３７が形成される。す
なわち、内部ベ−ス領域３７を一種の固相拡散の原理に
従って形成することができる。このため、イオン注入法
で問題となっていたチャンネリングの問題も顕著に起こ
ることはなく、また、イオン注入法のように最低限の注
入深さが規定されてしまうこともない。従って、イオン
注入法により得た内部ベ−ス領域よりも接合深さの浅い
内部ベ−ス領域３７を得ることができる。
よれば、ド−プドガラス３３からボロンがコレクタ領域
７内に拡散されて内部ベ−ス領域３７が形成される。す
なわち、内部ベ−ス領域３７を一種の固相拡散の原理に
従って形成することができる。このため、イオン注入法
で問題となっていたチャンネリングの問題も顕著に起こ
ることはなく、また、イオン注入法のように最低限の注
入深さが規定されてしまうこともない。従って、イオン
注入法により得た内部ベ−ス領域よりも接合深さの浅い
内部ベ−ス領域３７を得ることができる。
【００１７】上記効果の一例を、エミッタ開孔部の最小
加工寸法が０．８μｍ以下、ゲ−ト長の最小加工寸法が
０．５μｍ以下のＢｉ−ＣＭＯＳ型半導体装置における
具体的数値を参照して説明する。
加工寸法が０．８μｍ以下、ゲ−ト長の最小加工寸法が
０．５μｍ以下のＢｉ−ＣＭＯＳ型半導体装置における
具体的数値を参照して説明する。
【００１８】上記一実施例では、内部ベ−ス領域３７の
接合深さが０．１８μｍ以下、エミッタ領域４３の接合
深さが０．０６μｍ以下、そして、ベ−ス幅が０．１２
μｍ以下というバイポ−ラトランジスタが実現された。
接合深さが０．１８μｍ以下、エミッタ領域４３の接合
深さが０．０６μｍ以下、そして、ベ−ス幅が０．１２
μｍ以下というバイポ−ラトランジスタが実現された。
【００１９】従来のイオン注入法によれば、内部ベ−ス
領域の基板表面からの接合深さが０．１８μｍ以上、エ
ミッタ領域の接合深さが０．０６μｍ以上となってしま
い、結果的にベ−ス幅が０．１２μｍ以上にしかならな
かった。
領域の基板表面からの接合深さが０．１８μｍ以上、エ
ミッタ領域の接合深さが０．０６μｍ以上となってしま
い、結果的にベ−ス幅が０．１２μｍ以上にしかならな
かった。
【００２０】このように上記実施例では、ベ−ス幅が
０．１２μｍ以下とできることから、従来、７ＧＨｚで
あったバイポ−ラトランジスタのカットオフ周波数ｆT
が１５ＧＨｚ以上まで向上され、高周波特性が改善され
た。
０．１２μｍ以下とできることから、従来、７ＧＨｚで
あったバイポ−ラトランジスタのカットオフ周波数ｆT
が１５ＧＨｚ以上まで向上され、高周波特性が改善され
た。
【００２１】また、固相拡散法と呼ばれる技術は、イオ
ン注入法が開発される以前、半導体の分野で一般的な不
純物の添加方法として用いられていた。しかし、この時
には、目的とする接合深さが上記実施例と比べ深かった
ために（１μｍ以上）、ド−プドガラス形成後の熱処理
温度が上記実施例よりも遥かに高く、また熱処理時間も
遥かに長かった（例えば１０００℃、３００分以上）。
また、不純物拡散後、ド−プドガラスは吸湿性を有する
ため、装置の特性を変動させる恐れがあり、従って除去
していた。このようなド−プドガラスの除去は、最も歩
留りを落としかねないエッチング工程を増加させるだけ
であり、微細な集積回路の製造方法としては向いていな
い。上記一実施例では、このような問題をも解決でき
る。
ン注入法が開発される以前、半導体の分野で一般的な不
純物の添加方法として用いられていた。しかし、この時
には、目的とする接合深さが上記実施例と比べ深かった
ために（１μｍ以上）、ド−プドガラス形成後の熱処理
温度が上記実施例よりも遥かに高く、また熱処理時間も
遥かに長かった（例えば１０００℃、３００分以上）。
また、不純物拡散後、ド−プドガラスは吸湿性を有する
ため、装置の特性を変動させる恐れがあり、従って除去
していた。このようなド−プドガラスの除去は、最も歩
留りを落としかねないエッチング工程を増加させるだけ
であり、微細な集積回路の製造方法としては向いていな
い。上記一実施例では、このような問題をも解決でき
る。
【００２２】すなわち、この発明では接合深さを浅くす
ることが重要であり、結果として、ドープドガラス形成
後の熱処理温度が低温、短時間で済む。また、ドープド
ガラスは層間絶縁膜として用いることにより、ドープド
ガラスの除去工程を排除することができた。ドープドガ
ラスの吸湿性の問題は、ドープドガラス上にノンドープ
酸化膜を形成し、かつノンドープ酸化膜をドープドガラ
ス上に連続して形成、例えば拡散炉から出さずに形成す
ることにより解決している。すなわち、ノンドープ酸化
膜がドープドガラスへの水分の混入を遮蔽する遮蔽膜と
なり、また、ノンドープ酸化膜を、ドープドガラス上に
拡散炉から出さずに連続して形成することにより、ドー
プドガラスを大気に晒すことなく形成している。ドープ
ドガラスを大気に晒すことなく形成すれば、大気中の水
分をドープドガラスが吸収することもない。よって、ド
ープドガラスは、装置製造中および製造後においても水
分をほとんど吸収することはなく、装置の特性を変動さ
せる恐れが低減される。
ることが重要であり、結果として、ドープドガラス形成
後の熱処理温度が低温、短時間で済む。また、ドープド
ガラスは層間絶縁膜として用いることにより、ドープド
ガラスの除去工程を排除することができた。ドープドガ
ラスの吸湿性の問題は、ドープドガラス上にノンドープ
酸化膜を形成し、かつノンドープ酸化膜をドープドガラ
ス上に連続して形成、例えば拡散炉から出さずに形成す
ることにより解決している。すなわち、ノンドープ酸化
膜がドープドガラスへの水分の混入を遮蔽する遮蔽膜と
なり、また、ノンドープ酸化膜を、ドープドガラス上に
拡散炉から出さずに連続して形成することにより、ドー
プドガラスを大気に晒すことなく形成している。ドープ
ドガラスを大気に晒すことなく形成すれば、大気中の水
分をドープドガラスが吸収することもない。よって、ド
ープドガラスは、装置製造中および製造後においても水
分をほとんど吸収することはなく、装置の特性を変動さ
せる恐れが低減される。
【００２３】以上、この発明を一実施例により説明した
が、この発明は上記一実施例に限定されるものではな
く、その要旨を逸脱しない範囲で種々変形することが可
能である。例えばド−プドガラスには、Ｐ型不純物であ
るボロンを含有させているが、ＰＮＰ型のバイポ−ラト
ランジスタを得る場合には、ド−プドガラスにＮ型不純
物であるヒ素、あるいはリン等を含有させれば良い。
が、この発明は上記一実施例に限定されるものではな
く、その要旨を逸脱しない範囲で種々変形することが可
能である。例えばド−プドガラスには、Ｐ型不純物であ
るボロンを含有させているが、ＰＮＰ型のバイポ−ラト
ランジスタを得る場合には、ド−プドガラスにＮ型不純
物であるヒ素、あるいはリン等を含有させれば良い。
【００２４】また、この発明を２層ポリシリコン構造バ
イポ−ラトランジスタ（自己整合型バイポ−ラトランジ
スタ）に適用することも可能である。この場合には、ベ
−ス電極となる第１層ポリシリコン層、この第１層ポリ
シリコン層上にシリコン酸化膜等の絶縁膜を順次形成す
る。次いで、第１層ポリシリコン層およびシリコン酸化
膜内にエミッタ部の窓を形成した後、少なくともこの窓
内にド−プドガラスを形成し、この後、ド−プドガラス
からベ−ス形成用の不純物を拡散させる。次いで、ＲＩ
Ｅによってド−プドガラスを異方性エッチングし、窓の
側面上にド−プドガラスをサイドウォ−ル状に残す。こ
の後、エミッタ電極となる第２層ポリシリコン層を形成
する。このような２層ポリシリコン構造バイポ−ラトラ
ンジスタによれば、少なくとも真性ベ−ス領域の接合深
さは浅くできる。また、ベ−ス拡散に用いたド−プドガ
ラスはベ−ス電極とエミッタ電極とを絶縁する層間絶縁
膜として用いられるので、ド−プドガラスを除去する必
要もない。その他、様々な変形が可能であることは言う
までもない。
イポ−ラトランジスタ（自己整合型バイポ−ラトランジ
スタ）に適用することも可能である。この場合には、ベ
−ス電極となる第１層ポリシリコン層、この第１層ポリ
シリコン層上にシリコン酸化膜等の絶縁膜を順次形成す
る。次いで、第１層ポリシリコン層およびシリコン酸化
膜内にエミッタ部の窓を形成した後、少なくともこの窓
内にド−プドガラスを形成し、この後、ド−プドガラス
からベ−ス形成用の不純物を拡散させる。次いで、ＲＩ
Ｅによってド−プドガラスを異方性エッチングし、窓の
側面上にド−プドガラスをサイドウォ−ル状に残す。こ
の後、エミッタ電極となる第２層ポリシリコン層を形成
する。このような２層ポリシリコン構造バイポ−ラトラ
ンジスタによれば、少なくとも真性ベ−ス領域の接合深
さは浅くできる。また、ベ−ス拡散に用いたド−プドガ
ラスはベ−ス電極とエミッタ電極とを絶縁する層間絶縁
膜として用いられるので、ド−プドガラスを除去する必
要もない。その他、様々な変形が可能であることは言う
までもない。
【００２５】
【発明の効果】以上説明したように、この発明によれ
ば、更なるベ−スのシャロ−化を可能とする新規な技術
が実現され、より高周波特性に優れたバイポ−ラトラン
ジスタを具備する半導体装置およびその製造方法を提供
できる。
ば、更なるベ−スのシャロ−化を可能とする新規な技術
が実現され、より高周波特性に優れたバイポ−ラトラン
ジスタを具備する半導体装置およびその製造方法を提供
できる。
【図１】図１はこの発明の一実施例に係わるＢｉ−ＣＭ
ＯＳ型半導体装置の第１の工程を示す断面図。
ＯＳ型半導体装置の第１の工程を示す断面図。
【図２】図２はこの発明の一実施例に係わるＢｉ−ＣＭ
ＯＳ型半導体装置の第２の工程を示す断面図。
ＯＳ型半導体装置の第２の工程を示す断面図。
【図３】図３はこの発明の一実施例に係わるＢｉ−ＣＭ
ＯＳ型半導体装置の第３の工程を示す断面図。
ＯＳ型半導体装置の第３の工程を示す断面図。
１…Ｐ型シリコン基板、３…Ｎ+ 型埋込層、５…Ｐ+ 型
埋込層、７…Ｎ型エピタキシャルシリコン層、９…Ｎ型
ウェル、１１…Ｐ型ウェル、１３…コレクタ引き出し電
極、１５…フィ−ルド絶縁膜、１７…ゲ−ト絶縁膜、１
９…ゲ−ト電極、２１…シリコン酸化膜、２３…Ｎ+ 型
ソ−ス／ドレイン領域、２５…Ｐ+ 型ソ−ス／ドレイン
領域、２７…Ｐ+ 型外部ベ−ス領域、２９…絶縁膜、３
１…ベ−ス／エミッタ形成領域、３３…ド−プドガラ
ス、３５…ノンド−プ酸化膜、３７…Ｐ型内部ベ−ス領
域、３９…ポリシリコンエミッタ電極、４１…層間絶縁
膜、４３…Ｎ+ 型エミッタ領域、４５…アルミニウム配
線層。
埋込層、７…Ｎ型エピタキシャルシリコン層、９…Ｎ型
ウェル、１１…Ｐ型ウェル、１３…コレクタ引き出し電
極、１５…フィ−ルド絶縁膜、１７…ゲ−ト絶縁膜、１
９…ゲ−ト電極、２１…シリコン酸化膜、２３…Ｎ+ 型
ソ−ス／ドレイン領域、２５…Ｐ+ 型ソ−ス／ドレイン
領域、２７…Ｐ+ 型外部ベ−ス領域、２９…絶縁膜、３
１…ベ−ス／エミッタ形成領域、３３…ド−プドガラ
ス、３５…ノンド−プ酸化膜、３７…Ｐ型内部ベ−ス領
域、３９…ポリシリコンエミッタ電極、４１…層間絶縁
膜、４３…Ｎ+ 型エミッタ領域、４５…アルミニウム配
線層。
フロントページの続き (56)参考文献 特開 平１−205522（ＪＰ，Ａ) 特開 昭55−53417（ＪＰ，Ａ) 特開 昭57−198650（ＪＰ，Ａ) 特開 平３−16225（ＪＰ，Ａ) Ｓｈｏｉｃｈｉ Ｍｉｚｕｏ，ｅｔ. ａｌ．，”Ａｎｏｍａｌｏｕｓ Ｄｉｆ ｆｕｓｉｏｎ ｏｆ Ｂ ａｎｄ Ｐ ｉｎ Ｓｉ Ｄｉｒｅｃｔｌｙ Ｍａｓ ｋｅｄ ｗｉｔｈ Ｓｉ▲下３▼Ｎ▲下 ４▼”，Ｊａｐａｎｅｓｅ Ｊｏｕｒｎ ａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓ ｉｃｓ，1982年２月，ｖｏｌ．21，Ｎ ｏ．２，ｐ．281−286 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/33 - 21/331 H01L 21/8222 - 21/8228 H01L 21/8232 H01L 21/8234 - 21/82385 H01L 21/8249 H01L 27/06 H01L 27/08 H01L 27/082 H01L 27/085 - 27/092 H01L 29/68 - 29/737
Claims (9)
- 【請求項１】 第１導電型の半導体基体と、 前記半導体基体内に形成された第２導電型の第１半導体
領域と、 前記半導体基体内に形成された第２導電型の第２半導体
領域と、 前記半導体基体内に形成された第２導電型の第３半導体
領域と、 前記第２半導体領域と前記第３半導体領域との間の前記
半導体基体上に、この半導体基体と絶縁された状態で形
成された第１電極と、 前記半導体基体上に形成された、前記第２半導体領域、
前記第３半導体領域、および前記第１電極上をそれぞれ
被覆するとともに、不純物の拡散を妨げる障壁となり、
かつ不純物の増速拡散を抑制する増速拡散抑制膜と、 前記増速拡散抑制膜に形成された、前記第１半導体領域
の一部を露出させる第１開孔部と、 前記第１開孔部から露出した前記第１半導体領域の一部
に形成された、第１導電型の第４半導体領域と、 前記増速拡散抑制膜上に形成されるとともに、前記第１
開孔部を介して前記第４半導体領域に接する、この第４
半導体領域を構成している第２導電型の不純物の拡散源
となる絶縁性拡散源膜と、 前記絶縁性拡散源膜に形成された、前記第４半導体領域
の一部を露出させる第２開孔部と、 前記第２開孔部から露出した前記第４半導体領域の一部
に形成された、第２導電型の第５半導体領域と、 少なくとも前記第２開孔部内に形成されるとともに、前
記第２開孔部を介して前記第５半導体領域に接する第２
電極とを具備し、 前記絶縁性拡散源膜が、少なくとも前記第１電極と前記
第２電極とを絶縁する層間絶縁膜に用いられていること
を特徴とする半導体装置。 - 【請求項２】 前記絶縁性拡散源膜は、ボロン、リン、
ヒ素のいずれか一つを含有した絶縁膜でなることを特徴
とする請求項１に記載の半導体装置。 - 【請求項３】 前記絶縁膜は、シリコン酸化膜であるこ
とを特徴とする請求項２に記載の半導体装置。 - 【請求項４】 前記絶縁性拡散源膜上に形成された、こ
の絶縁性拡散源膜への水分の混入を少なくとも遮蔽する
絶縁性遮蔽膜を、さらに具備することを特徴とする請求
項１ないし請求項３いずれか一項に記載の半導体装置。 - 【請求項５】 前記絶縁性遮蔽膜は、ノンドープシリコ
ン酸化膜であることを特徴とする請求項４に記載の半導
体装置。 - 【請求項６】 前記増速拡散抑制膜は、シリコン窒化膜
であることを特徴とする請求項１ないし請求項５いずれ
か一項に記載の半導体装置。 - 【請求項７】 前記第２電極は、前記第５半導体領域を
構成している第１導電型の不純物の拡散源となる導電性
拡散源膜を含むことを特徴とする請求項１ないし請求項
６いずれか一項に記載の半導体装置。 - 【請求項８】 前記第１半導体領域はコレクタとして機
能し、前記第２半導体領域はソースとして機能し、前記
第３半導体領域はドレインとして機能し、前記第４半導
体領域はベースとして機能し、前記第５半導体領域はエ
ミッタとして機能し、前記第１電極はゲートとして機能
することを特徴とする請求項１ないし請求項７いずれか
一項に記載の半導体装置。 - 【請求項９】 第１導電型の半導体基体内に、第２導電
型の第１半導体領域を形成する工程と、 前記半導体基体内に、第２導電型の第２半導体領域、お
よび第２導電型の第３半導体領域をそれぞれ形成する工
程と、 前記第２半導体領域と前記第３半導体領域との間の前記
半導体基体上に、この半導体基体と絶縁された状態で第
１電極を形成する工程と、 前記半導体基体上に、前記第２半導体領域、前記第３半
導体領域、および前記第１電極上を被覆するとともに、
不純物の拡散を妨げる障壁となり、かつ不純物の増速拡
散を抑制する増速拡散抑制膜を形成する工程と、 前記増速拡散抑制膜に、前記第１半導体領域の一部を露
出させる第１開孔部を形成する工程と、 前記増速拡散抑制膜上から前記第１開孔部内にかけて、
第２導電型の不純物を含有した絶縁性拡散源膜を形成す
る工程と、 前記絶縁性拡散源膜から前記第２導電型の不純物を拡散
させ、前記第１開孔部 から露出した前記第１半導体領域
の一部に、第１導電型の第４半導体領域を形成する工程
と、 前記絶縁性拡散源膜に、前記第４半導体領域の一部を露
出させる第２開孔部を形成する工程と、 少なくとも前記第２開孔部内に、第１導電型の不純物を
含有した導電性拡散源膜を含む第２電極を形成する工程
と、 前記導電性拡散源膜から前記第１導電型の不純物を拡散
させ、前記第２開孔部から露出した前記第４半導体領域
の一部に、第１導電型の第４半導体領域を形成する工程
と 具備することを特徴とする半導体装置の製造方法。
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