JP3006531B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3006531B2 JP3006531B2 JP9069886A JP6988697A JP3006531B2 JP 3006531 B2 JP3006531 B2 JP 3006531B2 JP 9069886 A JP9069886 A JP 9069886A JP 6988697 A JP6988697 A JP 6988697A JP 3006531 B2 JP3006531 B2 JP 3006531B2
- Authority
- JP
- Japan
- Prior art keywords
- bipolar transistor
- contact hole
- forming
- conductivity type
- collector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 32
- 239000004065 semiconductor Substances 0.000 title claims description 22
- 238000000034 method Methods 0.000 title claims description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 36
- 239000000758 substrate Substances 0.000 claims description 21
- 238000005530 etching Methods 0.000 claims description 12
- 230000000295 complement effect Effects 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 78
- 238000009792 diffusion process Methods 0.000 description 19
- 239000012535 impurity Substances 0.000 description 12
- 229910052785 arsenic Inorganic materials 0.000 description 11
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 11
- 238000007796 conventional method Methods 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 239000011229 interlayer Substances 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 238000010438 heat treatment Methods 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 7
- 238000000605 extraction Methods 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- 238000002513 implantation Methods 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 239000012299 nitrogen atmosphere Substances 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 239000007789 gas Substances 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/05—Etch and refill
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/124—Polycrystalline emitter
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はバイポーラトランジ
スタとＣＭＯＳトランジスタを同一基板上に形成した半
導体装置の製造方法に関する。
スタとＣＭＯＳトランジスタを同一基板上に形成した半
導体装置の製造方法に関する。
【０００２】
【従来の技術】図１５は、従来のＢｉＣＭＯＳ構造（バ
イポーラトランジスタとＣＭＯＳトランジスタを同一基
板上に有する構造）の半導体装置の例である。
イポーラトランジスタとＣＭＯＳトランジスタを同一基
板上に有する構造）の半導体装置の例である。
【０００３】この半導体装置の製造方法を第１２〜１４
図を用いて示すと、まずｎ型埋め込み層２、ｐ型埋め込
み層３が形成されたｐ型シリコン基板１上にｎ型エピタ
キシャル層４を形成した後、ＬＯＣＯＳ法によりフィー
ルド酸化膜５を形成する。その後、ｎ型ウェル領域６、
ｐ型ウェル領域７、バイポーラトランジスタのベース領
域８、ｎ型コレクタ引き出し領域３２を形成した後、膜
厚５０〜２００オングストロームのゲート酸化膜９を形
成する。なお、ｎ型コレクタ引き出し領域３２の形成す
るには注入量１〜５×１０15ｃｍ-2でリンを注入した
後、熱処理を行って不純物を活性化、拡散させる（図１
２）。
図を用いて示すと、まずｎ型埋め込み層２、ｐ型埋め込
み層３が形成されたｐ型シリコン基板１上にｎ型エピタ
キシャル層４を形成した後、ＬＯＣＯＳ法によりフィー
ルド酸化膜５を形成する。その後、ｎ型ウェル領域６、
ｐ型ウェル領域７、バイポーラトランジスタのベース領
域８、ｎ型コレクタ引き出し領域３２を形成した後、膜
厚５０〜２００オングストロームのゲート酸化膜９を形
成する。なお、ｎ型コレクタ引き出し領域３２の形成す
るには注入量１〜５×１０15ｃｍ-2でリンを注入した
後、熱処理を行って不純物を活性化、拡散させる（図１
２）。
【０００４】次に、全面に多結晶シリコン層３３を成長
した後、これをエッチングしてＰＭＯＳのゲート電極１
６、ＮＭＯＳのゲート電極１７を形成する。その後、酸
化膜を１０００オングストローム堆積し、異方性のドラ
イエッチを行ってＰＭＯＳのゲート電極１６およびＮＭ
ＯＳのゲート電極１７の側壁に酸化膜サイドウォール１
８を形成する。
した後、これをエッチングしてＰＭＯＳのゲート電極１
６、ＮＭＯＳのゲート電極１７を形成する。その後、酸
化膜を１０００オングストローム堆積し、異方性のドラ
イエッチを行ってＰＭＯＳのゲート電極１６およびＮＭ
ＯＳのゲート電極１７の側壁に酸化膜サイドウォール１
８を形成する。
【０００５】次に、バイポーラトランジスタの外部ベー
ス１９、ＰＭＯＳのゲート電極１６、ソースおよびドレ
イン領域２０へ注入量５〜７×１０15ｃｍ-2でボロンを
イオン注入する。一方、ＮＭＯＳのゲート電極１７、ソ
ースおよびドレイン領域２２には注入量１〜２×１０15
ｃｍ-2でヒ素を注入する。その後、８５０〜９００℃で
熱処理を行って、イオン注入した不純物を活性化する
（図１３）。
ス１９、ＰＭＯＳのゲート電極１６、ソースおよびドレ
イン領域２０へ注入量５〜７×１０15ｃｍ-2でボロンを
イオン注入する。一方、ＮＭＯＳのゲート電極１７、ソ
ースおよびドレイン領域２２には注入量１〜２×１０15
ｃｍ-2でヒ素を注入する。その後、８５０〜９００℃で
熱処理を行って、イオン注入した不純物を活性化する
（図１３）。
【０００６】次に１０００〜２０００オングストローム
の膜厚で酸化膜３４を成長し、次いでエミッタコンタク
ト孔１１を開口する。その後、全面に２０００〜３００
０オングストロームの膜厚の多結晶シリコン層３５を成
長し、これに注入量１〜２×１０16ｃｍ-2でヒ素をイオ
ン注入した後、パターニングしてエミッタ電極１５を形
成する。その後、窒素雰囲気中で熱処理を行ってエミッ
タ電極１５の多結晶シリコン層３５からベース領域８に
ヒ素を拡散させ、エミッタ領域２３が形成される（図１
４）。
の膜厚で酸化膜３４を成長し、次いでエミッタコンタク
ト孔１１を開口する。その後、全面に２０００〜３００
０オングストロームの膜厚の多結晶シリコン層３５を成
長し、これに注入量１〜２×１０16ｃｍ-2でヒ素をイオ
ン注入した後、パターニングしてエミッタ電極１５を形
成する。その後、窒素雰囲気中で熱処理を行ってエミッ
タ電極１５の多結晶シリコン層３５からベース領域８に
ヒ素を拡散させ、エミッタ領域２３が形成される（図１
４）。
【０００７】次に、上記工程で形成した素子上に、層間
絶縁膜２４を堆積した後、層間絶縁膜２４にコンタクト
孔２５（プラグ２６が埋め込まれる孔）を開口する。次
いで、コンタクト孔２５部分にタングステン等でプラグ
２６を形成し、各金属配線２７を形成すると図１５に示
す半導体装置が得られる。
絶縁膜２４を堆積した後、層間絶縁膜２４にコンタクト
孔２５（プラグ２６が埋め込まれる孔）を開口する。次
いで、コンタクト孔２５部分にタングステン等でプラグ
２６を形成し、各金属配線２７を形成すると図１５に示
す半導体装置が得られる。
【０００８】この方法によれば、低抵抗のｎ型コレクタ
領域によってｎ型埋め込み層と配線が接続されているた
め、バイポーラトランジスタのコレクタ抵抗を５０Ω以
下まで下げることができる。しかし、ｎ型コレクタ領域
を形成するためにはリソグラフィー工程、イオン注入工
程および拡散工程が必要となり、製造工程数が多く、コ
スト面で不利である。
領域によってｎ型埋め込み層と配線が接続されているた
め、バイポーラトランジスタのコレクタ抵抗を５０Ω以
下まで下げることができる。しかし、ｎ型コレクタ領域
を形成するためにはリソグラフィー工程、イオン注入工
程および拡散工程が必要となり、製造工程数が多く、コ
スト面で不利である。
【０００９】また、この方法ではコレクタ領域へ高濃度
のｎ型不純物を注入した後、高温の熱処理で不純物を活
性化、拡散している。しかし、図２１に示すように、ｎ
型コレクタ領域に含まれる不純物のリンは、コレクタ領
域の横方向にも拡散してｐ型領域であるベース拡散層に
近づき、ベース・コレクタ間の耐圧を低下させる要因と
なる。従って、耐圧を確保するためにベース拡散層とコ
レクタ拡散層の間隔を大きく取る必要があり、トランジ
スタサイズを縮小する上での障害となる。
のｎ型不純物を注入した後、高温の熱処理で不純物を活
性化、拡散している。しかし、図２１に示すように、ｎ
型コレクタ領域に含まれる不純物のリンは、コレクタ領
域の横方向にも拡散してｐ型領域であるベース拡散層に
近づき、ベース・コレクタ間の耐圧を低下させる要因と
なる。従って、耐圧を確保するためにベース拡散層とコ
レクタ拡散層の間隔を大きく取る必要があり、トランジ
スタサイズを縮小する上での障害となる。
【００１０】一方、特開平７−１４２４９８は、製造工
程数を削減できる製造方法を提案している。この方法を
第１６〜２０図を用いて示す。
程数を削減できる製造方法を提案している。この方法を
第１６〜２０図を用いて示す。
【００１１】まず、ｎ型埋め込み層２、ｐ型埋め込み層
３が形成された半導体基板１上にｎ型エピタキシャル層
４を形成した後、ＬＯＣＯＳ法によりフィールド酸化膜
５を形成する。その後、ｎ型ウェル領域６、ｐ型ウェル
領域７、バイポーラトランジスタのベース領域８、膜厚
５０〜２００オングストロームのゲート酸化膜９を形成
する（図１６）。
３が形成された半導体基板１上にｎ型エピタキシャル層
４を形成した後、ＬＯＣＯＳ法によりフィールド酸化膜
５を形成する。その後、ｎ型ウェル領域６、ｐ型ウェル
領域７、バイポーラトランジスタのベース領域８、膜厚
５０〜２００オングストロームのゲート酸化膜９を形成
する（図１６）。
【００１２】次に、ゲート酸化膜９をエッチングしてエ
ミッタコンタクト孔１１およびコレクタコンタクト孔１
２を形成した後、全面に厚さ１０００〜２０００オング
ストロームの多結晶シリコン層１３を形成する（図１
７）。
ミッタコンタクト孔１１およびコレクタコンタクト孔１
２を形成した後、全面に厚さ１０００〜２０００オング
ストロームの多結晶シリコン層１３を形成する（図１
７）。
【００１３】次に、多結晶シリコン層１３をエッチング
してバイポーラトランジスタのエミッタ電極１５、ＰＭ
ＯＳのゲート電極１６、ＮＭＯＳのゲート電極１７を形
成するとともにオーバーエッチングにより、コレクタコ
ンタクト孔１２のエピタキシャル層４をエッチングして
深さ３０００〜６０００オングストロームの溝を形成す
る。その後、酸化膜を１０００オングストローム堆積し
た後、異方性のドライエッチングを行ってバイポーラト
ランジスタのエミッタ電極１５、ＰＭＯＳのゲート電極
１６、ＮＭＯＳのゲート電極１７の側壁に酸化膜サイド
ウォール１８を形成する（図１８）。
してバイポーラトランジスタのエミッタ電極１５、ＰＭ
ＯＳのゲート電極１６、ＮＭＯＳのゲート電極１７を形
成するとともにオーバーエッチングにより、コレクタコ
ンタクト孔１２のエピタキシャル層４をエッチングして
深さ３０００〜６０００オングストロームの溝を形成す
る。その後、酸化膜を１０００オングストローム堆積し
た後、異方性のドライエッチングを行ってバイポーラト
ランジスタのエミッタ電極１５、ＰＭＯＳのゲート電極
１６、ＮＭＯＳのゲート電極１７の側壁に酸化膜サイド
ウォール１８を形成する（図１８）。
【００１４】次に、バイポーラトランジスタの外部ベー
ス領域１９、ＰＭＯＳのゲート電極１６、ソースおよび
ドレイン領域２０へ注入量５〜９×１０15ｃｍ-2でボロ
ンをイオン注入する。また、バイポーラトランジスタの
エミッタ電極１５とコレクタコンタクト拡散層２１およ
びＮＭＯＳのゲート電極１７、ソースおよびドレイン領
域２２には注入量１〜２×１０16ｃｍ-2でヒ素をイオン
注入する。その後、８５０〜９００℃の窒素雰囲気中で
熱処理を行って、イオン注入した不純物を活性化する。
この際、バイポーラトランジスタのエミッタ電極１５の
多結晶シリコン層１３からベース領域８へヒ素が拡散
し、エミッタ領域２３が形成される（図１９）。
ス領域１９、ＰＭＯＳのゲート電極１６、ソースおよび
ドレイン領域２０へ注入量５〜９×１０15ｃｍ-2でボロ
ンをイオン注入する。また、バイポーラトランジスタの
エミッタ電極１５とコレクタコンタクト拡散層２１およ
びＮＭＯＳのゲート電極１７、ソースおよびドレイン領
域２２には注入量１〜２×１０16ｃｍ-2でヒ素をイオン
注入する。その後、８５０〜９００℃の窒素雰囲気中で
熱処理を行って、イオン注入した不純物を活性化する。
この際、バイポーラトランジスタのエミッタ電極１５の
多結晶シリコン層１３からベース領域８へヒ素が拡散
し、エミッタ領域２３が形成される（図１９）。
【００１５】その後、この工程で形成した素子上に層間
絶縁膜２４を堆積した後、コンタクト孔２５（プラグ２
６が埋め込まれる孔）を開口する。次いで、コンタクト
孔２５部分にタングステン等でプラグ２６を形成し、各
金属配線２７を形成すると図２０に示す半導体装置が得
られる。
絶縁膜２４を堆積した後、コンタクト孔２５（プラグ２
６が埋め込まれる孔）を開口する。次いで、コンタクト
孔２５部分にタングステン等でプラグ２６を形成し、各
金属配線２７を形成すると図２０に示す半導体装置が得
られる。
【００１６】この製造方法では、エミッタ電極およびゲ
ート電極形成時のオーバーエッチングでバイポーラトラ
ンジスタのコレクタ部に溝を形成し、この溝を介した配
線でコレクタ引き出しを形成している。これにより、第
１の従来例でｎ型コレクタ領域形成のために必要となっ
ていたフォトリソグラフィー工程および熱処理工程が不
要となる。さらにバイポーラトランジスタのエミッタ電
極とゲート電極を同一の多結晶シリコン層で形成するこ
とでも製造工程の削減がなされている。
ート電極形成時のオーバーエッチングでバイポーラトラ
ンジスタのコレクタ部に溝を形成し、この溝を介した配
線でコレクタ引き出しを形成している。これにより、第
１の従来例でｎ型コレクタ領域形成のために必要となっ
ていたフォトリソグラフィー工程および熱処理工程が不
要となる。さらにバイポーラトランジスタのエミッタ電
極とゲート電極を同一の多結晶シリコン層で形成するこ
とでも製造工程の削減がなされている。
【００１７】しかし、この製造方法では、前述のように
オーバーエッチによりバイポーラトランジスタのコレク
タ部に溝を形成する際に、コレクタ抵抗を低減するには
３０００〜６０００オングストロームの深さのトレンチ
を掘る必要がある。この場合、エミッタ電極およびゲー
ト電極の多結晶シリコン層に対して１５０〜３００％の
オーバーエッチが必要となる。オーバーエッチング量が
多いと、ＣＭＯＳのゲート電極は図２２に示すように逆
テーパー形状となり、ソース・ドレイン拡散層がゲート
電極端からはずれるため、トランジスタの電流駆動能力
低下等の問題が生じる。
オーバーエッチによりバイポーラトランジスタのコレク
タ部に溝を形成する際に、コレクタ抵抗を低減するには
３０００〜６０００オングストロームの深さのトレンチ
を掘る必要がある。この場合、エミッタ電極およびゲー
ト電極の多結晶シリコン層に対して１５０〜３００％の
オーバーエッチが必要となる。オーバーエッチング量が
多いと、ＣＭＯＳのゲート電極は図２２に示すように逆
テーパー形状となり、ソース・ドレイン拡散層がゲート
電極端からはずれるため、トランジスタの電流駆動能力
低下等の問題が生じる。
【００１８】また、同図に示すようにメモリセル内部の
拡散層領域から電極を引き出すダイレクトコンタクトが
存在する場合には、オーバーエッチによりダイレクトコ
ンタクト付近のシリコン基板が前述のコレクタ溝と同じ
深さ分（３０００〜６０００オングストローム）掘れて
しまい、拡散層とダイレクトコンタクト引き出し電極と
の接続抵抗が数十Ｋ〜数百ＫΩ程度大きくなるので、メ
モリセルの動作が不安定になるという問題が生じる。
拡散層領域から電極を引き出すダイレクトコンタクトが
存在する場合には、オーバーエッチによりダイレクトコ
ンタクト付近のシリコン基板が前述のコレクタ溝と同じ
深さ分（３０００〜６０００オングストローム）掘れて
しまい、拡散層とダイレクトコンタクト引き出し電極と
の接続抵抗が数十Ｋ〜数百ＫΩ程度大きくなるので、メ
モリセルの動作が不安定になるという問題が生じる。
【００１９】
【発明が解決しようとする課題】本発明は、上記の問題
点に鑑みてなされたものであり、少ない製造工程数によ
り、電流駆動能力が優れ、またダイレクトコンタクトが
存在する場合には接続抵抗の増加のないＢｉＣＭＯＳ構
造の半導体装置を製造する方法を提供することを目的と
する。
点に鑑みてなされたものであり、少ない製造工程数によ
り、電流駆動能力が優れ、またダイレクトコンタクトが
存在する場合には接続抵抗の増加のないＢｉＣＭＯＳ構
造の半導体装置を製造する方法を提供することを目的と
する。
【００２０】
【課題を解決するための手段】本発明は、半導体基板上
に、バイポーラトランジスタと相補型ＭＯＳトランジス
タ（ＣＭＯＳ）とを有する半導体装置の製造方法におい
て、半導体基板上に、第１導電型の埋め込み層と第２導
電型の埋め込み層を形成するとともにこの半導体基板の
全面にエピタキシャル層を成長させる工程と、バイポー
ラトランジスタの活性領域、第１導電型ＭＯＳの活性領
域、および第２導電型ＭＯＳの活性領域をそれぞれ画定
する第１の絶縁膜を形成する工程と、第１導電型ＭＯＳ
および第２導電型ＭＯＳの活性領域、並びに相補型ＭＯ
Ｓとバイポーラトランジスタとを素子分離する所定箇所
に第１導電型のウェル領域または第２導電型のウェル領
域を形成する工程と、前記バイポーラトランジスタの活
性領域、第１導電型ＭＯＳの活性領域、および第２導電
型ＭＯＳの活性領域のそれぞれの表面に、ゲート酸化膜
ともなる第２の絶縁膜を形成する工程と、バイポーラト
ランジスタの活性領域上に形成された前記第２の絶縁膜
に前記エピタキシャル層に達するエミッタコンタクト孔
と、前記第１の絶縁膜に前記エピタキシャル層に達する
コレクタコンタクト孔とを同時に形成する工程と、この
基板の全面に多結晶シリコンを層を形成する工程と、こ
の多結晶シリコン層をエッチングして、エミッタ電極と
ゲート電極を所定形状に形成する工程とを有する半導体
装置の製造方法に関する。
に、バイポーラトランジスタと相補型ＭＯＳトランジス
タ（ＣＭＯＳ）とを有する半導体装置の製造方法におい
て、半導体基板上に、第１導電型の埋め込み層と第２導
電型の埋め込み層を形成するとともにこの半導体基板の
全面にエピタキシャル層を成長させる工程と、バイポー
ラトランジスタの活性領域、第１導電型ＭＯＳの活性領
域、および第２導電型ＭＯＳの活性領域をそれぞれ画定
する第１の絶縁膜を形成する工程と、第１導電型ＭＯＳ
および第２導電型ＭＯＳの活性領域、並びに相補型ＭＯ
Ｓとバイポーラトランジスタとを素子分離する所定箇所
に第１導電型のウェル領域または第２導電型のウェル領
域を形成する工程と、前記バイポーラトランジスタの活
性領域、第１導電型ＭＯＳの活性領域、および第２導電
型ＭＯＳの活性領域のそれぞれの表面に、ゲート酸化膜
ともなる第２の絶縁膜を形成する工程と、バイポーラト
ランジスタの活性領域上に形成された前記第２の絶縁膜
に前記エピタキシャル層に達するエミッタコンタクト孔
と、前記第１の絶縁膜に前記エピタキシャル層に達する
コレクタコンタクト孔とを同時に形成する工程と、この
基板の全面に多結晶シリコンを層を形成する工程と、こ
の多結晶シリコン層をエッチングして、エミッタ電極と
ゲート電極を所定形状に形成する工程とを有する半導体
装置の製造方法に関する。
【００２１】本発明においては、ＣＭＯＳのゲート電極
形成の前にあらかじめバイポーラトランジスタのコレク
タコンタクト孔を形成するので、ＣＭＯＳのゲート電極
形成のためのオーバーエッチ量を少なく少なくすること
ができる。従って、ＣＭＯＳのゲート電極の形状が逆テ
ーパー形状にならず、良好な形状で形成できるようにな
り、ＣＭＯＳの電流駆動能力に優れた半導体装置を製造
することができる。
形成の前にあらかじめバイポーラトランジスタのコレク
タコンタクト孔を形成するので、ＣＭＯＳのゲート電極
形成のためのオーバーエッチ量を少なく少なくすること
ができる。従って、ＣＭＯＳのゲート電極の形状が逆テ
ーパー形状にならず、良好な形状で形成できるようにな
り、ＣＭＯＳの電流駆動能力に優れた半導体装置を製造
することができる。
【００２２】また、ダイレクトコンタクトが存在する場
合にも、ダイレクトコンタクト付近の基板の掘れが少な
くなるので、拡散層とダイレクトコンタクト引き出し電
極との接続抵抗を低減できる。
合にも、ダイレクトコンタクト付近の基板の掘れが少な
くなるので、拡散層とダイレクトコンタクト引き出し電
極との接続抵抗を低減できる。
【００２３】また、リング状にコレクタ引き出し領域を
形成することもできるので、コレクタ抵抗を大幅に低減
することができる。
形成することもできるので、コレクタ抵抗を大幅に低減
することができる。
【００２４】
【発明の実施の形態】以下に本発明の実施形態を図面を
用いて説明する。
用いて説明する。
【００２５】［実施形態１］図６は実施形態１の最終工
程断面図である。１は半導体基板であるｐ型シリコン基
板、２はｎ型埋め込み層、３はｐ型埋め込み層、４はｎ
型エピタキシャル層、５は第１絶縁層であるフィールド
酸化膜、６はｎ型ウェル領域、７はｐ型ウェル領域、８
はバイポーラトランジスタのベース領域、９は第２の絶
縁膜でありＭＯＳトランジスタのゲート酸化膜ともなっ
ている。１１は第２の絶縁膜に設けられたエミッタコン
タクト孔、１２は第１の絶縁膜に設けられたコレクタコ
ンタクト孔、１３は多結晶シリコン層、１４は多結晶シ
リコンサイドウォール、１５はバイポーラトランジスタ
のエミッタ電極、１６はＰＭＯＳのゲート電極、１７は
ＮＭＯＳのゲート電極、１８は酸化膜サイドウォール、
１９は外部ベース領域、２０はＰＭＯＳのソースおよび
ドレイン領域、２１はコレクタコンタクト拡散層、２２
はＮＭＯＳのソースおよびドレイン領域、２３はエミッ
タ領域、２４は層間絶縁膜、２５はコンタクト孔（プラ
グ２６が埋め込まれる孔）、２６はタングステン等のプ
ラグ、２７は金属配線である。
程断面図である。１は半導体基板であるｐ型シリコン基
板、２はｎ型埋め込み層、３はｐ型埋め込み層、４はｎ
型エピタキシャル層、５は第１絶縁層であるフィールド
酸化膜、６はｎ型ウェル領域、７はｐ型ウェル領域、８
はバイポーラトランジスタのベース領域、９は第２の絶
縁膜でありＭＯＳトランジスタのゲート酸化膜ともなっ
ている。１１は第２の絶縁膜に設けられたエミッタコン
タクト孔、１２は第１の絶縁膜に設けられたコレクタコ
ンタクト孔、１３は多結晶シリコン層、１４は多結晶シ
リコンサイドウォール、１５はバイポーラトランジスタ
のエミッタ電極、１６はＰＭＯＳのゲート電極、１７は
ＮＭＯＳのゲート電極、１８は酸化膜サイドウォール、
１９は外部ベース領域、２０はＰＭＯＳのソースおよび
ドレイン領域、２１はコレクタコンタクト拡散層、２２
はＮＭＯＳのソースおよびドレイン領域、２３はエミッ
タ領域、２４は層間絶縁膜、２５はコンタクト孔（プラ
グ２６が埋め込まれる孔）、２６はタングステン等のプ
ラグ、２７は金属配線である。
【００２６】この構造において、フィールド酸化膜５を
貫通してｎ型エピタキシャル層４に達するコレクタコン
タクト孔１２を介してバイポーラトランジスタの埋め込
みコレクタとなるｎ型埋め込み層２とプラグ２６が接続
されている。また本実施例では、エミッタ電極１５、Ｐ
ＭＯＳのゲート電極１６、ＮＭＯＳのゲート電極１７が
いずれも同一層の多結晶シリコン層１３から形成されて
いる。
貫通してｎ型エピタキシャル層４に達するコレクタコン
タクト孔１２を介してバイポーラトランジスタの埋め込
みコレクタとなるｎ型埋め込み層２とプラグ２６が接続
されている。また本実施例では、エミッタ電極１５、Ｐ
ＭＯＳのゲート電極１６、ＮＭＯＳのゲート電極１７が
いずれも同一層の多結晶シリコン層１３から形成されて
いる。
【００２７】この構造の半導体装置の製造方法を図１か
ら図５を用いて説明する。まず、ｎ型埋め込み層２、ｐ
型埋め込み層３が形成されたｐ型シリコン基板１上にｎ
型エピタキシャル層４を形成した後、ＬＯＣＯＳ法によ
り厚さ３０００〜６０００オングストロームのフィール
ド酸化膜５を形成する。その後、ｎ型ウェル領域６、ｐ
型ウェル領域７、バイポーラトランジスタのベース領域
８を形成した後、ＭＯＳトランジスタのゲート酸化膜９
を５０〜２００オングストロームで形成する（図１）。
ら図５を用いて説明する。まず、ｎ型埋め込み層２、ｐ
型埋め込み層３が形成されたｐ型シリコン基板１上にｎ
型エピタキシャル層４を形成した後、ＬＯＣＯＳ法によ
り厚さ３０００〜６０００オングストロームのフィール
ド酸化膜５を形成する。その後、ｎ型ウェル領域６、ｐ
型ウェル領域７、バイポーラトランジスタのベース領域
８を形成した後、ＭＯＳトランジスタのゲート酸化膜９
を５０〜２００オングストロームで形成する（図１）。
【００２８】次に、レジスト１０をマスクとしてバイポ
ーラトランジスタのエミッタコンタクト孔１１部分とコ
レクタコンタクト孔１２部分のゲート酸化膜９およびフ
ィールド酸化膜５をドライエッチングして、エミッタコ
ンタクト孔１１のベース領域８、コレクタコンタクト孔
のｎ型エピタキシャル層４を露出させる（図２）。この
酸化膜エッチングの際、通常の方法では、エミッタコン
タクト孔１１ではコレクタコンタクト孔１２よりオーバ
ーエッチング量が多くなる。そこでエミッタコンタクト
孔部のエピタキシャル層４（ベース領域８を含む）が掘
れてしまうのを避けるため、酸化膜に比べシリコンのエ
ッチング速度が１／４０〜１／５０程度に低い（高選択
比）エッチング方法を用いることが好ましい。このよう
な高選択比を得る方法として、たとえばＪａｐａｎ Ｊ
ｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｉｓｉｃｓ
Ｖｏｌ．３３（１９９４）ｐｐ．２１５１−２１５６
に開示されているＳＦ6とＣＯの混合ガスを用いた反応
性イオンエッチング等を挙げることができる。
ーラトランジスタのエミッタコンタクト孔１１部分とコ
レクタコンタクト孔１２部分のゲート酸化膜９およびフ
ィールド酸化膜５をドライエッチングして、エミッタコ
ンタクト孔１１のベース領域８、コレクタコンタクト孔
のｎ型エピタキシャル層４を露出させる（図２）。この
酸化膜エッチングの際、通常の方法では、エミッタコン
タクト孔１１ではコレクタコンタクト孔１２よりオーバ
ーエッチング量が多くなる。そこでエミッタコンタクト
孔部のエピタキシャル層４（ベース領域８を含む）が掘
れてしまうのを避けるため、酸化膜に比べシリコンのエ
ッチング速度が１／４０〜１／５０程度に低い（高選択
比）エッチング方法を用いることが好ましい。このよう
な高選択比を得る方法として、たとえばＪａｐａｎ Ｊ
ｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｉｓｉｃｓ
Ｖｏｌ．３３（１９９４）ｐｐ．２１５１−２１５６
に開示されているＳＦ6とＣＯの混合ガスを用いた反応
性イオンエッチング等を挙げることができる。
【００２９】次に、レジスト１０を除去した後、エミッ
タコンタクト孔１１部分およびコレクタコンタクト孔１
２部分を含む全面に１５００〜２０００オングストロー
ムの厚さの多結晶シリコン層１３を成長する（図３）。
タコンタクト孔１１部分およびコレクタコンタクト孔１
２部分を含む全面に１５００〜２０００オングストロー
ムの厚さの多結晶シリコン層１３を成長する（図３）。
【００３０】次に、多結晶シリコン層１３をエッチング
してバイポーラトランジスタのエミッタ電極１５、ＰＭ
ＯＳのゲート電極１６、ＮＭＯＳのゲート電極１７を形
成する。このエッチングの際、多結晶シリコン層１３の
膜厚に対するオーバーエッチは１０〜３０％程度で十分
であり、このため、ＣＭＯＳのゲート電極形状が図２２
のように逆テーパーとなってしまうことを防ぐことがで
きる。また、コレクタコンタクト孔１２の側壁には多結
晶シリコン層１３の多結晶シリコンサイドウォール１４
が形成される。
してバイポーラトランジスタのエミッタ電極１５、ＰＭ
ＯＳのゲート電極１６、ＮＭＯＳのゲート電極１７を形
成する。このエッチングの際、多結晶シリコン層１３の
膜厚に対するオーバーエッチは１０〜３０％程度で十分
であり、このため、ＣＭＯＳのゲート電極形状が図２２
のように逆テーパーとなってしまうことを防ぐことがで
きる。また、コレクタコンタクト孔１２の側壁には多結
晶シリコン層１３の多結晶シリコンサイドウォール１４
が形成される。
【００３１】次に、酸化膜を１０００オングストローム
堆積した後、異方性のドライエッチングを行ってエミッ
タ電極１５、ゲート電極１６、１７のそれぞれの側壁に
酸化膜サイドウォール１８を形成する（図４）。
堆積した後、異方性のドライエッチングを行ってエミッ
タ電極１５、ゲート電極１６、１７のそれぞれの側壁に
酸化膜サイドウォール１８を形成する（図４）。
【００３２】次に、バイポーラトランジスタの外部ベー
ス領域１９、ＰＭＯＳのゲート電極１６、ソースおよび
ドレイン領域２０へ、ドーズ量５〜９×１０15ｃｍ-2で
ボロンをイオン注入する。一方、バイポーラトランジス
タのエミッタ電極１５およびコレクタコンタクト拡散層
２１、ＮＭＯＳのゲート電極１７、ソースおよびドレイ
ン領域２２には１〜２×１０16ｃｍ-2でヒ素をイオン注
入する。尚、ｎ型不純物としてはリンを用いても良い。
ス領域１９、ＰＭＯＳのゲート電極１６、ソースおよび
ドレイン領域２０へ、ドーズ量５〜９×１０15ｃｍ-2で
ボロンをイオン注入する。一方、バイポーラトランジス
タのエミッタ電極１５およびコレクタコンタクト拡散層
２１、ＮＭＯＳのゲート電極１７、ソースおよびドレイ
ン領域２２には１〜２×１０16ｃｍ-2でヒ素をイオン注
入する。尚、ｎ型不純物としてはリンを用いても良い。
【００３３】その後、８５０〜９００℃の窒素雰囲気中
で熱処理を行って、イオン注入した不純物を活性化す
る。このとき、バイポーラトランジスタのエミッタ電極
１５では多結晶シリコン層１３から、ベース領域８にヒ
素が拡散し、エミッタ領域２３が形成される（図５）。
で熱処理を行って、イオン注入した不純物を活性化す
る。このとき、バイポーラトランジスタのエミッタ電極
１５では多結晶シリコン層１３から、ベース領域８にヒ
素が拡散し、エミッタ領域２３が形成される（図５）。
【００３４】次に、上述の工程で形成した素子上に、層
間絶縁膜２４を堆積しコンタクト孔２５を開口する。な
お、エミッタ電極１５とコレクタコンタクト孔１２とで
は層間絶縁膜表面からのコンタクト孔深さに５０００〜
８０００オングストローム程度の差がある。このため、
エミッタ電極１５のオーバーエッチによる膜減りを防ぐ
ため、前述したＳＦ6とＣＯの混合ガスを用いたエッチ
ング方法を用いることが望ましい。その後、タングステ
ン等でプラグ２６を形成し、各金属配線２７を形成する
と図６に示す半導体装置が得られる。
間絶縁膜２４を堆積しコンタクト孔２５を開口する。な
お、エミッタ電極１５とコレクタコンタクト孔１２とで
は層間絶縁膜表面からのコンタクト孔深さに５０００〜
８０００オングストローム程度の差がある。このため、
エミッタ電極１５のオーバーエッチによる膜減りを防ぐ
ため、前述したＳＦ6とＣＯの混合ガスを用いたエッチ
ング方法を用いることが望ましい。その後、タングステ
ン等でプラグ２６を形成し、各金属配線２７を形成する
と図６に示す半導体装置が得られる。
【００３５】［実施形態２］本発明の異なる実施形態を
図７から図９を用いて説明する。製造工程のはじめの部
分は第１の実施例と同一であるので省略する。実施形態
１に示した図１の工程の後、バイポーラトランジスタの
エミッタコンタクト孔１１、コレクタコンタクト孔１２
およびダイレクトコンタクト２８のゲート酸化膜９およ
びフィールド酸化膜５をエッチングしてエピタキシャル
層４を露出させる。その後、全面に厚さ１５００〜２０
００オングストロームの多結晶ポリシリコン層１３を成
長する（図８）。尚、ダイレクトコンタクト２８は、メ
モリセル内部のトランジスタ拡散層領域から電極を引き
出すために用いられるコンタクト構造である。
図７から図９を用いて説明する。製造工程のはじめの部
分は第１の実施例と同一であるので省略する。実施形態
１に示した図１の工程の後、バイポーラトランジスタの
エミッタコンタクト孔１１、コレクタコンタクト孔１２
およびダイレクトコンタクト２８のゲート酸化膜９およ
びフィールド酸化膜５をエッチングしてエピタキシャル
層４を露出させる。その後、全面に厚さ１５００〜２０
００オングストロームの多結晶ポリシリコン層１３を成
長する（図８）。尚、ダイレクトコンタクト２８は、メ
モリセル内部のトランジスタ拡散層領域から電極を引き
出すために用いられるコンタクト構造である。
【００３６】次に、多結晶シリコン１３をエッチングし
てバイポーラトランジスタのエミッタ電極１５、ＰＭＯ
Ｓのゲート電極１６、ＮＭＯＳのゲート電極１７および
ダイレクトコンタクト引き出し電極２９を形成する。こ
のエッチングの際、実施形態１と同様に多結晶シリコン
１３に対するオーバーエッチは１０〜３０％で十分なた
め、ＣＭＯＳのゲート電極形状が逆テーパーとならない
だけでなく、ダイレクトコンタクト２８付近のシリコン
基板の掘れを５００オングストローム未満と少なくする
ことができる。
てバイポーラトランジスタのエミッタ電極１５、ＰＭＯ
Ｓのゲート電極１６、ＮＭＯＳのゲート電極１７および
ダイレクトコンタクト引き出し電極２９を形成する。こ
のエッチングの際、実施形態１と同様に多結晶シリコン
１３に対するオーバーエッチは１０〜３０％で十分なた
め、ＣＭＯＳのゲート電極形状が逆テーパーとならない
だけでなく、ダイレクトコンタクト２８付近のシリコン
基板の掘れを５００オングストローム未満と少なくする
ことができる。
【００３７】その後、酸化膜を１０００オングストロー
ム堆積した後、異方性のドライエッチングを行ってエミ
ッタ電極１５、ゲート電極１６、１７、ダイレクトコン
ダクト引き出し電極２９のそれぞれの側壁に酸化膜サイ
ドウォール１８を形成する。
ム堆積した後、異方性のドライエッチングを行ってエミ
ッタ電極１５、ゲート電極１６、１７、ダイレクトコン
ダクト引き出し電極２９のそれぞれの側壁に酸化膜サイ
ドウォール１８を形成する。
【００３８】次に、バイポーラトランジスタの外部ベー
ス領域１９、ＰＭＯＳのゲート電極１６、ソースおよび
ドレイン領域２０へ、ドーズ量５〜９×１０15ｃｍ-2で
ボロンをイオン注入する。一方、バイポーラトランジス
タのエミッタ電極１５およびコレクタ拡散層２１、ＮＭ
ＯＳのゲート電極１７、ソースおよびドレイン領域２
２、ダイレクトコンタクト引き出し電極２９には１〜２
×１０16ｃｍ-2でヒ素をイオン注入する。尚、ｎ型不純
物としてはリンを用いても良い。
ス領域１９、ＰＭＯＳのゲート電極１６、ソースおよび
ドレイン領域２０へ、ドーズ量５〜９×１０15ｃｍ-2で
ボロンをイオン注入する。一方、バイポーラトランジス
タのエミッタ電極１５およびコレクタ拡散層２１、ＮＭ
ＯＳのゲート電極１７、ソースおよびドレイン領域２
２、ダイレクトコンタクト引き出し電極２９には１〜２
×１０16ｃｍ-2でヒ素をイオン注入する。尚、ｎ型不純
物としてはリンを用いても良い。
【００３９】その後、８５０〜９００℃の窒素雰囲気中
で熱処理を行って、イオン注入した不純物を活性化す
る。このとき、バイポーラトランジスタのエミッタ電極
１５では多結晶シリコン層１３から、ベース領域８にヒ
素が拡散し、エミッタ領域２３が形成される。また、ダ
イレクトコンタクト引き出し電極２９においては、多結
晶シリコン層１３からシリコン基板へヒ素が拡散し接触
抵抗が低減される。
で熱処理を行って、イオン注入した不純物を活性化す
る。このとき、バイポーラトランジスタのエミッタ電極
１５では多結晶シリコン層１３から、ベース領域８にヒ
素が拡散し、エミッタ領域２３が形成される。また、ダ
イレクトコンタクト引き出し電極２９においては、多結
晶シリコン層１３からシリコン基板へヒ素が拡散し接触
抵抗が低減される。
【００４０】つづいて、スパッタ法等で２００オングス
トローム程度の厚さのチタンを全面に成膜し、熱処理し
てバイポーラトランジスタのエミッタ電極１５、外部ベ
ース領域１９、コレクタ拡散層２１およびＣＭＯＳトラ
ンジスタの拡散層２０、２２、ゲート電極１６、１７、
ダイレクトコンタクト引き出し電極２９表面にシリサイ
ド層３０を形成する（図８）。
トローム程度の厚さのチタンを全面に成膜し、熱処理し
てバイポーラトランジスタのエミッタ電極１５、外部ベ
ース領域１９、コレクタ拡散層２１およびＣＭＯＳトラ
ンジスタの拡散層２０、２２、ゲート電極１６、１７、
ダイレクトコンタクト引き出し電極２９表面にシリサイ
ド層３０を形成する（図８）。
【００４１】次に、上述の工程で形成した素子上に、層
間絶縁膜２４を堆積しコンタクト孔２５を開口した後、
タングステン等でプラグ２６を形成し、各金属配線２７
を形成すると図９に示す半導体装置が得られる。
間絶縁膜２４を堆積しコンタクト孔２５を開口した後、
タングステン等でプラグ２６を形成し、各金属配線２７
を形成すると図９に示す半導体装置が得られる。
【００４２】この方法を用いれば、実施形態１と同様に
良好なＣＭＯＳのゲート電極形状が得られるだけでな
く、ダイレクトコンタクト部のシリコン基板の掘れも少
なくなるので、ダイレクトコンタクト引き出し抵抗を低
減することができる。
良好なＣＭＯＳのゲート電極形状が得られるだけでな
く、ダイレクトコンタクト部のシリコン基板の掘れも少
なくなるので、ダイレクトコンタクト引き出し抵抗を低
減することができる。
【００４３】さらに、この方法では、ＣＭＯＳトランジ
スタ部に低抵抗のシリサイド層を形成できるだけでな
く、工程数を増やすことなくバイポーラトランジスタの
エミッタコンタクト孔と同時にダイレクトコンタクト引
き出し電極の抵抗を同時に低減できる。
スタ部に低抵抗のシリサイド層を形成できるだけでな
く、工程数を増やすことなくバイポーラトランジスタの
エミッタコンタクト孔と同時にダイレクトコンタクト引
き出し電極の抵抗を同時に低減できる。
【００４４】［実施形態３］図１０は本発明のさらに異
なる実施形態を示した図である。製造工程は実施形態２
と同一であるが、図７に示した工程の後、多結晶シリコ
ン層１３のエッチングの際にバイポーラトランジスタの
コレクタコンタクト孔１２部分にコレクタ引き出し電極
３１が形成した点が実施形態２と異なる。コレクタコン
タクト拡散層２１はバイポーラトランジスタのエミッタ
領域２３と同様に、多結晶シリコン層１３からのｎ型不
純物の拡散により形成されている。コレクタ引き出し電
極３１上に開口されたコンタクト孔２５を介して金属配
線２７が接続されている。
なる実施形態を示した図である。製造工程は実施形態２
と同一であるが、図７に示した工程の後、多結晶シリコ
ン層１３のエッチングの際にバイポーラトランジスタの
コレクタコンタクト孔１２部分にコレクタ引き出し電極
３１が形成した点が実施形態２と異なる。コレクタコン
タクト拡散層２１はバイポーラトランジスタのエミッタ
領域２３と同様に、多結晶シリコン層１３からのｎ型不
純物の拡散により形成されている。コレクタ引き出し電
極３１上に開口されたコンタクト孔２５を介して金属配
線２７が接続されている。
【００４５】［実施形態４］さらに、本発明の異なる実
施形態を図１１に示す。本実施形態の場合には、リング
状に形成したコレクタコンタクト孔１２の溝の側壁全周
にわたってヒ素が添加された多結晶シリコンサイドウォ
ール１４が設けられている（第１１（ａ））。なお、図
１１（ｂ）および（ｃ）はそれぞれ図１１（ａ）の平面
図のＡ−Ａ′間およびＢ−Ｂ′の断面図である。表面が
シリサイド化され低抵抗となっている多結晶シリコンサ
イドウォール１４はコレクタコンタクト拡散層２１を介
してｎ型埋め込み層２と電気的に接続されている。
施形態を図１１に示す。本実施形態の場合には、リング
状に形成したコレクタコンタクト孔１２の溝の側壁全周
にわたってヒ素が添加された多結晶シリコンサイドウォ
ール１４が設けられている（第１１（ａ））。なお、図
１１（ｂ）および（ｃ）はそれぞれ図１１（ａ）の平面
図のＡ−Ａ′間およびＢ−Ｂ′の断面図である。表面が
シリサイド化され低抵抗となっている多結晶シリコンサ
イドウォール１４はコレクタコンタクト拡散層２１を介
してｎ型埋め込み層２と電気的に接続されている。
【００４６】従って、図１１（ａ）のように２ヶ所のコ
ンタクトを取るだけで、リング状のコレクタコンタクト
孔１２全周にわたってコンタクトを設けた場合と同等と
なり、実施形態１〜３に比べてバイポーラトランジスタ
のコレクタ抵抗を５０％以下に低減することができる。
また、コレクタコンタクト孔１２への金属配線２７はリ
ング状に形成する必要がないため、エミッタおよびベー
スへの配線層とコレクタへの配線層を同層にした場合で
も、金属配線２７を層間絶縁膜２４の下にあるリング状
コレクタコンタクト孔１２を交差して設けることができ
る。
ンタクトを取るだけで、リング状のコレクタコンタクト
孔１２全周にわたってコンタクトを設けた場合と同等と
なり、実施形態１〜３に比べてバイポーラトランジスタ
のコレクタ抵抗を５０％以下に低減することができる。
また、コレクタコンタクト孔１２への金属配線２７はリ
ング状に形成する必要がないため、エミッタおよびベー
スへの配線層とコレクタへの配線層を同層にした場合で
も、金属配線２７を層間絶縁膜２４の下にあるリング状
コレクタコンタクト孔１２を交差して設けることができ
る。
【００４７】なお、本発明は上述した実施形態におい
て、導入する不純物の導電型を入れ替えても、従来構造
および製造方法で生じていた問題を解決できる。
て、導入する不純物の導電型を入れ替えても、従来構造
および製造方法で生じていた問題を解決できる。
【００４８】
【発明の効果】本発明においては、ＣＭＯＳのゲート電
極形成の前にあらかじめバイポーラトランジスタのコレ
クタコンタクト孔を形成するので、ＣＭＯＳのゲート電
極形成のためのオーバーエッチ量を少なく少なくするこ
とができる。従って、ＣＭＯＳのゲート電極の形状が逆
テーパー形状にならず、良好な形状で形成できるように
なり、ＣＭＯＳの電流駆動能力に優れた半導体装置を製
造することができる。
極形成の前にあらかじめバイポーラトランジスタのコレ
クタコンタクト孔を形成するので、ＣＭＯＳのゲート電
極形成のためのオーバーエッチ量を少なく少なくするこ
とができる。従って、ＣＭＯＳのゲート電極の形状が逆
テーパー形状にならず、良好な形状で形成できるように
なり、ＣＭＯＳの電流駆動能力に優れた半導体装置を製
造することができる。
【００４９】また、ダイレクトコンタクトが存在する場
合にも、ダイレクトコンタクト付近の基板の掘れが少な
くなるので、拡散層とダイレクトコンタクト引き出し電
極との接続抵抗を低減できる。
合にも、ダイレクトコンタクト付近の基板の掘れが少な
くなるので、拡散層とダイレクトコンタクト引き出し電
極との接続抵抗を低減できる。
【００５０】また、リング状にコレクタ引き出し領域を
形成することもできるので、コレクタ抵抗を大幅に低減
することができる。
形成することもできるので、コレクタ抵抗を大幅に低減
することができる。
【図１】本発明の実施形態１における第１の製造工程断
面図である。
面図である。
【図２】本発明の実施形態１における第２の製造工程断
面図である。
面図である。
【図３】本発明の実施形態１における第３の製造工程断
面図である。
面図である。
【図４】本発明の実施形態１における第４の製造工程断
面図である。
面図である。
【図５】本発明の実施形態１における第５の製造工程断
面図である。
面図である。
【図６】本発明の実施形態１における最終工程断面図で
ある。
ある。
【図７】本発明の実施形態２における第１の製造工程断
面図である。
面図である。
【図８】本発明の実施形態２における第２の製造工程断
面図である。
面図である。
【図９】本発明の実施形態２における最終工程断面図で
ある。
ある。
【図１０】本発明の実施形態３における最終工程断面図
である。
である。
【図１１】（ａ）本発明の実施形態４の平面図である。 （ｂ）（ａ）に示したＡ−Ａ’間の断面図である。 （ｃ）（ａ）に示したＢ−Ｂ’間の断面図である。
【図１２】従来の技術における第１の製造工程断面図で
ある。
ある。
【図１３】従来の技術における第２の製造工程断面図で
ある。
ある。
【図１４】従来の技術における第３の製造工程断面図で
ある。
ある。
【図１５】従来の技術における最終構造断面図である。
【図１６】従来の技術における第１の製造工程断面図で
ある。
ある。
【図１７】従来の技術における第２の製造工程断面図で
ある。
ある。
【図１８】従来の技術における第３の製造工程断面図で
ある。
ある。
【図１９】従来の技術における第４の製造工程断面図で
ある。
ある。
【図２０】従来の技術における最終構造断面図である。
【図２１】従来の技術における課題を説明するための断
面図である。
面図である。
【図２２】従来の技術における課題を説明するための断
面図である。
面図である。
１ ｐ型シリコン基板 ２ ｎ型埋め込み層 ３ ｐ型埋め込み層 ４ ｎ型エピタキシャル層 ５ フィールド酸化膜 ６ ｎ型ウェル領域 ７ ｐ型ウェル領域 ８ バイポーラトランジスタのベース領域 ９ ゲート酸化膜 １０ レジスト １１ エミッタコンタクト孔 １２ コレクタコンタクト孔 １３ 多結晶シリコン層 １４ 多結晶シリコンサイドウォール １５ エミッタ電極 １６ ＰＭＯＳのゲート電極 １７ ＮＭＯＳのゲート電極 １８ 酸化膜サイドウォール １９ バイポーラトランジスタの外部ベース領域 ２０ ＰＭＯＳトランジスタのソースおよびドレイン領
域 ２１ コレクタコンタクト拡散層 ２２ ＮＭＯＳのソースおよびドレイン領域 ２３ バイポーラトランジスタのエミッタ領域 ２４ 層間絶緑膜 ２５ コンタクト孔 ２６ タングステンプラグ ２７ 金属配線 ２８ ダイレクトコンタクト ２９ ダイレクトコンタクト引き出し電極 ３０ シリサイド層 ３１ コレクタ引き出し電極 ３２ ｎ型コレクタ引き出し領域 ３３ 多結晶シリコン層 ３４ 酸化膜 ３５ 多結晶シリコン層
域 ２１ コレクタコンタクト拡散層 ２２ ＮＭＯＳのソースおよびドレイン領域 ２３ バイポーラトランジスタのエミッタ領域 ２４ 層間絶緑膜 ２５ コンタクト孔 ２６ タングステンプラグ ２７ 金属配線 ２８ ダイレクトコンタクト ２９ ダイレクトコンタクト引き出し電極 ３０ シリサイド層 ３１ コレクタ引き出し電極 ３２ ｎ型コレクタ引き出し領域 ３３ 多結晶シリコン層 ３４ 酸化膜 ３５ 多結晶シリコン層
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/06 H01L 21/8249 H01L 21/8222 H01L 29/73 H01L 21/331
Claims (4)
- 【請求項１】 半導体基板上に、バイポーラトランジス
タと相補型ＭＯＳトランジスタとを有する半導体装置の
製造方法において、 半導体基板上に、第１導電型の埋め込み層と第２導電型
の埋め込み層を形成するとともにこの半導体基板の全面
にエピタキシャル層を成長させる工程と、 バイポーラトランジスタの活性領域、第１導電型ＭＯＳ
の活性領域、および第２導電型ＭＯＳの活性領域をそれ
ぞれ画定する第１の絶縁膜を形成する工程と、 第１導電型ＭＯＳおよび第２導電型ＭＯＳの活性領域、
並びに相補型ＭＯＳとバイポーラトランジスタとを素子
分離する所定箇所に第１導電型のウェル領域または第２
導電型のウェル領域を形成する工程と、 前記バイポーラトランジスタの活性領域、第１導電型Ｍ
ＯＳの活性領域、および第２導電型ＭＯＳの活性領域の
それぞれの表面に、ゲート酸化膜ともなる第２の絶縁膜
を形成する工程と、 バイポーラトランジスタの活性領域上に形成された前記
第２の絶縁膜に前記エピタキシャル層に達するエミッタ
コンタクト孔と、前記第１の絶縁膜に前記エピタキシャ
ル層に達するコレクタコンタクト孔とを同時に形成する
工程と、 この基板の全面に多結晶シリコンを層を形成する工程
と、 この多結晶シリコン層をエッチングして、エミッタ電極
とゲート電極を所定形状に形成する工程とを有する半導
体装置の製造方法。 - 【請求項２】 前記のエミッタ電極とゲート電極を所定
形状に形成する工程において、これらの電極形成と同時
に前記コレクタコンタクト孔の少なくとも壁面に多結晶
シリコンが残るようにエッチングすることを特徴とする
請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記のエミッタ電極とゲート電極を所定
形状に形成する工程において、これらの電極形成と同時
に、前記多結晶シリコン層をエッチングして前記コレク
タコンタクト孔内部から前記第１の絶縁膜上に引き出さ
れるコレクタ電極を所定形状に形成することを特徴とす
る請求項１記載の半導体装置の製造方法。 - 【請求項４】 前記コレクタコンタクト孔を、前記バイ
ポーラトランジスタのエミッタおよびベースを囲むよう
に形成することを特徴とする請求項１〜３のいずれかに
記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9069886A JP3006531B2 (ja) | 1997-03-24 | 1997-03-24 | 半導体装置の製造方法 |
| KR1019980010052A KR100270470B1 (ko) | 1997-03-24 | 1998-03-24 | 반도체 소자 및 그 제조 방법 |
| US09/046,535 US6015726A (en) | 1997-03-24 | 1998-03-24 | Semiconductor device and method of producing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9069886A JP3006531B2 (ja) | 1997-03-24 | 1997-03-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10270579A JPH10270579A (ja) | 1998-10-09 |
| JP3006531B2 true JP3006531B2 (ja) | 2000-02-07 |
Family
ID=13415680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9069886A Expired - Lifetime JP3006531B2 (ja) | 1997-03-24 | 1997-03-24 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6015726A (ja) |
| JP (1) | JP3006531B2 (ja) |
| KR (1) | KR100270470B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101914851B1 (ko) * | 2017-01-19 | 2018-11-02 | 세컨드라운드(주) | 스마트폰의 내비게이션app과 연동되는 방향지시 기능이 구비된 선글라스 |
| KR102309265B1 (ko) * | 2019-10-10 | 2021-10-05 | 유승조 | 광센서 제어 기반의 지시등이 구비된 헬멧 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2338828A (en) * | 1998-06-26 | 1999-12-29 | Mitel Semiconductor Ltd | Integrated circuit with multiple base width bipolar transistors |
| EP0977265A1 (en) * | 1998-07-30 | 2000-02-02 | STMicroelectronics S.r.l. | Circuit structure comprising a parasitic transistor having a very high threshold voltage |
| JP2000223600A (ja) * | 1999-01-29 | 2000-08-11 | Nec Corp | 半導体装置及びその製造方法 |
| KR20000065719A (ko) * | 1999-04-08 | 2000-11-15 | 김영환 | 반도체 소자 및 그 제조방법 |
| US6245609B1 (en) * | 1999-09-27 | 2001-06-12 | Taiwan Semiconductor Manufacturing Company | High voltage transistor using P+ buried layer |
| US6995068B1 (en) | 2000-06-09 | 2006-02-07 | Newport Fab, Llc | Double-implant high performance varactor and method for manufacturing same |
| US6492238B1 (en) * | 2001-06-22 | 2002-12-10 | International Business Machines Corporation | Bipolar transistor with raised extrinsic base fabricated in an integrated BiCMOS circuit |
| US7109571B1 (en) | 2001-12-03 | 2006-09-19 | National Semiconductor Corporation | Method of forming a hermetic seal for silicon die with metal feed through structure |
| US6677235B1 (en) * | 2001-12-03 | 2004-01-13 | National Semiconductor Corporation | Silicon die with metal feed through structure |
| JP2004327910A (ja) * | 2003-04-28 | 2004-11-18 | Sharp Corp | 半導体装置およびその製造方法 |
| US7005388B1 (en) | 2003-12-04 | 2006-02-28 | National Semiconductor Corporation | Method of forming through-the-wafer metal interconnect structures |
| EP2301068A1 (en) * | 2008-07-14 | 2011-03-30 | Nxp B.V. | A transistor device and a method of manufacturing the same |
| CN102376775B (zh) * | 2010-08-26 | 2014-04-16 | 上海华虹宏力半导体制造有限公司 | BiCMOS工艺中的寄生PIN器件及制造方法 |
| CN102386183B (zh) * | 2010-08-31 | 2014-04-16 | 上海华虹宏力半导体制造有限公司 | BiCMOS工艺中的寄生PIN器件组合结构及制造方法 |
| CN102403344B (zh) * | 2010-09-10 | 2013-09-11 | 上海华虹Nec电子有限公司 | 锗硅BiCMOS工艺中的寄生PNP双极晶体管 |
| CN102446978B (zh) * | 2010-10-12 | 2013-09-11 | 上海华虹Nec电子有限公司 | BiCMOS工艺中的PIN器件 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5296391A (en) * | 1982-03-24 | 1994-03-22 | Nec Corporation | Method of manufacturing a bipolar transistor having thin base region |
| JPS6080267A (ja) * | 1983-10-07 | 1985-05-08 | Toshiba Corp | 半導体集積回路装置の製造方法 |
| DE3706278A1 (de) * | 1986-02-28 | 1987-09-03 | Canon Kk | Halbleitervorrichtung und herstellungsverfahren hierfuer |
| JP2565317B2 (ja) * | 1986-12-03 | 1996-12-18 | 富士通株式会社 | 半導体装置の製造方法 |
| DE3789110D1 (de) * | 1987-11-20 | 1994-03-24 | Itt Ind Gmbh Deutsche | Monolithisch integrierter Leistungsbreitbandverstärker. |
| DE4211050C2 (de) * | 1992-04-02 | 1995-10-19 | Siemens Ag | Verfahren zur Herstellung eines Bipolartransistors in einem Substrat |
| JP2601136B2 (ja) * | 1993-05-07 | 1997-04-16 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2595490B2 (ja) * | 1993-11-22 | 1997-04-02 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| FR2728388A1 (fr) * | 1994-12-19 | 1996-06-21 | Korea Electronics Telecomm | Procede de fabrication d'un transistor bipolaire |
| FR2729310A1 (fr) * | 1995-01-12 | 1996-07-19 | Alcatel Postal Automation Syst | Dispositif pour detecter la presence d'un objet dur dans un pli de courrier |
| US5719082A (en) * | 1995-08-25 | 1998-02-17 | Micron Technology, Inc. | Angled implant to improve high current operation of bipolar transistors |
-
1997
- 1997-03-24 JP JP9069886A patent/JP3006531B2/ja not_active Expired - Lifetime
-
1998
- 1998-03-24 KR KR1019980010052A patent/KR100270470B1/ko not_active IP Right Cessation
- 1998-03-24 US US09/046,535 patent/US6015726A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101914851B1 (ko) * | 2017-01-19 | 2018-11-02 | 세컨드라운드(주) | 스마트폰의 내비게이션app과 연동되는 방향지시 기능이 구비된 선글라스 |
| KR102309265B1 (ko) * | 2019-10-10 | 2021-10-05 | 유승조 | 광센서 제어 기반의 지시등이 구비된 헬멧 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980080574A (ko) | 1998-11-25 |
| US6015726A (en) | 2000-01-18 |
| KR100270470B1 (ko) | 2000-12-01 |
| JPH10270579A (ja) | 1998-10-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3006531B2 (ja) | 半導体装置の製造方法 | |
| JPH07105457B2 (ja) | 半導体デバイスの形成方法 | |
| JPH0628266B2 (ja) | 半導体装置の製造方法 | |
| JPH08241925A (ja) | 選択窒化物酸化物エッチングを使用するプラグ・ストラップの製造方法 | |
| JP3132435B2 (ja) | 半導体装置の製造方法 | |
| EP0369336A2 (en) | Process for fabricating bipolar and CMOS transistors on a common substrate | |
| KR100379586B1 (ko) | 외인성베이스접점으로서SiGe스페이서를사용하는자체정렬된더블폴리BJT형성방법 | |
| EP0450500A2 (en) | High performance semiconductor devices and their manufacture | |
| US20020011648A1 (en) | Semiconductor device and method for making the same | |
| US20030080394A1 (en) | Control of dopant diffusion from polysilicon emitters in bipolar integrated circuits | |
| JP2002533924A (ja) | 半導体部材とその製造方法 | |
| JP2708027B2 (ja) | 半導体装置およびその製造方法 | |
| US5164801A (en) | A p channel mis type semiconductor device | |
| JPH0557741B2 (ja) | ||
| JP3164030B2 (ja) | 縦型電界効果トランジスタの製造方法 | |
| JPH06232351A (ja) | ＢｉＣＭＯＳ型半導体装置及びその製造方法 | |
| JP2982759B2 (ja) | 半導体装置の製造方法 | |
| US6333237B1 (en) | Method for manufacturing a semiconductor device | |
| JP3207883B2 (ja) | バイポーラ半導体装置の製造方法 | |
| JP3190370B2 (ja) | 密接して離隔したコンタクトを有するＢｉＣＭＯＳ装置及びその製造方法 | |
| JP3063832B2 (ja) | 半導体装置の製造方法 | |
| JPH09181083A (ja) | 自己整列されたベース電極を有するバイポーラトランジスタおよびその製造方法 | |
| JP3247106B2 (ja) | 集積回路の製法と集積回路構造 | |
| JP2646547B2 (ja) | 半導体装置の製造方法 | |
| JP3361110B2 (ja) | Ｃｍｏｓ構造を製作する方法 |