JPH09181083A - 自己整列されたベース電極を有するバイポーラトランジスタおよびその製造方法 - Google Patents

自己整列されたベース電極を有するバイポーラトランジスタおよびその製造方法

Info

Publication number
JPH09181083A
JPH09181083A JP8215542A JP21554296A JPH09181083A JP H09181083 A JPH09181083 A JP H09181083A JP 8215542 A JP8215542 A JP 8215542A JP 21554296 A JP21554296 A JP 21554296A JP H09181083 A JPH09181083 A JP H09181083A
Authority
JP
Japan
Prior art keywords
pillar
bipolar transistor
trench
base
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP8215542A
Other languages
English (en)
Other versions
JP3242000B2 (ja
Inventor
Lee Kyu-Hon
リー キューホン
Lee Jinhyoo
リー ジンヒョー
Ryuu Jonsun
リュウ ジョンスン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
KANKOKU DENSHI TSUSHIN KENKYUSHO
Electronics and Telecommunications Research Institute ETRI
Original Assignee
KANKOKU DENSHI TSUSHIN KENKYUSHO
Electronics and Telecommunications Research Institute ETRI
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by KANKOKU DENSHI TSUSHIN KENKYUSHO, Electronics and Telecommunications Research Institute ETRI filed Critical KANKOKU DENSHI TSUSHIN KENKYUSHO
Publication of JPH09181083A publication Critical patent/JPH09181083A/ja
Application granted granted Critical
Publication of JP3242000B2 publication Critical patent/JP3242000B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66272—Silicon vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Bipolar Transistors (AREA)

Abstract

(57)【要約】 【課題】既存の柱形バイポーラトランジスタの構造から
ベース電極を定義する工程を除去し、ベース電極の寄生
キャパシタンスを極小化する。 【解決手段】本発明では、第１および第２のトレンチ６
２Ａ，６２Ｂ内に形成される第１と第２の柱１００Ａ，
１００Ｂをそれぞれ活性領域とコレクター領域として利
用し、トレンチ６２Ａ，６２Ｂの底部に第２導電型の高
濃度の不純物層６３を形成し、コレクター層とする。ま
た、第１柱には、ベース層６６とエミッター層７２とを
順に形成する。さらに、第１トレンチ６２Ａ内に、ベー
ス層６６に接続させてベース接触電極６８を形成する。
第２柱には、第２導電型の不純物を注入してコレクター
接触電極６５を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、バイポーラトラン
ジスタに関するものであって、特に、ベース電極を定義
する工程が必要でない、自己整列されたベース領域を有
する、バイポーラトランジスタおよびその製造方法に関
するものである。
【０００２】
【従来の技術】一般に、従来のバイポーラトランジスタ
には、高い遮断周波数特性を得るためにベースの幅を最
小化し、低い寄生抵抗を得るための構造と、低い寄生キ
ャパシタンスを得るための構造と、トランジスタの大き
さを小さくするためにトレンチを利用する構造とが用い
られている。
【０００３】図１は、従来の技術のヨーロッパ特許ＥＰ
０３１００８７に開示されているトレンチを備えたバイ
ポーラトランジスタの断面構造を示した図面である。
【０００４】図１を参照すれば、１１はＰ型基板、１２
はＰ型ベース電極領域、１３はＮ型のコレクター領域、
１４は高濃度Ｐ型素子隔離領域、１６はＰ型ベース領
域、１７は高濃度Ｎ型エミッター領域、２３Ｅ，２３
Ｂ，２３Ｃはそれぞれエミッター電極，ベース電極およ
びコレクター電極、５１〜５３は絶縁膜、４３Ａ〜４３
Ｂはトレンチ、１１５はＰ型ベース領域、１１８はＰ型
ベース電極領域、１１９はＰ型ポリシリコンベース電極
をそれぞれ示している。
【０００５】上述した従来の構造においては、基板１１
の活性領域が、トレンチ４３Ａ，４３Ｂにより囲まれて
いる。コレクター，エミッターおよびベース領域は、活
性領域内に形成されている。かつ、コレクター電極は、
トレンチの下部に形成され、ベース電極は、同一のトレ
ンチの上部に形成されている。
【０００６】この構造の特徴は、コレクターとベースと
の間の寄生キャパシタンス、ならびに、素子の大きさを
最小化させるためのものである。
【０００７】
【発明が解決しようとする課題】しかし、前記図１によ
る従来のバイポーラトランジスタは、高濃度の不純物層
の上に低濃度のシリコンエピ層を有しており、かつ、ベ
ース電極の接合面積が大きいという問題点があった。
【０００８】本発明の目的は、既存の柱形バイポーラト
ランジスタの構造からベース電極を定義する工程を除去
し、ベース電極の寄生キャパシタンスを極小化すること
ができる、自己整列されたベース電極を有するバイポー
ラトランジスタを提供することにある。
【０００９】本発明の他の目的は、既存の柱形のバイポ
ーラトランジスタの構造からベース電極を定義する工程
を除去して、ベース電極の寄生キャパシタンスを極小化
することができる、自己整列されたベース電極を有する
バイポーラトランジスタの製造方法を提供することにあ
る。
【００１０】
【課題を解決するための手段】前記目的を達成するため
の本発明のバイポーラトランジスタは、第１導電型の半
導体基板と、素子の活性領域とコレクター領域とを定義
するために、前記半導体基板に形成された所定の深さの
第１と第２のトレンチと、前記トレンチ内にそれぞれ形
成された第１および第２の柱と、前記トレンチの下部の
半導体基板と第２柱とに形成される第２導電型の不純物
拡散層と、前記第１柱から第２導電型の不純物拡散層の
上部に形成される第１導電型のベース層と、前記第２導
電型の不純物拡散層と絶縁されて、前記ベース層と接続
され、前記第１のトレンチの内部に形成されるベース接
触電極と、前記ベース層の上に形成される第２導電型の
エミッター層と、前記第２導電型の不純物拡散層と同一
の導電型を有しており、第２トレンチ内の第２柱により
形成されるコレクター接触電極とを含む。
【００１１】前記他の目的を達成するための本発明のバ
イポーラトランジスタの製造方法は、第１導電型の半導
体基板をフォトリソグラフィーにより所定の深さを有す
る第１と第２のトレンチを形成すると共に、前記トレン
チ内にそれぞれ第１と第２の柱を形成する段階と、前記
第１と第２のトレンチの下部の基板と第２柱とに第２導
電型の不純物拡散層を形成する段階と、前記第１柱に第
１導電型の不純物をイオン注入しベース層を形成する段
階と、前記第１トレンチの内部に前記ベース層と接続さ
れ、前記第２導電型の不純物拡散層と絶縁されて形成さ
れるベース接触電極を形成する段階と、前記ベース領域
上に第２導電型のエミッター層を形成する段階とを含
む。
【００１２】
【発明の実施の形態】以下、添付した図面を参照して、
本発明による実施の形態を説明する。
【００１３】図２は、本発明によるバイポーラトランジ
スタのレイアウト図面を示したものである。第１と第２
のトレンチ５１により、トランジスタの活性領域２０
と、コレクター領域３０およびベース領域４０とが自動
的に定義される。すなわち、図２のようにトレンチ領域
５１とエミッター用のポリシリコン領域５４および金属
線接続領域５２を定義することによって、本発明のバイ
ポーラトランジスタ構造が形成される。
【００１４】図３のように、本発明のバイポーラトラン
ジスタは、Ｐ型の半導体基板６０に広い面積を持つ第１
トレンチ６２Ａと、第１トレンチより小さい面積を持つ
第２トレンチ６２Ｂとが形成されている。
【００１５】前記第１と第２のトレンチ６２Ａ，６２Ｂ
の形成により、広い幅を有する第１柱１００Ａと、第１
柱より小さい幅を有する第２柱１００Ｂとが形成されて
いる。
【００１６】前記トレンチの底面および側面部と柱の底
部には、互いに電気的に導通しており、コレクター層と
しての役割をする第２導電型のＮ型高濃度不純物拡散領
域６３が形成されている。
【００１７】前記第１柱は活性領域であって、第２導電
型のＮ型不純物拡散領域６３と接合されており、第１導
電型のＰ型ベース層６６、ベース接触部７０、第２導電
型のポリシリコンエミッター層７２およびエミッター電
極７５とが順に形成されている。
【００１８】前記第２柱には、第２導電型の不純物がド
ーピングされたコレクター電極の接触領域６５が形成さ
れており、その上にコレクター電極７４が形成されてい
る。
【００１９】前記第１トレンチ６２Ａの内部には、第１
導電型のポリシリコンベース電極層６８が形成されてお
り、前記ベース接触電極の上には、ベース電極７６が形
成されている。
【００２０】前記第１導電型のポリシリコンベース電極
層６８は、第１導電型のＰ型ベース層６６と接続されて
おり、第２導電型のＮ型の不純物拡散層６３とは絶縁膜
により絶縁されている。
【００２１】図４〜図９は、本発明によるバイポーラト
ランジスタの製造工程の断面図を示している。
【００２２】まず、図４のように、第１導電型のＰ型シ
リコン半導体基板６０上に２０００〜５０００オングス
トロームの厚さの酸化膜６１を形成した後、フォトリソ
グラフィーにより半導体基板の一定部分が露出されるよ
うに酸化膜を除去する。
【００２３】次いで、前記酸化膜をエッチングマスクと
して利用し、露出された半導体基板６１を異方性乾式エ
ッチングし、０．７〜２．０μｍ程度の深さを有する第
１および第２のトレンチ６２Ａ〜６２Ｂを形成する。
【００２４】このとき、第１トレンチ６２Ａの幅を第２
トレンチ６２Ｂの幅より広く形成する。
【００２５】上述したトレンチ６２Ａ〜６２Ｂの形成に
より、前記トレンチ６２Ａ，６２Ｂの間に活性領域部分
として広い幅を有する第１柱１００Ａと、コレクタの接
触電極として第２柱１００Ｂとが形成される。
【００２６】次いで、図５に示したように、基板６０の
露出された全面に２０００〜３０００オングストローム
程度の酸化膜を形成した後、異方性乾式エッチングでト
レンチ６２Ａ〜６２Ｂの底面の酸化膜を除去し、トレン
チの側壁に側壁酸化膜６４を形成する。そして、フォト
マスク工程により第２柱１００Ｂの表面に残存する酸化
膜６１および側壁酸化膜６４を除去する。
【００２７】次いで、第１と第２のトレンチ１００Ａ，
１００Ｂの側壁と基板６０との表面に残存する酸化膜６
１と側壁酸化膜６４とを不純物拡散マスクとして利用
し、露出された第１〜第２トレンチ６２Ａ〜６２Ｂの底
面の基板と、第１柱１００Ａの底部および第２柱１００
Ｂの全体に、１×１０20〜１×１０21／ｃｍ3の第２導
電型の不純物を注入し熱処理することにより、Ｎ型高濃
度不純物拡散層６３とコレクター接触電極６５とを形成
する。
【００２８】このとき形成されるＮ型の高濃度不純物拡
散層６３と、コレクター接触電極６５は、互いに電気的
に接続されるように形成される。
【００２９】続いて図６に示したように、前記残存する
酸化膜６１と側壁酸化膜６４とを全部除去した後、前記
第１と第２のトレンチ６２Ａ，６２Ｂの底面と第２柱１
００Ｂの全面にイオン注入マスキング用の絶縁膜（図示
せず）を形成しており、基板の全面にＰ型の不純物を５
×１０16〜１×１０18／ｃｍ3の濃度でイオン注入し、
露出された基板６０と第１柱１００Ａと露出された基板
６０とに、所定の深さでＰ型の不純物層であるベース層
６６を形成する。
【００３０】次いで、前記基板の全面に０．１〜１μｍ
程度の酸化膜６７を形成する。
【００３１】このとき、前記酸化膜６７は、第１トレン
チ６２Ａの内部を完全に満さないようにするとともに、
第２のトレンチ６２Ｂの内部を完全に満すように形成さ
れる。
【００３２】このとき、第１トレンチ６２Ａの面積が広
いため、同一の条件により、例えば露出された基板を熱
酸化したりＣＶＤ法で酸化膜を形成した場合でも、第２
のトレンチ６２Ｂの内部だけ完全に満たすことができ
る。
【００３３】そして、酸化膜の上部にベース接触部に用
いられるＰ型の不純物が１×１０20〜１×１０21／ｃｍ
3程度でドーピングされた多結晶のシリコン層を０．１
〜３μｍ程度の厚さで形成する。
【００３４】そして、前記多結晶シリコン層を機械化学
的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐ
ｏｌｉｓｈｉｎｇ：以下、ＣＭＰと称する）により平坦
化する。このとき、酸化膜６７は研磨中止膜としての役
割をする。
【００３５】次いで、第１トレンチ６２Ａの内部のポリ
シリコン層が、第１柱１００Ａに形成されたベース層６
６とほぼ同一の高さで形成されるよう、第１のトレンチ
領域６２Ａに埋め込まれた前記多結晶シリコン層を乾式
エッチング法で０．２〜０．５μｍ程度エッチングして
ベース接触電極６８を形成する。
【００３６】次に、図７に示したように、前記第１柱１
００Ａの上部側の酸化膜６７を除去し、ベース層６６と
ベース接触電極６８との側面を露出させる。
【００３７】次いで、図８に示したように、前記ベース
層６６とベース接触電極６８とを多結晶シリコン層７１
を蒸着して接続させ、露出された基板の全面に酸化膜を
形成し、表面を平坦化する。
【００３８】次いで、第１柱１００Ａの上側の酸化膜を
除去しており、ベース層６６の上部側を露出させた後、
Ｎ型不純物が１×１０20〜１×１０21／ｃｍ3でドーピ
ングされたポリシリコンエミッター層７２を０．１〜
０．３μｍ程度の厚さで形成する。
【００３９】次いで、図９に示したように、基板の全面
に０．５〜１μｍの酸化膜７３を蒸着する。
【００４０】そして、ポリシリコンベース接触電極６
８、ポリシリコンエミッター層７２、および高濃度Ｎ型
コレクター接触電極６５との上部を露出させた後、金属
を蒸着してパターニングし、ベース電極７６、エミッタ
ー電極７５およびコレクター電極７４として用いられる
金属電極を形成する。
【００４１】上述したように、本発明によるバイポーラ
トランジスタの構造は、ベース領域としてのシリコンエ
ピ層を使用していない。また、素子隔離のための工程も
必要でない。
【００４２】さらに、本発明によるバイポーラトランジ
スタの構造は、ベース電極がトレンチ領域により自動的
で定義され、コレクター電極は、不純物拡散により自動
連結され、製造工程が単純化され、素子の大きさが非常
に小さい。
【００４３】また、ベース電極を一定の位置に一部分だ
け接触させるため、ベースの寄生キャパシタンスが小さ
く、両方向の動作の特性を有しているから、高速、高集
積のＥＣＬ回路に非常に有用に応用することができる。
【００４４】
【発明の効果】上述してきたように、本発明によれば、
既存の柱形バイポーラトランジスタの構造からベース電
極を定義する工程を除去し、ベース電極の寄生キャパシ
タンスを極小化することができる、自己整列されたベー
ス電極を有するバイポーラトランジスタおよびその製造
方法を提供することができる。
【図面の簡単な説明】
【図１】従来の技術によるバイポーラトランジスタの断
面図。
【図２】本発明によるバイポーラトランジスタの上面レ
イアウトを説明する説明図。
【図３】本発明によるバイポーラトランジスタの断面
図。
【図４】本発明による自己整列されたベース領域を有す
るバイポーラトランジスタの製造工程を示す断面図。
【図５】本発明による自己整列されたベース領域を有す
るバイポーラトランジスタの製造工程を示す断面図。
【図６】本発明による自己整列されたベース領域を有す
るバイポーラトランジスタの製造工程を示す断面図。
【図７】本発明による自己整列されたベース領域を有す
るバイポーラトランジスタの製造工程を示す断面図。
【図８】本発明による自己整列されたベース領域を有す
るバイポーラトランジスタの製造工程を示す断面図。
【図９】本発明による自己整列されたベース領域を有す
るバイポーラトランジスタの製造工程を示す断面図。
【符号の説明】
６２Ａ 第１トレンチ ６２Ｂ 第２トレンチ １００Ａ 第１柱 １００Ｂ 第２柱 ６３ 不純物拡散層 ６５ コレクター接触電極 ６６ ベース層 ６８ ベース接触電極 ７２ エミッター層 ７４ コレクター電極 ７５ エミッター電極 ７６ ベース電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジンヒョー リー 大韓民国、デェジョン、ユソンク、ガジュ ンドン 161 エレクトロニクス アンド テレコミュニケイションズ リサーチ インスティテュート (72)発明者 ジョンスン リュウ 大韓民国、デェジョン、ユソンク、ガジュ ンドン 161 エレクトロニクス アンド テレコミュニケイションズ リサーチ インスティテュート

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】第１導電型の半導体基板と、 素子の活性領域とコレクターの領域を定義するために、
    前記半導体基板に形成された所定の深さの第１および第
    ２のトレンチと、 前記トレンチ内にそれぞれ形成された第１と第２の柱
    と、 前記トレンチの下部の前記半導体基板と前記第２の柱と
    に形成された第２導電型の不純物拡散層と、 前記第１柱から第２導電型の不純物拡散層の上部に形成
    される第１導電型のベース層と、 第１のトレンチの内部に形成され、前記第２導電型の不
    純物拡散層と絶縁され、前記ベース層と接続されるベー
    ス接触電極と、 前記ベース層上に形成される第２導電型のエミッター層
    と、 前記第２導電型不純物拡散層と同一の導電型を有し、前
    記第２のトレンチの内の第２の柱によって形成されるコ
    レクター接触電極とを有する、バイポーラトランジス
    タ。
  2. 【請求項２】 請求項１において、前記第２導電型の不
    純物拡散層が、コレクター層としての役割を果す、バイ
    ポーラトランジスタ。
  3. 【請求項３】 請求項１において、前記ベース接触電極
    が、ポリシリコンで形成される、バイポーラトランジス
    タ。
  4. 【請求項４】 請求項１において、前記エミッター層
    が、ポリシリコンで形成される、バイポーラトランジス
    タ。
  5. 【請求項５】 請求項１において、前記第１トレンチ
    が、前記第２トレンチより広い面積を有するように形成
    される、バイポーラトランジスタ。
  6. 【請求項６】 請求項１において、前記第１の柱が、前
    記第２の柱より広い幅を有するように形成される、バイ
    ポーラトランジスタ。
  7. 【請求項７】自己整列されたベース層を有するバイポー
    ラトランジスタの製造方法において、 第１導電型の半導体基板に、フォトリソグラフィーによ
    り所定の深さを有する第１と第２のトレンチを形成する
    と共に、前記トレンチの内にそれぞれ第１と第２の柱を
    形成する段階と、 前記第１と第２のトレンチの下部の前記基板と、前記第
    ２の柱とに第２導電型の不純物拡散層を形成する段階
    と、 前記第１の柱に第１導電型の不純物をイオン注入するこ
    とにより、ベース層を形成する段階と、 前記第１トレンチの内部に前記ベース層と接続され、前
    記第２導電型の不純物拡散層と絶縁されて形成されるベ
    ース接触電極を形成する段階と、 前記ベース層の上に第２導電型のエミッター層を形成す
    る段階とを含むバイポーラトランジスタの製造方法。
  8. 【請求項８】 請求項７において、前記第１トレンチの
    面積を第２トレンチの面積より広く形成するバイポーラ
    トランジスタの製造方法。
  9. 【請求項９】 請求項７において、前記第１柱の幅を第
    ２柱の幅より広く形成するバイポーラトランジスタの製
    造方法。
  10. 【請求項１０】 請求項７において、前記エミッター層
    をポリシリコンで形成するバイポーラトランジスタの製
    造方法。
JP21554296A 1995-12-15 1996-08-15 自己整列されたベース電極を有するバイポーラトランジスタおよびその製造方法 Expired - Fee Related JP3242000B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR95-50517 1995-12-15
KR1019950050517A KR0171000B1 (ko) 1995-12-15 1995-12-15 자동 정의된 베이스 전극을 갖는 바이폴라 트랜지스터 구조 및 그 제조방법

Publications (2)

Publication Number Publication Date
JPH09181083A true JPH09181083A (ja) 1997-07-11
JP3242000B2 JP3242000B2 (ja) 2001-12-25

Family

ID=19440481

Family Applications (1)

Application Number Title Priority Date Filing Date
JP21554296A Expired - Fee Related JP3242000B2 (ja) 1995-12-15 1996-08-15 自己整列されたベース電極を有するバイポーラトランジスタおよびその製造方法

Country Status (3)

Country Link
US (1) US5747871A (ja)
JP (1) JP3242000B2 (ja)
KR (1) KR0171000B1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004516655A (ja) * 2000-12-11 2004-06-03 クリー インコーポレイテッド 炭化ケイ素中の自己整合バイポーラ接合トランジスタの製造方法およびそれにより作製されるデバイス

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5994177A (en) * 1999-02-05 1999-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Dynamic threshold MOSFET using accumulated base BJT level shifter for low voltage sub-quarter micron transistor
US6853048B1 (en) * 2000-08-11 2005-02-08 Agere Systems Inc. Bipolar transistor having an isolation structure located under the base, emitter and collector and a method of manufacture thereof
DE602006020430D1 (de) * 2005-04-29 2011-04-14 Nxp Bv Verfahren zur herstellung eines bipolartransistors

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5214594B2 (ja) * 1973-10-17 1977-04-22
NL7709363A (nl) * 1977-08-25 1979-02-27 Philips Nv Werkwijze ter vervaardiging van een halfgeleider- inrichting en halfgeleiderinrichting vervaardigd onder toepassing van een dergelijke werkwijze.
US4149915A (en) * 1978-01-27 1979-04-17 International Business Machines Corporation Process for producing defect-free semiconductor devices having overlapping high conductivity impurity regions
JPS5640275A (en) * 1979-09-12 1981-04-16 Hitachi Ltd Preparation of semiconductor device
US4318751A (en) * 1980-03-13 1982-03-09 International Business Machines Corporation Self-aligned process for providing an improved high performance bipolar transistor
KR890004973B1 (ko) * 1985-04-10 1989-12-02 후지쓰 가부시기 가이샤 자기정합된 바이폴라트랜지스터의 제조방법
US4674173A (en) * 1985-06-28 1987-06-23 Texas Instruments Incorporated Method for fabricating bipolar transistor
US4887145A (en) * 1985-12-04 1989-12-12 Hitachi, Ltd. Semiconductor device in which electrodes are formed in a self-aligned manner
JPS6489365A (en) * 1987-09-29 1989-04-03 Nec Corp Semiconductor device
US4892837A (en) * 1987-12-04 1990-01-09 Hitachi, Ltd. Method for manufacturing semiconductor integrated circuit device
NL8800157A (nl) * 1988-01-25 1989-08-16 Philips Nv Halfgeleiderinrichting en werkwijze ter vervaardiging daarvan.
GB2296376B (en) * 1994-12-19 1997-07-09 Korea Electronics Telecomm Bipolar transistor fabrication

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004516655A (ja) * 2000-12-11 2004-06-03 クリー インコーポレイテッド 炭化ケイ素中の自己整合バイポーラ接合トランジスタの製造方法およびそれにより作製されるデバイス

Also Published As

Publication number Publication date
KR0171000B1 (ko) 1999-02-01
JP3242000B2 (ja) 2001-12-25
US5747871A (en) 1998-05-05
KR970054341A (ko) 1997-07-31

Similar Documents

Publication Publication Date Title
US5316957A (en) Method of forming a recessed contact bipolar transistor
JPH06101470B2 (ja) スロット内に形成されたバイポーラトランジスタからなる能動要素を有する集積回路装置
US6218725B1 (en) Bipolar transistors with isolation trenches to reduce collector resistance
US5882966A (en) BiDMOS semiconductor device and method of fabricating the same
US6365451B2 (en) Transistor and method
JP3006531B2 (ja) 半導体装置の製造方法
US5319235A (en) Monolithic IC formed of a CCD, CMOS and a bipolar element
JP3200169B2 (ja) Ｍｏｓデバイスおよびバイポーラ・デバイスを有する半導体構造の製造方法
US20030193077A1 (en) Bipolar transistor and method of fabricating the same
JPH0646638B2 (ja) 縦型バイポーラ・トランジスタ及びその製造方法
US7968416B2 (en) Integrated circuit arrangement with NPN and PNP bipolar transistors and corresponding production method
US7956399B2 (en) Semiconductor device with low buried resistance and method of manufacturing such a device
US5147809A (en) Method of producing a bipolar transistor with a laterally graded emitter (LGE) employing a refill method of polycrystalline silicon
US5439832A (en) Method for fabricating semiconductor device
JP3242000B2 (ja) 自己整列されたベース電極を有するバイポーラトランジスタおよびその製造方法
US6927118B2 (en) Method of fabricating a bipolar transistor utilizing a dry etching and a wet etching to define a base junction opening
JPH0629375A (ja) 半導体装置およびその製造方法
US6331727B1 (en) Semiconductor device and method of fabricating the same
JP2731811B2 (ja) 柱状バイポーラトランジスターおよびその製造方法
JP3247106B2 (ja) 集積回路の製法と集積回路構造
JP2924764B2 (ja) 半導体装置およびその製造方法
KR0149130B1 (ko) 기둥형 바이폴라 트랜지스터 및 그의 제조방법
US5328856A (en) Method for producing bipolar transistors having polysilicon contacted terminals
JPH10178022A (ja) ウェル絶縁形バイポーラトランジスタ
KR100212157B1 (ko) 바이폴라 트랜지스터 제조방법

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20010925

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071019

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081019

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091019

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees