KR890004973B1 - 자기정합된 바이폴라트랜지스터의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 종래의 전형적인 바이폴라트랜지스터의 횡단면도.
제 2 도는 종래의 자기정합된 바이폴라트랜지스터의 횡단면도.
제 3 도-제 6 도는 본 발명에 따른 제조방법에 있어서 주요단계의 바이폴라트랜지스터의 횡단면도.
제 7 도-제 9 도는 본 발명에 따른 다른 제조방법에 있어서 주요단계의 바이폴라트랜지스터의 횡단면도이다.
본 발명은 바이폴라트랜지스터의 제조방법에 관한 것이며, 특시 감소된 클렉터-베이스접합 용량과 베이스저항으로 자기 정합된 바이폴라트랜지스터를 제조하기 위한 방법에 관한 것이다.
전형적인 바이폴라트랜지스터는 그것의 표면측에서 n형 에피텍셜반도체층을 가지는 반도체기판을 가지며, n형은 영역의 pn접합 또는 콜렉터영역을 구성하는 절연영역에 의하여 절연된다. 베이스영역은 에피텍셜층의 표면에서 클렉터영역에 형성된 p형 포핑영역이고, N
형 도핑영역의 에미터영역은 베이스영역에 형성된다. 에미터전극은 N
형 에미터 영역의 표면상에 형성되고 베이스전극은 p형 베이스영역의 표면상에 형성된다.
이 전형적인 바이폴라트랜지스터에 있어서, 베이스영역은 마스크배열에 기초한 에미터와 베이스전극 사이에 절연을 제공하기 위하여 에미터보다 상당히 큰 면적을 갖아야 한다. 그러나 트랜지스터동작에 대하여 필요한 베이스영역의 본래의 활성 부분은 단지 에미터영역을 밑에 놓은 부분이므로 베이스영역의 면적이 가능한 적게 되는 것이 바람직하게 될 것이다. 베이스전극을 취하기 위해서만 사용되는 베이스영역의 다른 부분은 베이스저항과 콜렉터 베이스 접합용량을 증가시키며, 트랜지스터의 동작 속도를 감소시키고, 장치의 집적도의 증가를 막는다.
상기 문제를 완화하기 위하여 트랜지스터동작에 대하여 본래 필요한 면적을 갖도록 내부 베이스영역이 형성되고, 베이스전극 테이킹 아웃(taking-out)부분이 다결정 실리콘으로된 바이폴라트랜지스터가 제안되었다. (T. Nakamura등의 “Self-Aligned Transistor with Sidewall Base Electrode”. IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. ED-29, No.4, 1982년 4월, 596-600)이 트랜지스터에 있어서, 콜렉터-베이스접합의 면적이 적어지므로 콜렉터-베이스접합 용량이 감소되고, 프랜지스터의 동작속도가 증가된다. 그러나 이 장치는 복잡한 공정에 의하여 제조되기 때문에 바람직하지 못하다.
본 발명의 목적은 상기 문제를 완화하기 위한 것이고 감소된 베이스 저힝과 콜렉터-베이스용량은 자기정합(自己整合 : self align)된 바이폴라트랜지스터를 제조하기 위한 간단한 공정을 제공하기 위한 것이다.
본 발명의 상기 그리고 다른 목적, 특징 및 장점이 바이폴라트랜지스터를 제조하기 위한 공정에 의하여 달성되고, 그 공정은 반도체기판을 준비하고, 반도체기판의 표면에 인접한 반도체기판의 첫번째 도전형의 첫번째 도핑영역을 정하고, 첫번째 도핑영역상에 마스크층을 형성하고, 마스크층이 형성될 트랜지스터의 활성면적의 것과 상응하는 패턴을 가지며, 매몰된 절연층을 형성하도록 마스크로서 마스크층을 사용하며, 첫번째 도핑영역에 부분적으로 이온을 주입하고 첫번째 도전형에 반대인 두번째 도전형의 베이스 접촉영역을 형성하도록 마스크로서 마스크층을 사용하여 매몰된 절연층위에 그리고 기판의 표면에서 첫번째 도핑영역에 부분적으로 도펀트(dopant)를 넣고, 베이스영역에 인접하는 첫번째 도핑영역에 두번째 도전형의 내부 베이스영역을 형성하고, 내부 베이스영역에 첫번째 도전형의 에미터영역을 형성하고, 콜렉터로서 내부 베이스영역 아래의 첫번째 도전형의 첫번째 도핑영역을 사용하는 단계를 포함한다.
이 공정에 있어서, 금속 또는메탈 실리사이드(metalsilicide)층, 내화성 금속 또는 그것의 규화물이 베이스 저항을 감소하기 위하여 베이스 접촉영역과 두번째 절연층사이에 삽입될 수 있다. 그러한 금속 또는 메탈실리사이드층이 베이스 접촉영역상에 금속 또는 메탈실리사이드를 부분적으로 침적 시킴으로써 형성될 수 있고, 침적된 금속을 규화시킴으로써 광학적으로 행하여질 수 있다. 이경우에 있어서 두번째 절연층이 베이스 접촉영역위에서 형성된다. 두번째 절연층은 상기 언급된 급속 또는 메탈실리사이드층의 표면 또는 베이스 접촉영역의 표면 그자체를 산화, 즉 열산화 또는 전기분해에 의하여 혹은 베이스 접촉영역상에 혹은 상기 언급된 금속 또는 메탈실리사이드상에 이산화 실리콘과 같은 절연물질 또는 그것의 화합물을 침적시킴으로써 형성될 수 있다.
본 발명의 상세히 설명하기전에 종래기술을 도면을 참고하여 간단히 설명하겠다.
제 1 도는 종래기술의 전형적인 바이폴라트랜지스터를 나타내며, 참조 숫자1은 P형 반도체기판을 나타내며, 2는 N
형 매몰영역, 3은 격리 절연영역, 4는 n형 에피텍셜 반도체층 또는 콜렉터영역, 5는 N
형 콜렉터 접촉영역, 6은 p형 베이스영역, 7은 N
형 에미터영역, 8은 콜렉터전극, 9는 베이스전극, 10은 에미터전극을 나타낸다. 이 트랜지스터에 있어서, P형 베이스영역 6은 베이스와 에미터전극 9와 10사이에 적절한 절연을 제공하기 위하여 상당히 커진다.
제 2 도는 앞에서 언급된 T. Nakamura등이 “Self-Aligned Transistor wiht Sidewall Base Electrode”에 제안한 자기 정합된 트랜지스터를 나타낸다. 제 2 도에 있어서 참조숫자 11은 P형 실리콘기판을 나타내며, 12는 n
형 매몰영역, 13은 이산화실리콘층, 14는 n형 콜렉터영역, 15는 P형내부 베이스영역, 16은 P
형 외부 베이스영역, 17은 n
형 에미터영역, 18은 n
형 콜렉터접촉영역, 19는 콜렉터전극, 20은 베이스전극, 21은 에미터전극을 나타낸다. 이 바이폴라트랜지스터 (1)콜렉터영역14와 내부 베이스영역15가 형성되어지는 부분을 제외한 n형 에피텍셜층을 부분적으로 에칭하고, (2)산화층13을 형성하기 위하여 에피텍셜층의 노출된 부분을 산화시키고, (3)외부 베이스영역16을 형성하기 위하여 다결정 실리콘을 패턴화하고 침적시키며, (4)P형 내부 베이스영역15를 형성하기 위하여 n형 에피턱셜층의 부분에 도핑을 시행하며, (5)다결정체 외부 베이스영역16의 표면을 산화시키고, (6)N
형 에미터영역을 형성 하기 위하여 P형 내부 베이스영역15의 부분에 도핑을 시행함으로써 제조된다.
제3도-제6도는 본 발명에 따른 자기정합된 바이폴라트랜지스터를 제조하기 위한 공정을 나타내고 있다.
제 3 도를 참조하면 참조숫자31은 P형 실리콘기판을 나타내며, 32는 실리콘기판31에 1016Cm-2의 양과 60KeV의 에너지로 비소 이온을 주입함으로써 형성된 N
형 매몰층, 33은 n형 에피텍셜 성장 실리콘층, 34는 절연을 위하여 부분적으로 산화된 층, 33C는 5×1015Cm-2과 100KeV로인 이온을 주임함으로써 형성된 N
형 콜렉터 접촉영역, 35는 50nm의 두께를 가지는 이산화실리콘(SiO2)층, 36은 화학증착(CVD)법으로 형성된 내산화층과 같은 150nm의 두께를 가지는 질화실리콘(Si3N4)층, 37은 CVD법으로 형성된 1-1.5μm의 두께를 가지는 포스퍼 실리케이트 유리(PSG)층을 나타낸다.
SiO2층 35는 1000℃에서 건조한 산소로 열산화 시킴으로써 형성된다. Si3N4층은 900℃, 1토르의 감소된 압력하에서 모노실란(monosilane) (SiH4)과 암모니아(NH3)의 가스혼합물의 열분해에 의하여 침적된다. PSG층 37은 400℃, 300트르의 감소된 압력하에서 SH4와 포스핀(PH3의 가스 혼합물의 열분해에 의하여 침적된다.
종래 사진 석판술에 의하여 저항패턴(도시되지 않음)은 바이폴라트랜지스터의 활성영역이 형성되어지는 부분의 PSG층 37상에 형성된다. PSG와 Si3N4층을 반응성 이온에칭(RIE)에 의하여 부분적으로 에칭되고 마스크로서 저항패턴을 사용한다. RIE는 에칭가스로서 3플루오르화메탄(CHF3)의 감소된 기압중에서 13.56MHz의 라디오 주파수로 100W의 전력을 공급함으로써 시행된다. 따라서 부분적으로 에칭된 PSG와 Si3N4층 37과 36이 제 3 도에 나타나있다.
제 4 도를 참조하면, 산소이온이 메몰된 절연영역38을 형성하기 위하여 마스크로서 PSG와 Si3N4층 37과 36을 사용하여 에피텍셜층33의 표면 아래에 놓여진 기판 31과 n형 에피텍셜층 33에 주입된다. 산소이온의 주입은 1018Cm-3, 200KeV에서 처리된다. 주입후, 질소 대기중 1100-1200℃에서 어닐링이 매몰된 절연층 38, 측 Si3N4영역을 안정화하기 위하여 시행된다. 예를 들면 질소이온의 메몰된 절연영역38, 즉 Si3N4영역을 형성하기 위하여 산소이온 대신에 주입될 수 있다.
더우기 붕소이온이 그것의 표면으로 부터 매볼된 절연영역38로 영역의 n형 에피텍셜층33에 주입되며 P형 베이스 접촉영역(외부 베이스영역)39를 형성하기 위하여 마스크로서 PSG와 Si3N4층 37과 36을 사용한다. 붕소이온의 주입은 1015Cm-2과 30KeV로 처리된다. 이 붕소 주입은 PSG층37없이 시행될 수 있다.
산소와 붕소의 주입 즉 매몰된 절연영역38과베이스 접촉영역 39의 형성단계의 순서가 바뀔수 있다.
제 5 도를 참조하면, 전체PSG층37과 트랜지스터 동작을 위한 영역을 제외한 Si3N4층36이 제거되며 열산화는 마스크로서 Si3N4를 사용하고, 거기에 트랜지터의 동작영역을 정하는 전계 산화된 층으로서 300nm의 두께를 가지는 SiO2층40을 형성하기 위하여 시행된다. 산화는 900℃에서 건조한 산소중에서 열산화에 의하여 처리된다.
Si3N4층36은 고온의 인산으로 에칭시킴으로써 제거된다.
제 6 도를 참조하면 마스크로서 전계SiO2층40을 사용할때 붕소이온이 P형 내부 베이스영역41을 형성하기 위하여 1014Cm-2, 30KeV주입된다.
SiO2층35는 다음에 에픽텍셜층의 표면을 노출시키기 위하여 불소산에 의하여 제거되고 그것의 표면에 인접한 P형 도전성을 갖는다. 1021Cm-3에서 비소로 도핑된 다결정 실리콘층이 300nm두께의 전체표면위에 CVD로 침적되고, 그 다음에 트랜지스터의 동작을 위한 여역에서만 다결정 체층을 남기도록 패턴화되며, 에미터전극 43을 형성한다. 바꾸어 말하면 도핑되지 않은 다결정 실리콘층은 전체표면위에 침적되고 1016Cm-2과 150KeV로 비소이온을 주입하고 에미터전극43을 형성하기 위하여 패턴화 함으로써 행하여 진다. 다결정 실리콘의 CVD법은 600℃에서 1토르의 감소된 압력하에서 SiH4가스를 열분해함으로써 시행된다.
어닐링 또는 에미터 드라이브(drive)가 N
형 에미터영역44를 형성하기 위하여 20분동안 950℃에서 시행된다.
에미터영역44는 이온주입등으로 이루어진다.
따라서 바이폴라트랜지스터의 요부가 제조된다. 다음에 알루미늄의 베이스전극이 전계 SiO2층40에 형성된 창을 통하여 베이스 접촉영역39와 접하도록 전계SiO2층40에 형성된다.
따라서 자기정합된 바이폴라트랜지스터는 본 발명에 따라 간단히 제조된다. 이 공정에 있어서 매몰 절연영역38, P형 베이스 접촉영역39와 전계SiO2층40이 본래의 Si3N4와 PSG층36과 37의 패턴과 정합을 이룬다. 더우기 P형 내부 베이스영역41과 N
형 에미터영역44도 이렇게 제조된 전계SiO2층40과 함께 정합을 이룰 수 있다. 따라서 이 모든 층은 하나의 마스크 패턴만으로 만들어진다.
이 바이폴라트랜지스터에있어서 에메터영역44, 내부 베이스영역, 41, 폴렉터영역33이 만들어져서 그들이 트랜지스터 동작에 대하여 특히 필요한 영역만을 포함하므로 베이스 접촉영역39와 콜렉터영역33, 32사이에 매몰된 절연영역38이 있으며 따라서 콜렉터 베이스 접합용량과 베이스저항을 감소시킨다. 감소된 베이스저항도 단결정영역에서 도펀트의 고농도에 의한P
형 베이스 접촉영역39의 감소된 저항 때문이며 본 발명에 따른 공정에 의하여 가능해진다.
제 7 도-제 9 도는 본 발명에 따른 바이폴라트랜지스터를 제조하기 위한 공정의 다른 실시예를 나타낸다. 또한 이 공정에 있어서, 제 3 도와 제 4 도를 참조하여 앞에서 언급한 그와 같은 공정이 시행될 수 있다.
따라서 제 7 도를 참고하면, 매몰될 절연영역38과 P형 베이스 접촉영역39를 형성한후 P
형 베이스 접촉영역상의 SiO2층이 베이스 접촉영역39의 표면을 노출시키기 위하여 부분적으로 제거된다. 노출된 베이스 접촉영역39상에 텅스텐이 100nm두께를 가지는 텅스텐층51을 형성하기 위하여 부분적으로 침적된다. 이 부분적 침적은 250-500℃의 저온에서 0.1-5토르의 감소된 압력에서 텅스텐 플루오라이드(WF6)와 아르곤 또는 질소의 가스혼합물로부터 CVD법에 의하여 처리된다, (J.Electrochem, Soc. SOLLD-STATE SCIENCE AND TECH-NOLOGY, 1984년 6월호 1427-1433면에 나타난 E.K.Brodbent와 C.L.Ramiller의 “Selective Low Pressure Chemical Vapor Deposition of Tungsten”을 참조할것) 이 텅스텐층51은 600-1000℃에서 어닐링함으로써 규화물 WSi2로 변환될 수 있다.
바꾸어 말하면 티타늄 실리사이드(TiSi2)는 100nm의 두께를 가지는 TiSi2층을 형성하기 위하여 노출된 베이스 접촉영역39상에 부분적으로 침적될 수 있다. 이 부분적 침적은 600-900℃에서 100토르 이하의 압력하에서 수소의 캐리어 가스에 테트라클로로티타늄(TiCl4)와 트라이클로실란(SiHCl3)의 가스혼합물로 부터 CVD법에 의하여 처리된다.
더우기 P
형 베이스 접촉영역을 형성하기 위하여 붕소 이온의 주입은 금속 또는 메탈시리사이드 51이 형성된 후에 시행될 수 있다.
금속 또는 메탈실리사이드층, 예를 들면 베이스-테이킹-아웃(base-taking-out)전극과 같은 WSi2층51이 형성된후, 그것의 표면이 전기분해된 막52를 형성하기 위하여 전기분해함으로써 산화된다. WSi2층51의 표면은 열산화에 의하여 산화될 수 있다. 만약 열산화가 실행된다면 내산화층36은 에미터가 형성되어야할 필요가 있다. 그 다음에 어닐링이 WSi2층51의 합금을 가속하도록 600-1000℃에서 처리된다.
금속 또는 메탈실리사이드51은 부분침적과 다른 공정, 예를 들면 리프트오프(lift-off)기술에 의하여 헝성될 수 있다.
제 8 도를 참조하면 Si3N4층36은 제거되며 제 8 도에서 점선으로 나타난 200nm두께를 가지는 SiO2층53이 CVD에 의하여 형성되며 표면으로 부터 균일하게 SiO2층5을 제거하기 위하여 RIE가 행하여지며, 측벽54의 두께는 RIE의 정도에 의하여 조절될 수 있다. 이 RIE에 있어서 에피텍셜영역33의 표면이 노출되지만 SiO2층53은 전기분해된 막52상에 남겨질 수 있다.
CVD법에 의한 SiO2층53의 형성은 항상 필요한 것은 아니다. TiSi2층51의 표면을 전기분해한후, 부분에칭은 에미터영역이 형성될 Si3N4와 SiO2층36과 35에 원도우(window)를 만들기 위하여 시행될 수 있다.
제 9 도를 참조하면 P형 내부 베이스영역55, 다결정 에미터전극56, N
형 에미터영역57, 베이스전극58, 콜렉터전극59는 제 6 도를 참조하여 앞에서 언급된 것과 같은 공정으로 형성될 수 있다.
따라서 자기 정합된 바이폴라트랜지스터가 완성된다. 이 바이폴라트랜지스터는 제 6 도의 선행 바이폴라트랜지스터의 것과같은 장점을 가질 뿐만 아니라 내부 베이스영역55와 베이스전극58은 금속 또는 메탈실리사이드51을 통하여 전기적으로 연결되므로 베이스저항이 더욱 감소되는 장점을 가지고 P
형 도핑된 반도체영역39보다 더 낮은 전기저저항을 갖는다.
Claims (17)
- 바이폴라트랜지스터를 제조하는 방법에 있어서, 반도체기판(31)을 준비하고, 반도체기판의 표면에 인접한 첫번째 도전형(N형)의 첫번째 도핑된 영역(32)을 정하고, 첫번째 도핑된 영역(32)상에 마스크층을 형성하고, 마스크층이 형성되는 트랜지스터의 활성면적의 패턴에 상응하는 패턴을 가지며, 매몰된 절연층(38)을 형성하기 위하여 마스크로서 마스크층을 사용하여 첫번째 도핑된 영역(32)에 부분적으로 이온을 주입하고, 첫번째 도전형에 반대인 두번째 도전형(P
형)의 베이스 접촉영역(39)을 형성하기 위하여 마스크로서 마스크층을 사용하여 메몰된 절연층(38)위에 그리고 기판의 표면에서 첫번째 도핑된영역(32)에 부분적으로 도펀트를 넣고, 베이스 접촉영역에 인접한 첫번째 도핑된영역(32)에 두번째 도전형의 내부 베이스영역(41)을 형성하며, 기판의 표면에 인접한 내부 베이스영역에 첫번째 도전형(N
형)의 에미터영역(44)을 형성하고, 그리고 콜렉터로서 내부 베이스영역(41)아래의 첫번째 도전형의 첫번째 도핑된영역을 사용하는 단계를 포함하는 것을 특징으로 하는 바이폴라트랜지스터의 제조합방법.
- 청구범위 제 1 항에 있어서, 매몰된 절연영역(38)을 형성하는 단계가 베이스 접촉영역(39)을 형성하는 단계보다 먼저인 바이폴라트랜지스터의 제조방법.
- 청구범위 제 1 항에 있어서, 매몰된 접촉영역(39)을 형성하는 단계가 매몰된 절연층(38)을 형성하는 단계보다 먼저인 바이폴라트랜지스터의 제조방법.
- 청구범위 제 1 항에 있어서, 내부 베이스영역(41)을 형성하는 단계가 에미터영역(44)을 형성하는 단계보다 먼저인 바이폴라트랜지스터의 제조방법.
- 청구범위 제 1 항에 있어서, 에미터영역(44)을 형성하는 단계가 내부 베이스영역을 형성하는 단계보다 먼저인 바이폴라트랜지스터의 제조방법.
- 청구범위 제 1 항에 있어서, 더우기 베이스 접촉영역(39)위에 두번째 절연층(34)을 부분적으로 형성하는 단계를 포함하는 바이폴라트랜지스터의 제조방법.
- 청구범위 제 6 항에 있어서, 두번째 절연층(34)이 마스크로서 상기 마스크층을 사용하여 베이스 접촉영역(39)의 표면을 부분적으로 절연 시킴으로써 형성되는 바이폴라트랜지스터의 제조방법.
- 청구범위 제 7 항에 있어서, 더우기 윈도우에 베이스 접촉영역(39)의 표혐을 노출하기 위하여 두번째 절연층(34)에 원도우를 오픈(open)하고 그 다음에 윈도우를 통하여 베이스 접촉영역(39)과 접하여 베이스전극(45)을 형성하는 단계를 가지는 바이폴라트랜지스터의 제조방법.
- 청구범위 제 6 항에 있어서, 더우기 두번째 절연층(52)을 형성하는 단계 이전에 배이스 접촉층상에 금속 또는 메탈실리사이드층(51)을 부분적으로 형성하는 단계를 가지는 바이폴라트랜지스터 제조방법.
- 청구범위 제 9 항에 있어서, 침적된 금속의 규화로 계속된 베이스 접촉영역(39)상에 금속의 부분적 침적에 의하여 혹은 베이스 접촉영역(39)상에 금속 또는 메탈실리사이드의 부분적 침적에 의하여 금속 또는 메탈실리사이드층(51)이 형성되는 바이폴라트랜지스터 제조방법.
- 청구범위 제 9 항에 있어서, 금속 또는 메탈실리사이드층(51)의 표면을 절연시킴으로써 두번째 절연층(52)이 형성되는 바이폴라트랜지스터 제조방법.
- 청구범위 제11항에 있어서, 금속 또는 메탈실리사이드층(51)의 표면을 전기분해(anodizing)함으로써 두번째 절연층(52)이 형성되는 바이폴라트랜지스터 제조방법.
- 청구범위 제 9 항에 있어서, 금속 또는 메탈실리사이드층(51)위에 절연 물질을 침적 시킴으로써 두번째 절연층(52)중 적어도 한부분이 형성되는 바이폴라트랜지스터 제조방법.
- 청구범위 제13항에 있어서, 마스크층중 적어도 한부분이 제거되는 금속 또는 메탈실리사이드층(51)위에 그리고 첫번째 도핑된영역위에 절연물질을 침적한후에 금속 또는 메탈실리사이드층(51)의 측벽을 제외한 절연물질을 제거하기 위하여 이방성 예칭이 시행되고 절연층의 요구된 측면 두께를 가지는 절연벽(54)이 금속 또는 메탈실리사이드의 측벽부분에 형성되는 바이폴라트랜지스터 제조방법.
- 청구범위 제 1 항에 있어서, 반도체기판(31)이 실리콘인 바이폴라트랜지스터 제조방법.
- 청구범위 제 1 항에 있어서, 메몰된 절연층(38)이 거기에 산소 또는 질소 이온을 주임함으로서 형성되는 바이폴라트랜지스터 제조방법.
- 청구범위 제10항에 있어서, 부분적으로 침적된 금속 또는 메탈실리사이드가 실리사이드 또는 내화금속인 바이폴라트랜지스터 제조방법.
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