JPS6271272A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6271272A JPS6271272A JP60182262A JP18226285A JPS6271272A JP S6271272 A JPS6271272 A JP S6271272A JP 60182262 A JP60182262 A JP 60182262A JP 18226285 A JP18226285 A JP 18226285A JP S6271272 A JPS6271272 A JP S6271272A
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- metal silicide
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- silicide film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔概要〕
埋込絶縁層と自己整合されたメタルシリサイドのベース
電極引出し部をもったバイポーラトランジスタの製造方
法である。
電極引出し部をもったバイポーラトランジスタの製造方
法である。
本発明は半導体装置の製造方法に関するもので、さらに
詳しく言えば、埋込絶縁層と自己整合されたメタルシリ
サイドのベース電極引出し部をもったエミッタ・ベース
領域が縦型に配置されたバイポーラトランジスタの製造
方法に関するものである。
詳しく言えば、埋込絶縁層と自己整合されたメタルシリ
サイドのベース電極引出し部をもったエミッタ・ベース
領域が縦型に配置されたバイポーラトランジスタの製造
方法に関するものである。
第２図の断面図に示されるノ・イポーラトランジスタは
知られたものであり、同図において、３１はシリコン基
板、３２は絶縁膜（５ｉ０２膜） 、３３はベース領域
ＣＢ） 、３４はエミ・７タ領域（Ｅ）、３５はベース
電極、３６はエミッタ電極、Ｃはコレクタを示す。かか
るトランジスタにおいては、コレクタ・ベース接合面積
が広く接合容量が大であるので、それを改良すべく第３
図の断面図に示される構造が開発されている。
知られたものであり、同図において、３１はシリコン基
板、３２は絶縁膜（５ｉ０２膜） 、３３はベース領域
ＣＢ） 、３４はエミ・７タ領域（Ｅ）、３５はベース
電極、３６はエミッタ電極、Ｃはコレクタを示す。かか
るトランジスタにおいては、コレクタ・ベース接合面積
が広く接合容量が大であるので、それを改良すべく第３
図の断面図に示される構造が開発されている。
第３図のトランジスタにおいては、シリコン基板３１に
絶縁膜３２を設け、ベース電極引出し部３日を多結晶シ
リコン（ポリシリコン）層で形成したものであり、コレ
クタ・ベース接合面積が第２図の例より小になり、その
分だけコレクタ・ベース接合容量が小になり、トランジ
スタの動作速度が改善されている。
絶縁膜３２を設け、ベース電極引出し部３日を多結晶シ
リコン（ポリシリコン）層で形成したものであり、コレ
クタ・ベース接合面積が第２図の例より小になり、その
分だけコレクタ・ベース接合容量が小になり、トランジ
スタの動作速度が改善されている。
第３図に示されるデバイスは、形成工程が複雑であるの
で、それと同じ構造のデバイスをより容易に製造し得る
方法が望まれている。
で、それと同じ構造のデバイスをより容易に製造し得る
方法が望まれている。
本発明はこのような点に鑑みて創作されたもので、エミ
ッタ、ベース、コレクタ領域が縦型に配置されたバイポ
ーラトランジスタを、マスク合せ工程を簡略化して形成
する方法を提供することを目的とする。
ッタ、ベース、コレクタ領域が縦型に配置されたバイポ
ーラトランジスタを、マスク合せ工程を簡略化して形成
する方法を提供することを目的とする。
第１図（ａｌないしくｄｌは本発明実施例の断面図であ
る。
る。
本発明の方法では、半導体基板（例えばシリコン基板）
１１上に二酸化シリコン（５ｉＯ２）のマスクパターン
１２を形成し、それをマスクにする高エネルギー、高ド
ーズ量の酸素イオン（０＋）をイオン注入し、アニール
することによって基板１１内に埋込絶縁層１３を形成し
く同図（ａ））、次に同図（ｂｌに示される如く、基板
に高融点金属を選択成長してメタルシリサイド［９１１
４を形成し、次にボロンイオン（Ｂ＋）をイオン注入し
て埋込絶縁層１３とメタルシリサイド膜１４との間の基
板部分に外部ベース領域１６を作り、例えば陽極酸化に
よってメタルシリサイド膜の表面を酸化して酸化膜１５
を作り、次に同図（Ｃ）に示される如く、マスクパター
ン１２を除去した後に全面に５ｉ０２層を形成し・それ
をリアクティブ・イオン・エッチングでエツチングして
メタルシリサイド膜の側壁にＳｉＯ＋膜１７全１７、ポ
リシリコンを全面に成長し、それをパターニングしてエ
ミッタ電極となるポリシリコン膜１日を形成し、それを
通したイオン注入によって内部ベース領域１９とエミッ
タ領域２０を形成し、引続き外部ベース領域１６の上に
ベース電極２１を形成する。
１１上に二酸化シリコン（５ｉＯ２）のマスクパターン
１２を形成し、それをマスクにする高エネルギー、高ド
ーズ量の酸素イオン（０＋）をイオン注入し、アニール
することによって基板１１内に埋込絶縁層１３を形成し
く同図（ａ））、次に同図（ｂｌに示される如く、基板
に高融点金属を選択成長してメタルシリサイド［９１１
４を形成し、次にボロンイオン（Ｂ＋）をイオン注入し
て埋込絶縁層１３とメタルシリサイド膜１４との間の基
板部分に外部ベース領域１６を作り、例えば陽極酸化に
よってメタルシリサイド膜の表面を酸化して酸化膜１５
を作り、次に同図（Ｃ）に示される如く、マスクパター
ン１２を除去した後に全面に５ｉ０２層を形成し・それ
をリアクティブ・イオン・エッチングでエツチングして
メタルシリサイド膜の側壁にＳｉＯ＋膜１７全１７、ポ
リシリコンを全面に成長し、それをパターニングしてエ
ミッタ電極となるポリシリコン膜１日を形成し、それを
通したイオン注入によって内部ベース領域１９とエミッ
タ領域２０を形成し、引続き外部ベース領域１６の上に
ベース電極２１を形成する。
上記した方法では、マスクパターン１２を形成すること
によって埋込絶縁層１３は自己整合式に形成され、かつ
、メタルシリサイド膜、外部ベース領域１６のためのイ
オン注入においても、マスクパターン１２を用いて自己
整合方式でプロセスが実施されるものである。
によって埋込絶縁層１３は自己整合式に形成され、かつ
、メタルシリサイド膜、外部ベース領域１６のためのイ
オン注入においても、マスクパターン１２を用いて自己
整合方式でプロセスが実施されるものである。
以下、図面を参照して本発明実施例を詳細に説明する。
第１図（ａｊ参照：
半導体基板（シリコン基板）１１上に化学気相成長法＜
ＣＶＯ法）によって厚さ１μｍ程度の５ｉ０２のマス
クパターン１２を形成する。続いて、加速エネルギー１
００ ＫｅＶ 、 ドーズ量Ｉ Ｘ １０″／ ｃｍ
２ でＯ＋をイオン注入し、アニールして５ｉ０２の埋
込み絶縁層１３を形成する。埋込み絶縁層１３の上の基
板部分は、前記したイオン注入とアニールによってポリ
シリコン化するかまたはポリシリコン化しないまでも結
晶性のよくない単結晶シリコン層となっている。
ＣＶＯ法）によって厚さ１μｍ程度の５ｉ０２のマス
クパターン１２を形成する。続いて、加速エネルギー１
００ ＫｅＶ 、 ドーズ量Ｉ Ｘ １０″／ ｃｍ
２ でＯ＋をイオン注入し、アニールして５ｉ０２の埋
込み絶縁層１３を形成する。埋込み絶縁層１３の上の基
板部分は、前記したイオン注入とアニールによってポリ
シリコン化するかまたはポリシリコン化しないまでも結
晶性のよくない単結晶シリコン層となっている。
第１図（′ｂ）参照：
次いで、高融点メタル例えばタングステン（Ｗ）を１０
００人の厚さに選択成長し、シリサイド化してメタルシ
リサイド膜１４を形成し、ボロンイオン（Ｂ＋）をイオ
ン注入してｐ＋型の外部ベース領域１６を作り、例えば
陽極酸化法でメタルシリサイドｌＩ＊１４０表面に酸化
膜１５を形成する。陽極酸化に代えて通常の熱酸化法で
酸化膜１５を作ってもよい。
００人の厚さに選択成長し、シリサイド化してメタルシ
リサイド膜１４を形成し、ボロンイオン（Ｂ＋）をイオ
ン注入してｐ＋型の外部ベース領域１６を作り、例えば
陽極酸化法でメタルシリサイドｌＩ＊１４０表面に酸化
膜１５を形成する。陽極酸化に代えて通常の熱酸化法で
酸化膜１５を作ってもよい。
この場合は、マスクパターン１２中に耐酸化性の層（例
えばＳｉ４Ｎｗ ）を含ませておく。続いて熱処理を行
い、メタルシリサイド膜１４の反応（アロイ化）を促進
する。
えばＳｉ４Ｎｗ ）を含ませておく。続いて熱処理を行
い、メタルシリサイド膜１４の反応（アロイ化）を促進
する。
第１図（Ｃ）参照：
マスクパターン！２を例えばウェットエツチングで除去
し、全面に点線で示す如くに５ｉ０２をＣＶＯ法で成長
し、リアクティブ・イオン・エッチング（ＲＩＢ ）で
表面から均一に５ｉ０２をエツチングしてメタルシリサ
イド膜１４の側壁に１７を残す。
し、全面に点線で示す如くに５ｉ０２をＣＶＯ法で成長
し、リアクティブ・イオン・エッチング（ＲＩＢ ）で
表面から均一に５ｉ０２をエツチングしてメタルシリサ
イド膜１４の側壁に１７を残す。
第１図＋ｄ）参照：
ポリシリコンを全面に成長し、それをバターニングして
エミッタ電極となるポリシリコン膜１８を形成し、それ
を通すイオン注入で内部ベース領域１９、エミッタ領域
２０を形成する。または、ポリシリコン膜からベース拡
散をして内部ベース領域１９を形成しておき、続いてエ
ミッタ拡散によってエミッタ領域２０を形成してもよい
。引続き、酸化膜１５に窓開きをなしベース電極２１を
形成する。
エミッタ電極となるポリシリコン膜１８を形成し、それ
を通すイオン注入で内部ベース領域１９、エミッタ領域
２０を形成する。または、ポリシリコン膜からベース拡
散をして内部ベース領域１９を形成しておき、続いてエ
ミッタ拡散によってエミッタ領域２０を形成してもよい
。引続き、酸化膜１５に窓開きをなしベース電極２１を
形成する。
上記のデバイスにおいては、ベース電極引出し部はｐ＋
型の外部ベース領域１６とメタルシリサイド膜１４によ
って構成され、メタルシリサイドはポリシリコンに比べ
抵抗が１桁程度低いから、引出し部の抵抗が大幅に減少
し、素子の動作速度を高めるに有効である。しかも、こ
の引出し用のメタルシリサイド膜はセルファライン（自
己整合）法で形成され得る利点がある。
型の外部ベース領域１６とメタルシリサイド膜１４によ
って構成され、メタルシリサイドはポリシリコンに比べ
抵抗が１桁程度低いから、引出し部の抵抗が大幅に減少
し、素子の動作速度を高めるに有効である。しかも、こ
の引出し用のメタルシリサイド膜はセルファライン（自
己整合）法で形成され得る利点がある。
以上述べてきたように、本発明によれば、セルファライ
ンで抵抗の少ないベース電極引出し部が形成され、素子
の動作速度を早めることが可能になるだけでなく、従来
に比べ素子の形成が容易であるので製造歩留りの向上に
も有効である。
ンで抵抗の少ないベース電極引出し部が形成され、素子
の動作速度を早めることが可能になるだけでなく、従来
に比べ素子の形成が容易であるので製造歩留りの向上に
も有効である。
第１図（ａ）ないしくｄｌは本発明実施例断面図、第２
図と第３図は従来例の断面図である。 第１図において、 １１はシリコン基板、 １２はマスクパターン、 １３は埋込み絶縁層、 １４はメタルシリサイド膜、 １５は酸化膜、 １６はｐ＋型郊外部ベース領域 １７は ＳｉＯ２膜、 １８はポリシリコン膜、 １９は内部ベース領域、 ２０はエミッタ領域、 ２１はベース電極である。 （ニ二）〆 悦東例跡面図 第２図 λ楚来例断ｆＩＪ民 第３図 、−１へ、−一− Φ 、Ω 〜ノ −、１、八 〜 １１〜
、〆）。
図と第３図は従来例の断面図である。 第１図において、 １１はシリコン基板、 １２はマスクパターン、 １３は埋込み絶縁層、 １４はメタルシリサイド膜、 １５は酸化膜、 １６はｐ＋型郊外部ベース領域 １７は ＳｉＯ２膜、 １８はポリシリコン膜、 １９は内部ベース領域、 ２０はエミッタ領域、 ２１はベース電極である。 （ニ二）〆 悦東例跡面図 第２図 λ楚来例断ｆＩＪ民 第３図 、−１へ、−一− Φ 、Ω 〜ノ −、１、八 〜 １１〜
、〆）。
Claims (1)
- 【特許請求の範囲】 半導体基板（１１）にマスクパターン（１２）を形成し
、パターン（１２）をマスクにして酸素イオンを注入し
、アニールによって基板内部に埋込絶縁層（１３）を形
成する工程、 金属を選択成長してメタルシリサイド膜（１４）を形成
し、それを通す基板と同一導電型不純物のイオン注入に
よって埋込絶縁層（１３）とメタルシリサイド膜（１４
）との間の外部ベース領域（１６）を高濃度導電型にし
、次いでメタルシリサイド膜（１４）の表面に酸化膜（
１５）を形成する工程、マスクパターン（１２）を除去
し、全面に絶縁物を成長し、それをリアクティブ・イオ
ン・エッチングでエッチングして、メタルシリサイド膜
（１４）の側壁に絶縁膜（１７）を残す工程、 マスクパターン（１２）が除去された部分に非単結晶シ
リコン膜（１８）を形成し、次いで内部ベース領域（１
９）、エミッタ領域（２０）、ベース電極（２１）を形
成する工程を含むことを特徴とする半導体装置の製造方
法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60182262A JPS6271272A (ja) | 1985-08-20 | 1985-08-20 | 半導体装置の製造方法 |
| KR1019860002680A KR890004973B1 (ko) | 1985-04-10 | 1986-04-09 | 자기정합된 바이폴라트랜지스터의 제조방법 |
| EP86302631A EP0199497B1 (en) | 1985-04-10 | 1986-04-09 | Process for fabricating a self-aligned bipolar transistor |
| DE8686302631T DE3683183D1 (de) | 1985-04-10 | 1986-04-09 | Verfahren zum herstellen eines selbtsausrichtenden bipolartransistors. |
| US06/850,054 US4698127A (en) | 1985-04-10 | 1986-04-10 | Process for fabricating a self-aligned bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60182262A JPS6271272A (ja) | 1985-08-20 | 1985-08-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6271272A true JPS6271272A (ja) | 1987-04-01 |
| JPH0530303B2 JPH0530303B2 (ja) | 1993-05-07 |
Family
ID=16115175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60182262A Granted JPS6271272A (ja) | 1985-04-10 | 1985-08-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6271272A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58111345A (ja) * | 1981-12-25 | 1983-07-02 | Hitachi Ltd | 半導体装置 |
| JPS58216463A (ja) * | 1982-06-07 | 1983-12-16 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | バイポ−ラ・トランジスタ |
-
1985
- 1985-08-20 JP JP60182262A patent/JPS6271272A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58111345A (ja) * | 1981-12-25 | 1983-07-02 | Hitachi Ltd | 半導体装置 |
| JPS58216463A (ja) * | 1982-06-07 | 1983-12-16 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | バイポ−ラ・トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0530303B2 (ja) | 1993-05-07 |
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