JPH0621072A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0621072A JPH0621072A JP19269192A JP19269192A JPH0621072A JP H0621072 A JPH0621072 A JP H0621072A JP 19269192 A JP19269192 A JP 19269192A JP 19269192 A JP19269192 A JP 19269192A JP H0621072 A JPH0621072 A JP H0621072A
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Abstract
(57)【要約】
【目的】 ベ−ス表面近傍の不純物濃度を低下させて、
ホットキャリアの発生を無くし、ベ−ス抵抗を減少させ
て高速化を促進した半導体装置及びその製造方法を提供
する。 【構成】 バイポ−ラトランジスタのベ−ス領域１１表
面にシリサイド膜３１を形成して、ベ−ス抵抗を下げ
る。この半導体装置の製造工程において、ベ−ス領域１
１上に、エミッタ領域１２形成工程前に、Ｔｉなどの金
属薄膜を堆積させ、加熱処理して金属薄膜を少なくとも
部分的にシリサイド化して、前記シリサイド膜３１を形
成する。そして、この膜のボロン吸出し効果によってベ
−ス領域１１の表面不純物濃度を減少させる。
ホットキャリアの発生を無くし、ベ−ス抵抗を減少させ
て高速化を促進した半導体装置及びその製造方法を提供
する。 【構成】 バイポ−ラトランジスタのベ−ス領域１１表
面にシリサイド膜３１を形成して、ベ−ス抵抗を下げ
る。この半導体装置の製造工程において、ベ−ス領域１
１上に、エミッタ領域１２形成工程前に、Ｔｉなどの金
属薄膜を堆積させ、加熱処理して金属薄膜を少なくとも
部分的にシリサイド化して、前記シリサイド膜３１を形
成する。そして、この膜のボロン吸出し効果によってベ
−ス領域１１の表面不純物濃度を減少させる。
Description
【０００１】
【産業上の利用分野】本発明は、バイポ−ラトランジス
タを有する半導体装置に係り、とくに、ベ−スコンタク
ト領域にシリサイド膜を形成することを特徴とするバイ
ポ−ラトランジスタを有する半導体装置の製造方法に関
するものである。
タを有する半導体装置に係り、とくに、ベ−スコンタク
ト領域にシリサイド膜を形成することを特徴とするバイ
ポ−ラトランジスタを有する半導体装置の製造方法に関
するものである。
【０００２】
【従来の技術】近年、バイポ−ラトランジスタを有する
半導体装置の微細化、高速化が著しく進んでいるが、そ
れと共に、ベ−ス、エミッタの各拡散領域のシャロ−化
も進んでいる。これら拡散領域がシャロ−化されると、
ベ−ス幅が削減でき、その寄生容量も減少させることが
できる。その結果、バイポ−ラトランジスタの高速化が
さらに進む。
半導体装置の微細化、高速化が著しく進んでいるが、そ
れと共に、ベ−ス、エミッタの各拡散領域のシャロ−化
も進んでいる。これら拡散領域がシャロ−化されると、
ベ−ス幅が削減でき、その寄生容量も減少させることが
できる。その結果、バイポ−ラトランジスタの高速化が
さらに進む。
【０００３】図１３および図１４を参照して従来のバイ
ポ−ラトランジスタを説明する。図１３は、高速化に対
応したバイポ−ラトランジスタの断面図、図１４は、こ
のバイポ−ラトランジスタのベ−ス／エミッタ領域の不
純物プロファイルを示す特性図である。このバイポ−ラ
トランジスタが形成されるウェ−ハ１０は、ｎ＋埋込み
拡散領域３を形成したｐ型シリコン半導体基板２とこの
半導体基板２の上に成長したｎ型エピタキシャル層１と
から構成されている。ｎ型エピタキシャル層１には、素
子分離領域５とｎ＋コレクタ領域４とが形成されてい
る。ウェ−ハ１０の表面は、例えば、シリコン熱酸化膜
のような厚い絶縁膜６で被覆されている。
ポ−ラトランジスタを説明する。図１３は、高速化に対
応したバイポ−ラトランジスタの断面図、図１４は、こ
のバイポ−ラトランジスタのベ−ス／エミッタ領域の不
純物プロファイルを示す特性図である。このバイポ−ラ
トランジスタが形成されるウェ−ハ１０は、ｎ＋埋込み
拡散領域３を形成したｐ型シリコン半導体基板２とこの
半導体基板２の上に成長したｎ型エピタキシャル層１と
から構成されている。ｎ型エピタキシャル層１には、素
子分離領域５とｎ＋コレクタ領域４とが形成されてい
る。ウェ−ハ１０の表面は、例えば、シリコン熱酸化膜
のような厚い絶縁膜６で被覆されている。
【０００４】素子分離領域５に囲まれた素子領域には、
ｐ型ベ−ス領域１１が形成されており、この素子領域の
中にはｎ＋エミッタ領域１２が形成されている。さら
に、ウェ−ハ１０の表面には、エミッタ、ベ−ス、コレ
クタに接続するそれぞれのエミッタ電極７、ベ−ス電極
８、コレクタ電極９が形成されている。絶縁膜６や素子
領域を被覆するように半導体基板上に、例えば、ＣＶＤ
によるＳｉＯ2 などからなる絶縁膜２２を形成する。こ
の絶縁膜２２に設けた複数のコンタクト孔を通じて半導
体基板内のエミッタ、ベ−ス、コレクタ等の各領域は、
前述の各電極に接続されている。この半導体基板内の各
領域の内、エミッタ領域１２は、その表面を被覆する多
結晶シリコン膜４１からの不純物の拡散により形成され
る。予めｎ型不純物を多結晶シリコン膜にド−プしてお
き、加熱によりド−プした不純物をベ−ス領域１１内に
拡散させて、エミッタ１２を形成する。拡散に用いる不
純物は、通常Ａｓを用いる。これは、拡散係数が小さい
ので、シャロ−化したｎ型エミッタ領域１２が形成され
る。Ｐを不純物に用いると拡散係数が大きいので、シャ
ロ−化には適さない。
ｐ型ベ−ス領域１１が形成されており、この素子領域の
中にはｎ＋エミッタ領域１２が形成されている。さら
に、ウェ−ハ１０の表面には、エミッタ、ベ−ス、コレ
クタに接続するそれぞれのエミッタ電極７、ベ−ス電極
８、コレクタ電極９が形成されている。絶縁膜６や素子
領域を被覆するように半導体基板上に、例えば、ＣＶＤ
によるＳｉＯ2 などからなる絶縁膜２２を形成する。こ
の絶縁膜２２に設けた複数のコンタクト孔を通じて半導
体基板内のエミッタ、ベ−ス、コレクタ等の各領域は、
前述の各電極に接続されている。この半導体基板内の各
領域の内、エミッタ領域１２は、その表面を被覆する多
結晶シリコン膜４１からの不純物の拡散により形成され
る。予めｎ型不純物を多結晶シリコン膜にド−プしてお
き、加熱によりド−プした不純物をベ−ス領域１１内に
拡散させて、エミッタ１２を形成する。拡散に用いる不
純物は、通常Ａｓを用いる。これは、拡散係数が小さい
ので、シャロ−化したｎ型エミッタ領域１２が形成され
る。Ｐを不純物に用いると拡散係数が大きいので、シャ
ロ−化には適さない。
【０００５】ここで、このバイポ−ラトランジスタのエ
ミッタ領域１２、ベ−ス領域１１およびｎ型エピタキシ
ャル層１の不純物濃度を調べると、その不純物プロファ
イルは、図１４の通りである。ウェ−ハ表面からの固相
拡散を用いてトランジスタを形成する場合には、不純物
濃度分布は、表面近傍が最も高濃度になる。また、イオ
ン注入法を利用した場合でも、シャロ−化を狙うために
イオン注入直後の不純物濃度分布のピ−クを表面近傍も
しくはイオン注入の緩衝絶縁膜中に設計するため、注入
後のアニ−ル処理で結果的に表面近傍が最も高濃度にな
り、どちらにしても図のようなプロファイルになってい
る。
ミッタ領域１２、ベ−ス領域１１およびｎ型エピタキシ
ャル層１の不純物濃度を調べると、その不純物プロファ
イルは、図１４の通りである。ウェ−ハ表面からの固相
拡散を用いてトランジスタを形成する場合には、不純物
濃度分布は、表面近傍が最も高濃度になる。また、イオ
ン注入法を利用した場合でも、シャロ−化を狙うために
イオン注入直後の不純物濃度分布のピ−クを表面近傍も
しくはイオン注入の緩衝絶縁膜中に設計するため、注入
後のアニ−ル処理で結果的に表面近傍が最も高濃度にな
り、どちらにしても図のようなプロファイルになってい
る。
【０００６】
【発明が解決しようとする課題】このように、従来の半
導体基板の表面近傍が最も高濃度である不純物濃度分布
を有するバイポ−ラトランジスタでは、半導体基板表面
領域のベ−ス／エミッタ接合が高不純物濃度領域に形成
されるためその耐圧（ＢＶEBO ）が小さくならざるを得
なかった。このため、使用する回路に制約があり、さら
に、ＢＶEBO 以下の電圧が印加されている場合にもベ−
ス／エミッタ接合での空乏層にかかる高電界によるホッ
トキャリアの発生や接合表面の保護絶縁膜へのホットキ
ャリアのトラップによるバイポ−ラトランジスタの電流
増幅率の劣化或いはベ−ス内部抵抗の増大という信頼性
低下の問題が生じている。
導体基板の表面近傍が最も高濃度である不純物濃度分布
を有するバイポ−ラトランジスタでは、半導体基板表面
領域のベ−ス／エミッタ接合が高不純物濃度領域に形成
されるためその耐圧（ＢＶEBO ）が小さくならざるを得
なかった。このため、使用する回路に制約があり、さら
に、ＢＶEBO 以下の電圧が印加されている場合にもベ−
ス／エミッタ接合での空乏層にかかる高電界によるホッ
トキャリアの発生や接合表面の保護絶縁膜へのホットキ
ャリアのトラップによるバイポ−ラトランジスタの電流
増幅率の劣化或いはベ−ス内部抵抗の増大という信頼性
低下の問題が生じている。
【０００７】本発明の目的は、ベ−ス表面近傍の不純物
濃度を低下させることにより、前記表面近傍のベ−ス／
エミッタ接合における高い耐圧（ＢＶEBO ）を確保し、
さらに、この接合における空乏層にかかる電界を緩和
し、ホットキャリアの発生を低減して信頼性を向上さ
せ、加えてベ−ス抵抗を減少させることによって高速化
を促進することが可能な半導体装置及びその製造方法を
提供することにある。
濃度を低下させることにより、前記表面近傍のベ−ス／
エミッタ接合における高い耐圧（ＢＶEBO ）を確保し、
さらに、この接合における空乏層にかかる電界を緩和
し、ホットキャリアの発生を低減して信頼性を向上さ
せ、加えてベ−ス抵抗を減少させることによって高速化
を促進することが可能な半導体装置及びその製造方法を
提供することにある。
【０００８】
【課題を解決するための手段】本発明は、半導体装置に
おいて、バイポ−ラトランジスタのベ−ス表面にシリサ
イド膜を設けてベ−ス抵抗を下げることを特徴とし、さ
らに、このベ−ス領域に、エミッタ領域形成工程前にシ
リサイド膜を形成し、そのボロン吸いだし効果によりベ
−ス領域の表面不純物濃度を下げ、その後エミッタ領域
を形成する事を特徴としている。すなわち、本発明の半
導体装置は、半導体基板と、前記半導体基板の表面領域
に形成されたベ−ス領域と、前記ベ−ス領域上に形成さ
れたシリサイド膜又は少なくとも前記ベ−ス領域に接す
る部分はシリサイド化された金属薄膜と、前記半導体基
板の表面領域に形成され、前記ベ−ス領域と接するエミ
ッタ領域とを備え、前記シリサイド膜又は金属薄膜と前
記エミッタ領域とは互いに絶縁されていることを特徴と
している。前記シリサイド膜又は金属薄膜は、前記エミ
ッタ領域上に形成されたコンタクト孔を有する絶縁膜に
よって被覆され、このコンタクト孔内には、サイドウォ
−ル絶縁膜が設けられている。前記半導体基板には、ベ
−ス電極が形成されており、このベ−ス電極は、前記シ
リサイド膜又は金属薄膜を介して前記ベ−ス領域に接続
している。前記シリサイド膜又は金属薄膜は、チタンシ
リサイド（ＴｉＳｉ2 ）からなることができる。
おいて、バイポ−ラトランジスタのベ−ス表面にシリサ
イド膜を設けてベ−ス抵抗を下げることを特徴とし、さ
らに、このベ−ス領域に、エミッタ領域形成工程前にシ
リサイド膜を形成し、そのボロン吸いだし効果によりベ
−ス領域の表面不純物濃度を下げ、その後エミッタ領域
を形成する事を特徴としている。すなわち、本発明の半
導体装置は、半導体基板と、前記半導体基板の表面領域
に形成されたベ−ス領域と、前記ベ−ス領域上に形成さ
れたシリサイド膜又は少なくとも前記ベ−ス領域に接す
る部分はシリサイド化された金属薄膜と、前記半導体基
板の表面領域に形成され、前記ベ−ス領域と接するエミ
ッタ領域とを備え、前記シリサイド膜又は金属薄膜と前
記エミッタ領域とは互いに絶縁されていることを特徴と
している。前記シリサイド膜又は金属薄膜は、前記エミ
ッタ領域上に形成されたコンタクト孔を有する絶縁膜に
よって被覆され、このコンタクト孔内には、サイドウォ
−ル絶縁膜が設けられている。前記半導体基板には、ベ
−ス電極が形成されており、このベ−ス電極は、前記シ
リサイド膜又は金属薄膜を介して前記ベ−ス領域に接続
している。前記シリサイド膜又は金属薄膜は、チタンシ
リサイド（ＴｉＳｉ2 ）からなることができる。
【０００９】本発明の半導体装置の製造方法は、半導体
基板の表面領域にベ−ス領域を形成する工程と、前記ベ
−ス領域上に金属薄膜を形成する工程と、前記金属薄膜
を加熱して少なくともベ−ス領域に接する部分をシリサ
イド化する工程と、前記少なくともベ−ス領域に接する
部分をシリサイド化した金属薄膜を少なくとも部分的に
取除き、前記ベ−ス領域を部分的に露出する工程と、前
記ベ−ス領域の露出している表面領域の所定領域に、前
記ベ−ス領域と接するエミッタ領域を形成する工程を備
えていることを第１の特徴としている。また、半導体基
板の表面領域にベ−ス領域を形成する工程と、前記ベ−
ス領域上に金属薄膜を形成する工程と、前記金属薄膜を
加熱して少なくともベ−ス領域に接する部分をシリサイ
ド化する工程と、前記半導体基板上に絶縁膜を形成して
前記少なくともベ−ス領域に接する部分をシリサイド化
した金属薄膜を被覆する工程と、前記絶縁膜と前記少な
くともベ−ス領域に接する部分をシリサイド化した金属
薄膜とを選択的にエッチング除去して、この絶縁膜にコ
ンタクト孔を形成する工程と、前記コンタクト孔内にサ
イドウォ−ル絶縁膜を形成する工程と、前記半導体基板
外部から前記コンタクト孔を通して前記半導体基板内に
不純物を拡散してエミッタ領域を形成する工程とを備え
ていることを第２の特徴としている。
基板の表面領域にベ−ス領域を形成する工程と、前記ベ
−ス領域上に金属薄膜を形成する工程と、前記金属薄膜
を加熱して少なくともベ−ス領域に接する部分をシリサ
イド化する工程と、前記少なくともベ−ス領域に接する
部分をシリサイド化した金属薄膜を少なくとも部分的に
取除き、前記ベ−ス領域を部分的に露出する工程と、前
記ベ−ス領域の露出している表面領域の所定領域に、前
記ベ−ス領域と接するエミッタ領域を形成する工程を備
えていることを第１の特徴としている。また、半導体基
板の表面領域にベ−ス領域を形成する工程と、前記ベ−
ス領域上に金属薄膜を形成する工程と、前記金属薄膜を
加熱して少なくともベ−ス領域に接する部分をシリサイ
ド化する工程と、前記半導体基板上に絶縁膜を形成して
前記少なくともベ−ス領域に接する部分をシリサイド化
した金属薄膜を被覆する工程と、前記絶縁膜と前記少な
くともベ−ス領域に接する部分をシリサイド化した金属
薄膜とを選択的にエッチング除去して、この絶縁膜にコ
ンタクト孔を形成する工程と、前記コンタクト孔内にサ
イドウォ−ル絶縁膜を形成する工程と、前記半導体基板
外部から前記コンタクト孔を通して前記半導体基板内に
不純物を拡散してエミッタ領域を形成する工程とを備え
ていることを第２の特徴としている。
【００１０】さらに、半導体基板の表面領域にベ−ス領
域を形成する工程と、前記ベ−ス領域上に金属薄膜を形
成する工程と、前記金属薄膜を加熱して少なくともベ−
ス領域に接する部分をシリサイド化する工程と、前記少
なくともベ−ス領域に接する部分をシリサイド化した金
属薄膜を選択的にエッチング除去して前記ベ−ス領域を
部分的に露出する工程と、前記半導体基板上に絶縁膜を
形成して前記シリサイド膜を被覆する工程と、前記絶縁
膜の前記少なくともベ−ス領域に接する部分をシリサイ
ド化した金属薄膜がエッチング除去されている部分を選
択的にエッチング除去して、この絶縁膜にコンタクト孔
を形成する工程と、前記半導体基板外部から前記コンタ
クト孔を通して前記半導体基板内に不純物を拡散してエ
ミッタ領域を形成する工程とを備えていることを第３の
特徴としており、半導体基板の表面領域にベ−ス領域を
形成する工程と、前記ベ−ス領域上に金属薄膜を形成す
る工程と、前記金属薄膜を加熱して少なくともベ−ス領
域に接する部分をシリサイド化する工程と、前記少なく
ともベ−ス領域に接する部分をシリサイド化した金属薄
膜をエッチング除去して前記ベ−ス領域を露出させる工
程と、前記半導体基板上に絶縁膜を形成する工程と、前
記絶縁膜を選択的にエッチング除去して、この絶縁膜に
コンタクト孔を形成する工程と、前記半導体基板外部か
ら前記コンタクト孔を通して前記半導体基板内に不純物
を拡散してエミッタ領域を形成する工程とを備えている
ことを第４の特徴としている。
域を形成する工程と、前記ベ−ス領域上に金属薄膜を形
成する工程と、前記金属薄膜を加熱して少なくともベ−
ス領域に接する部分をシリサイド化する工程と、前記少
なくともベ−ス領域に接する部分をシリサイド化した金
属薄膜を選択的にエッチング除去して前記ベ−ス領域を
部分的に露出する工程と、前記半導体基板上に絶縁膜を
形成して前記シリサイド膜を被覆する工程と、前記絶縁
膜の前記少なくともベ−ス領域に接する部分をシリサイ
ド化した金属薄膜がエッチング除去されている部分を選
択的にエッチング除去して、この絶縁膜にコンタクト孔
を形成する工程と、前記半導体基板外部から前記コンタ
クト孔を通して前記半導体基板内に不純物を拡散してエ
ミッタ領域を形成する工程とを備えていることを第３の
特徴としており、半導体基板の表面領域にベ−ス領域を
形成する工程と、前記ベ−ス領域上に金属薄膜を形成す
る工程と、前記金属薄膜を加熱して少なくともベ−ス領
域に接する部分をシリサイド化する工程と、前記少なく
ともベ−ス領域に接する部分をシリサイド化した金属薄
膜をエッチング除去して前記ベ−ス領域を露出させる工
程と、前記半導体基板上に絶縁膜を形成する工程と、前
記絶縁膜を選択的にエッチング除去して、この絶縁膜に
コンタクト孔を形成する工程と、前記半導体基板外部か
ら前記コンタクト孔を通して前記半導体基板内に不純物
を拡散してエミッタ領域を形成する工程とを備えている
ことを第４の特徴としている。
【００１１】
【作用】ベ−ス領域の表面不純物濃度が低下することに
よって、ＢＶEBO が向上し、さらに、ベ−ス抵抗が減少
する。また、半導体基板の所要領域に形成したシリサイ
ド膜のシリサイド形成時におけるボロンの吸い出し効果
によってベ−ス領域の表面不純物濃度を有効に表面不純
物濃度を下げる。
よって、ＢＶEBO が向上し、さらに、ベ−ス抵抗が減少
する。また、半導体基板の所要領域に形成したシリサイ
ド膜のシリサイド形成時におけるボロンの吸い出し効果
によってベ−ス領域の表面不純物濃度を有効に表面不純
物濃度を下げる。
【００１２】
【実施例】以下、図面を参照して本発明の実施例を説明
する。まず、図１乃至図７を参照して本発明の第１の実
施例を説明する。図１はこの実施例に係るバイポ−ラト
ランジスタを有する半導体装置の断面図である。このバ
イポ−ラトランジスタが形成される半導体基板（ウェ−
ハ）１０は、ｎ＋埋込み拡散領域３を形成したｐ型シリ
コン半導体基板２とこの半導体基板２の上に成長したｎ
型エピタキシャル層１とから構成されている。ｎ型エピ
タキシャル層１には、素子分離領域５とｎ＋コレクタ領
域４とが形成されている。ウェ−ハ１０の表面は、例え
ば、シリコン熱酸化膜のような厚い絶縁膜６で被覆され
ている。素子分離領域に囲まれた素子領域には、表面か
らの深さが０．２〜０．３μｍ程度のｐ型ベ−ス領域１
１が形成されており、この領域の中にｎ＋エミッタ領域
１２が形成されている。ベ−ス領域１１表面には、コン
タクト開孔部５１およびエミッタ領域１２が形成されて
いる部分を除いて、シリサイド（ＴｉＳｉ2 ）膜３１が
形成されている。
する。まず、図１乃至図７を参照して本発明の第１の実
施例を説明する。図１はこの実施例に係るバイポ−ラト
ランジスタを有する半導体装置の断面図である。このバ
イポ−ラトランジスタが形成される半導体基板（ウェ−
ハ）１０は、ｎ＋埋込み拡散領域３を形成したｐ型シリ
コン半導体基板２とこの半導体基板２の上に成長したｎ
型エピタキシャル層１とから構成されている。ｎ型エピ
タキシャル層１には、素子分離領域５とｎ＋コレクタ領
域４とが形成されている。ウェ−ハ１０の表面は、例え
ば、シリコン熱酸化膜のような厚い絶縁膜６で被覆され
ている。素子分離領域に囲まれた素子領域には、表面か
らの深さが０．２〜０．３μｍ程度のｐ型ベ−ス領域１
１が形成されており、この領域の中にｎ＋エミッタ領域
１２が形成されている。ベ−ス領域１１表面には、コン
タクト開孔部５１およびエミッタ領域１２が形成されて
いる部分を除いて、シリサイド（ＴｉＳｉ2 ）膜３１が
形成されている。
【００１３】このシリサイド膜３１及び厚い絶縁膜６を
被覆して絶縁膜２２を堆積させる。この絶縁膜２２は、
たとえば、ＳｉＯ2 膜からなり、ＣＶＤ（Chemical Vap
ourDeposition）により形成される。絶縁膜２２上に
は、絶縁膜２４が積層されており、例えば、ＣＶＤによ
り形成したＳｉ3 Ｎ4 から構成されている。さらに、ウ
ェ−ハ１０の表面には、エミッタ、ベ−ス、コレクタに
接続するそれぞれのエミッタ電極７、ベ−ス電極８、コ
レクタ電極９が形成されている。これら電極は、アルミ
ニウム或いは銅などを含むアルミニウム合金などからな
る。
被覆して絶縁膜２２を堆積させる。この絶縁膜２２は、
たとえば、ＳｉＯ2 膜からなり、ＣＶＤ（Chemical Vap
ourDeposition）により形成される。絶縁膜２２上に
は、絶縁膜２４が積層されており、例えば、ＣＶＤによ
り形成したＳｉ3 Ｎ4 から構成されている。さらに、ウ
ェ−ハ１０の表面には、エミッタ、ベ−ス、コレクタに
接続するそれぞれのエミッタ電極７、ベ−ス電極８、コ
レクタ電極９が形成されている。これら電極は、アルミ
ニウム或いは銅などを含むアルミニウム合金などからな
る。
【００１４】この絶縁膜２２、２４に設けた複数のコン
タクト孔５１を通じてウェ−ハ１０内のエミッタ１２、
ベ−ス１１、コレクタ４等の各領域は、前述の各電極に
接続されている。このウェ−ハ１０内の各領域の内、エ
ミッタ領域１２は、その表面を被覆する多結晶シリコン
膜４１からの不純物の拡散により形成される。予めｎ型
不純物を多結晶シリコン膜にド−プしておき、加熱によ
りド−プした不純物をベ−ス領域内に拡散させて、エミ
ッタ１２を形成する。拡散に用いる不純物は、通常Ａｓ
を用いる。これは、拡散係数が小さいのでシャロ−化し
たｎ型エミッタ領域が形成される。Ｐを不純物に用いる
と拡散係数が大きいので、シャロ−化には適さない。以
上の通りであるので、エミッタ領域１２とエミッタ電極
７とは直接接触せずに、多結晶シリコン膜４１が介在さ
れている。コレクタ領域４とコレクタ電極９との間にも
多結晶シリコン膜４１が形成されている。ベ−ス電極８
とベ−ス領域１１とは、直接に接触しているが、前記シ
リサイド膜３１を延在させて、両者の間にシリサイド膜
を介在させるようにしてこの間の接触抵抗を下げること
もできる。
タクト孔５１を通じてウェ−ハ１０内のエミッタ１２、
ベ−ス１１、コレクタ４等の各領域は、前述の各電極に
接続されている。このウェ−ハ１０内の各領域の内、エ
ミッタ領域１２は、その表面を被覆する多結晶シリコン
膜４１からの不純物の拡散により形成される。予めｎ型
不純物を多結晶シリコン膜にド−プしておき、加熱によ
りド−プした不純物をベ−ス領域内に拡散させて、エミ
ッタ１２を形成する。拡散に用いる不純物は、通常Ａｓ
を用いる。これは、拡散係数が小さいのでシャロ−化し
たｎ型エミッタ領域が形成される。Ｐを不純物に用いる
と拡散係数が大きいので、シャロ−化には適さない。以
上の通りであるので、エミッタ領域１２とエミッタ電極
７とは直接接触せずに、多結晶シリコン膜４１が介在さ
れている。コレクタ領域４とコレクタ電極９との間にも
多結晶シリコン膜４１が形成されている。ベ−ス電極８
とベ−ス領域１１とは、直接に接触しているが、前記シ
リサイド膜３１を延在させて、両者の間にシリサイド膜
を介在させるようにしてこの間の接触抵抗を下げること
もできる。
【００１５】また、この実施例ではエミッタ領域１２上
のコンタクト孔内のシリサイド膜３１に近い部分にサイ
ドウォ−ル２３１を形成している。この例では、絶縁膜
２２の部分にこのサイドウォ−ルを設けている。このサ
イドウォ−ルは、コレクタ領域４上のコンタクト孔５１
内の絶縁膜２２の部分にも形成されている（図６）。こ
のエミッタ領域１２上のコンタクト孔５１内に形成され
ているサイドウォ−ル２３１によって、前記シリサイド
膜３１とエミッタ領域１２とは接触せずに絶縁が保たれ
ている。サイドウォ−ル２３１は、実施例では、ＳｉＯ
2 からなるが、例えば、Ｓｉ3 Ｎ4 のような窒化物を用
いることもできる。サイドウォ−ル２３１は、例えば、
０．１〜０．３μｍ程度に薄くできるので、その厚さに
応じてコンタクト孔径を小さくすることができ、半導体
装置の微細化に役立てることができる。
のコンタクト孔内のシリサイド膜３１に近い部分にサイ
ドウォ−ル２３１を形成している。この例では、絶縁膜
２２の部分にこのサイドウォ−ルを設けている。このサ
イドウォ−ルは、コレクタ領域４上のコンタクト孔５１
内の絶縁膜２２の部分にも形成されている（図６）。こ
のエミッタ領域１２上のコンタクト孔５１内に形成され
ているサイドウォ−ル２３１によって、前記シリサイド
膜３１とエミッタ領域１２とは接触せずに絶縁が保たれ
ている。サイドウォ−ル２３１は、実施例では、ＳｉＯ
2 からなるが、例えば、Ｓｉ3 Ｎ4 のような窒化物を用
いることもできる。サイドウォ−ル２３１は、例えば、
０．１〜０．３μｍ程度に薄くできるので、その厚さに
応じてコンタクト孔径を小さくすることができ、半導体
装置の微細化に役立てることができる。
【００１６】前記素子分離領域４は、トレンチ構造にな
っており、周囲は、ＳｉＯ2 膜からなり、その中に多結
晶シリコンが充填されている。このような構造でなくて
も、例えば、トレンチ内部がすべてＳｉＯ2 で充填され
ていてもよく、さらに、トレンチの代わりに、高濃度の
ｐ＋領域を用いてもよい。この様に、ベ−ス領域の表面
にシリサイド膜を形成したので、ベ−ス抵抗が減少し、
デバイスの高速化が進む。また、図７に示すように、シ
リサイドを形成する際のボロンの吸い出し効果によって
ベ−ス領域の表面の不純物濃度が減少するので、ベ−ス
／エミッタ接合の耐圧が上がり、高電界によるホットキ
ャリアの発生や接合表面の保護絶縁膜へのホットキャリ
アのトラップによるトランジスタの電流増幅率の劣化を
防止する。図７は、シリサイド膜形成によって生じたウ
ェ−ハ内のベ−ス領域のボロンの濃度の減少を示す特性
図である。縦軸は、不純物濃度（／ｃｍ3 ）、横軸は、
ウェ−ハ（基板）の表面からの深さを示している。
っており、周囲は、ＳｉＯ2 膜からなり、その中に多結
晶シリコンが充填されている。このような構造でなくて
も、例えば、トレンチ内部がすべてＳｉＯ2 で充填され
ていてもよく、さらに、トレンチの代わりに、高濃度の
ｐ＋領域を用いてもよい。この様に、ベ−ス領域の表面
にシリサイド膜を形成したので、ベ−ス抵抗が減少し、
デバイスの高速化が進む。また、図７に示すように、シ
リサイドを形成する際のボロンの吸い出し効果によって
ベ−ス領域の表面の不純物濃度が減少するので、ベ−ス
／エミッタ接合の耐圧が上がり、高電界によるホットキ
ャリアの発生や接合表面の保護絶縁膜へのホットキャリ
アのトラップによるトランジスタの電流増幅率の劣化を
防止する。図７は、シリサイド膜形成によって生じたウ
ェ−ハ内のベ−ス領域のボロンの濃度の減少を示す特性
図である。縦軸は、不純物濃度（／ｃｍ3 ）、横軸は、
ウェ−ハ（基板）の表面からの深さを示している。
【００１７】次ぎに、この実施例の半導体装置の製造方
法を説明する。ｐ型シリコン半導体基板２にｎ型不純物
を高濃度にド−プしてｎ＋埋込み領域３を形成し、さら
に薄いｎ型エピタキシャル層１をその上に形成してトラ
ンジスタ等を集積するウェ−ハ１０とする。このウェ−
ハ１０の表面を加熱してシリコン熱酸化膜からなる薄い
絶縁膜２１と厚い絶縁膜６を形成する。そして薄い絶縁
膜２１を介してｎ型エピタキシャル層１にボロンをイオ
ン注入し、アニ−ルによりボロンを拡散して、例えば、
半導体基板表面からの深さ約０．２〜０．３μｍのｐ型
ベ−ス領域１１を形成する（図２（ａ））。さらに、ｎ
型不純物を絶縁膜２１を介してイオン注入し、かつ拡散
してｎ＋埋込み領域３に繋がるｎ＋コレクタ領域４を形
成する。コレクタ領域４やベ−ス領域１１などが形成さ
れる素子領域を囲むように素子分離領域５が形成される
が、これは、まず、ｎ型エピタキシャル層１に、例え
ば、ＲＩＥなどの異方性エッチングにより、ｐ型シリコ
ン半導体基板２にまで達する幅の狭い深い溝（トレン
チ）を形成する。
法を説明する。ｐ型シリコン半導体基板２にｎ型不純物
を高濃度にド−プしてｎ＋埋込み領域３を形成し、さら
に薄いｎ型エピタキシャル層１をその上に形成してトラ
ンジスタ等を集積するウェ−ハ１０とする。このウェ−
ハ１０の表面を加熱してシリコン熱酸化膜からなる薄い
絶縁膜２１と厚い絶縁膜６を形成する。そして薄い絶縁
膜２１を介してｎ型エピタキシャル層１にボロンをイオ
ン注入し、アニ−ルによりボロンを拡散して、例えば、
半導体基板表面からの深さ約０．２〜０．３μｍのｐ型
ベ−ス領域１１を形成する（図２（ａ））。さらに、ｎ
型不純物を絶縁膜２１を介してイオン注入し、かつ拡散
してｎ＋埋込み領域３に繋がるｎ＋コレクタ領域４を形
成する。コレクタ領域４やベ−ス領域１１などが形成さ
れる素子領域を囲むように素子分離領域５が形成される
が、これは、まず、ｎ型エピタキシャル層１に、例え
ば、ＲＩＥなどの異方性エッチングにより、ｐ型シリコ
ン半導体基板２にまで達する幅の狭い深い溝（トレン
チ）を形成する。
【００１８】トレンチの内壁を酸化した後、トレンチ底
部にチャネルカット用のボロンを打込み、その後多結晶
シリコンをｎ型エピタキシャル層１上に厚く堆積する。
ついで、エッチバックによって、トレンチ内のみ多結晶
シリコンを残し、最終的に表面を酸化して平坦な素子分
離領域５を形成する。したがって、多結晶シリコンは酸
化シリコンに包まれてトレンチ内に充填されている。ト
レンチ内に酸化膜に換えて窒化膜を形成することもでき
る。
部にチャネルカット用のボロンを打込み、その後多結晶
シリコンをｎ型エピタキシャル層１上に厚く堆積する。
ついで、エッチバックによって、トレンチ内のみ多結晶
シリコンを残し、最終的に表面を酸化して平坦な素子分
離領域５を形成する。したがって、多結晶シリコンは酸
化シリコンに包まれてトレンチ内に充填されている。ト
レンチ内に酸化膜に換えて窒化膜を形成することもでき
る。
【００１９】次に、ベ−ス領域１１の表面の絶縁膜２１
を除去してこの表面を露出する。コレクタ領域４上の絶
縁膜は、そのままにしておく。そして露出した表面に、
例えば、チタンのような金属薄膜３０をスパッタリング
により堆積する（図２ｂ）。スパッタリング条件は、真
空状態を１０-4Ｐａ程度にし、タ−ゲットをチタン、ス
パッタリングガスをＡｒ（２０〜８０ｓｃｃｍ、圧力
０．２〜０．５Ｐａ）、１〜８Ａ（アンペア）のスパッ
タリングパワ−で実行する。この金属薄膜３０はＲＴＡ
又は電気炉により窒素雰囲気中で５００〜６５０℃程
度、とくに、約６００℃の温度で１５〜６０秒程度熱処
理をする。この熱処理によって金属薄膜３０は、チタン
シリサイド（ＴｉＳｉ2 ）膜３１に変化する（図３
（ａ））。このとき、チタンとシリコンが反応してこの
チタンシリサイド膜３１が形成される際にシリコンウェ
−ハ１０中のボロンがシリサイド膜３１の中に吸い出さ
れ、シリサイド膜３１とシリコンウェ−ハ１０の界面近
傍のシリコンウェ−ハ１０中のボロン濃度が低下する。
を除去してこの表面を露出する。コレクタ領域４上の絶
縁膜は、そのままにしておく。そして露出した表面に、
例えば、チタンのような金属薄膜３０をスパッタリング
により堆積する（図２ｂ）。スパッタリング条件は、真
空状態を１０-4Ｐａ程度にし、タ−ゲットをチタン、ス
パッタリングガスをＡｒ（２０〜８０ｓｃｃｍ、圧力
０．２〜０．５Ｐａ）、１〜８Ａ（アンペア）のスパッ
タリングパワ−で実行する。この金属薄膜３０はＲＴＡ
又は電気炉により窒素雰囲気中で５００〜６５０℃程
度、とくに、約６００℃の温度で１５〜６０秒程度熱処
理をする。この熱処理によって金属薄膜３０は、チタン
シリサイド（ＴｉＳｉ2 ）膜３１に変化する（図３
（ａ））。このとき、チタンとシリコンが反応してこの
チタンシリサイド膜３１が形成される際にシリコンウェ
−ハ１０中のボロンがシリサイド膜３１の中に吸い出さ
れ、シリサイド膜３１とシリコンウェ−ハ１０の界面近
傍のシリコンウェ−ハ１０中のボロン濃度が低下する。
【００２０】その時のベ−ス領域１１の不純物分布を図
３に示す。図７（ａ）がシリサイド形成前のボロンのウ
ェ−ハ１０表面からの深さ方向の分布を示し、図７
（ｂ）はシリサイド形成後のボロンの前記分布を示す。
図の様に、ボロンのウェ−ハ１０表面の濃度は、大きく
下がる。したがって、エミッタ形成後に形成されるベ−
ス／エミッタ接合で生じる空乏層は十分拡がり、空乏層
にかかる電界が緩和されて耐圧が向上する。つぎに、シ
リサイド膜３１の上に絶縁膜２２を形成する（図３
（ｂ））。この絶縁膜はＳｉＯ2 からなり、例えば、Ｃ
ＶＤ（Chemical VapourDeposition）法により形成され
る。積層されたシリサイド膜３１と絶縁膜２２はエミッ
タ領域となる部分を従来から知られているフォトリソグ
ラフィ技術により選択的に除去し、ｎ型エピタキシャル
層１のベ−ス領域１１を部分的に露出させる。除去され
た部分は、コンタクト孔となり、この側壁には絶縁膜か
らなるサイドウォ−ル２３１を形成する。図４は、その
工程の断面図を示すものである。
３に示す。図７（ａ）がシリサイド形成前のボロンのウ
ェ−ハ１０表面からの深さ方向の分布を示し、図７
（ｂ）はシリサイド形成後のボロンの前記分布を示す。
図の様に、ボロンのウェ−ハ１０表面の濃度は、大きく
下がる。したがって、エミッタ形成後に形成されるベ−
ス／エミッタ接合で生じる空乏層は十分拡がり、空乏層
にかかる電界が緩和されて耐圧が向上する。つぎに、シ
リサイド膜３１の上に絶縁膜２２を形成する（図３
（ｂ））。この絶縁膜はＳｉＯ2 からなり、例えば、Ｃ
ＶＤ（Chemical VapourDeposition）法により形成され
る。積層されたシリサイド膜３１と絶縁膜２２はエミッ
タ領域となる部分を従来から知られているフォトリソグ
ラフィ技術により選択的に除去し、ｎ型エピタキシャル
層１のベ−ス領域１１を部分的に露出させる。除去され
た部分は、コンタクト孔となり、この側壁には絶縁膜か
らなるサイドウォ−ル２３１を形成する。図４は、その
工程の断面図を示すものである。
【００２１】コンタクト孔を含めて絶縁膜２２の上にＳ
ｉＯ2 またはＳｉ3 Ｎ4 膜２３を、例えば、ＣＶＤ法な
どで形成し（図４（ａ））、そのあと、例えば、ＣＦ4
＋Ｈ2 などを用いたＲＩＥで、異方性エッチングを行っ
てこの膜を選択的に除去してコンタクト孔の内壁にサイ
ドウォ−ル絶縁膜２３１を形成する（図４（ｂ））。ベ
−ス領域１１の所定部分にコンタクト孔を形成する際
に、薄い絶縁膜２１と絶縁膜２２とにコンタクト孔を形
成してこれらに覆われているコレクタ領域４を露出する
ので（図３（ｂ））、サイドウォ−ル絶縁膜２３１は、
このコレクタ領域４上のコンタクト孔にも形成される。
サイドウォ−ル絶縁膜２３１の膜厚は、例えば、０．３
μｍである。
ｉＯ2 またはＳｉ3 Ｎ4 膜２３を、例えば、ＣＶＤ法な
どで形成し（図４（ａ））、そのあと、例えば、ＣＦ4
＋Ｈ2 などを用いたＲＩＥで、異方性エッチングを行っ
てこの膜を選択的に除去してコンタクト孔の内壁にサイ
ドウォ−ル絶縁膜２３１を形成する（図４（ｂ））。ベ
−ス領域１１の所定部分にコンタクト孔を形成する際
に、薄い絶縁膜２１と絶縁膜２２とにコンタクト孔を形
成してこれらに覆われているコレクタ領域４を露出する
ので（図３（ｂ））、サイドウォ−ル絶縁膜２３１は、
このコレクタ領域４上のコンタクト孔にも形成される。
サイドウォ−ル絶縁膜２３１の膜厚は、例えば、０．３
μｍである。
【００２２】ついで、絶縁膜２２およびコンタクト孔
を、Ａｓなどのｎ型不純物を高濃度にド−プした多結晶
シリコン膜で被覆し、この多結晶シリコン膜を選択的に
エッチング除去してコンタクト孔内およびその周辺のみ
に多結晶シリコン膜４１を形成する。そして、多結晶シ
リコン膜４１を熱処理することによって、多結晶シリコ
ン膜４１中の不純物をベ−ス領域内に拡散し、例えば、
半導体基板表面からの深さ０．１μｍ程度のエミッタ領
域１２を形成する（図５）。このあと、絶縁膜２２およ
び多結晶シリコン膜４１を覆うように、例えば、Ｓｉ3
Ｎ4 からなる絶縁膜２４をＣＶＤ法などで形成する。こ
の絶縁膜２４およびその下の絶縁膜２２を選択的にエッ
チングしてそれぞれコレクタ領域４、ベ−ス領域１１お
よびエミッタ領域１２の上にコンタクト孔５１を形成す
る（図６）。そして、絶縁膜２４とコンタクト孔５１内
に銅などを含むアルミニウム合金の膜を堆積させ、選択
的にエッチング除去してコンタクト孔５１内およびその
周辺にエミッタ電極７、ベ−ス電極８、コレクタ電極９
を形成する（図１）。この実施例では、ベ−ス領域１１
上のシリサイド膜３１は、取除かれて、ベ−ス電極８と
ベ−ス領域１１とは、直接接触している。エミッタ領域
の形成は、イオン注入で行っても良いし、固相拡散等を
利用しても良い。
を、Ａｓなどのｎ型不純物を高濃度にド−プした多結晶
シリコン膜で被覆し、この多結晶シリコン膜を選択的に
エッチング除去してコンタクト孔内およびその周辺のみ
に多結晶シリコン膜４１を形成する。そして、多結晶シ
リコン膜４１を熱処理することによって、多結晶シリコ
ン膜４１中の不純物をベ−ス領域内に拡散し、例えば、
半導体基板表面からの深さ０．１μｍ程度のエミッタ領
域１２を形成する（図５）。このあと、絶縁膜２２およ
び多結晶シリコン膜４１を覆うように、例えば、Ｓｉ3
Ｎ4 からなる絶縁膜２４をＣＶＤ法などで形成する。こ
の絶縁膜２４およびその下の絶縁膜２２を選択的にエッ
チングしてそれぞれコレクタ領域４、ベ−ス領域１１お
よびエミッタ領域１２の上にコンタクト孔５１を形成す
る（図６）。そして、絶縁膜２４とコンタクト孔５１内
に銅などを含むアルミニウム合金の膜を堆積させ、選択
的にエッチング除去してコンタクト孔５１内およびその
周辺にエミッタ電極７、ベ−ス電極８、コレクタ電極９
を形成する（図１）。この実施例では、ベ−ス領域１１
上のシリサイド膜３１は、取除かれて、ベ−ス電極８と
ベ−ス領域１１とは、直接接触している。エミッタ領域
の形成は、イオン注入で行っても良いし、固相拡散等を
利用しても良い。
【００２３】この実施例では、ベ−ス領域１１上のシリ
サイド膜３１は、金属薄膜（Ｔｉ）３０から完全にシリ
サイド化されているが、本発明の目的、すなわち、ベ−
ス抵抗の低下およびボロン濃度の減少が達成されるな
ら、本発明においては、必ずしも完全にシリサイド化さ
れる必要はない。図１２に示すように、ベ−ス領域１１
上のシリサイド膜３１は、ベ−ス領域１１と接する領域
がシリサイド化していてもその表面部分は、チタンなど
金属薄膜のままでも良い。
サイド膜３１は、金属薄膜（Ｔｉ）３０から完全にシリ
サイド化されているが、本発明の目的、すなわち、ベ−
ス抵抗の低下およびボロン濃度の減少が達成されるな
ら、本発明においては、必ずしも完全にシリサイド化さ
れる必要はない。図１２に示すように、ベ−ス領域１１
上のシリサイド膜３１は、ベ−ス領域１１と接する領域
がシリサイド化していてもその表面部分は、チタンなど
金属薄膜のままでも良い。
【００２４】つぎに、図８を参照して第２の実施例を説
明する。図は、半導体装置のエミッタ領域形成時の工程
断面図である。この実施例は、露出したベ−ス領域１１
の表面に金属薄膜を堆積し、これを熱処理によってシリ
サイド化してベ−ス領域１１の表面領域のボロン濃度を
低下させるまでは、第１の実施例と同じであるが、サイ
ドウォ−ル絶縁膜は、特に形成しない。チタンシリサイ
ド膜３１を形成してから、絶縁膜２２を形成する前にエ
ミッタ領域が形成される部分のベ−ス領域１１上のシリ
サイド膜３１を選択的にエッチング除去して開孔する。
そして、この上に、例えば、ＳｉＯ2 のような絶縁膜２
２をＣＶＤ法などで形成する。
明する。図は、半導体装置のエミッタ領域形成時の工程
断面図である。この実施例は、露出したベ−ス領域１１
の表面に金属薄膜を堆積し、これを熱処理によってシリ
サイド化してベ−ス領域１１の表面領域のボロン濃度を
低下させるまでは、第１の実施例と同じであるが、サイ
ドウォ−ル絶縁膜は、特に形成しない。チタンシリサイ
ド膜３１を形成してから、絶縁膜２２を形成する前にエ
ミッタ領域が形成される部分のベ−ス領域１１上のシリ
サイド膜３１を選択的にエッチング除去して開孔する。
そして、この上に、例えば、ＳｉＯ2 のような絶縁膜２
２をＣＶＤ法などで形成する。
【００２５】ついで、絶縁膜２２を選択的にエッチング
して、ベ−ス領域１１内のエミッタ領域形成部分とコレ
クタ領域４上の絶縁膜２２にコンタクト孔を形成する。
ついで、絶縁膜２２およびコンタクト孔を、Ａｓなどの
ｎ型不純物を高濃度にド−プした多結晶シリコン膜で被
覆し、この多結晶シリコン膜を選択的にエッチング除去
してコンタクト孔内およびその周辺のみに多結晶シリコ
ン膜４１を形成する。そして、多結晶シリコン膜４１を
熱処理することによって、多結晶シリコン膜４１中の不
純物をベ−ス領域内に拡散し、エミッタ領域１２を形成
する。このあと絶縁膜２２および多結晶シリコン膜４１
を覆うように、例えば、Ｓｉ3 Ｎ4 からなる絶縁膜をＣ
ＶＤ法などで形成する。この上の絶縁膜およびその下の
絶縁膜２２を選択的にエッチングしてそれぞれコレクタ
領域４、ベ−ス領域１１およびエミッタ領域１２の上に
コンタクト孔を形成する。そして、図１に示す半導体装
置と同様に、上の絶縁膜とコンタクト孔内に銅などを含
むアルミニウム合金の膜を堆積し、選択的にエッチング
除去してコンタクト孔内およびその周辺にエミッタ電
極、ベ−ス電極、コレクタ電極を形成する。
して、ベ−ス領域１１内のエミッタ領域形成部分とコレ
クタ領域４上の絶縁膜２２にコンタクト孔を形成する。
ついで、絶縁膜２２およびコンタクト孔を、Ａｓなどの
ｎ型不純物を高濃度にド−プした多結晶シリコン膜で被
覆し、この多結晶シリコン膜を選択的にエッチング除去
してコンタクト孔内およびその周辺のみに多結晶シリコ
ン膜４１を形成する。そして、多結晶シリコン膜４１を
熱処理することによって、多結晶シリコン膜４１中の不
純物をベ−ス領域内に拡散し、エミッタ領域１２を形成
する。このあと絶縁膜２２および多結晶シリコン膜４１
を覆うように、例えば、Ｓｉ3 Ｎ4 からなる絶縁膜をＣ
ＶＤ法などで形成する。この上の絶縁膜およびその下の
絶縁膜２２を選択的にエッチングしてそれぞれコレクタ
領域４、ベ−ス領域１１およびエミッタ領域１２の上に
コンタクト孔を形成する。そして、図１に示す半導体装
置と同様に、上の絶縁膜とコンタクト孔内に銅などを含
むアルミニウム合金の膜を堆積し、選択的にエッチング
除去してコンタクト孔内およびその周辺にエミッタ電
極、ベ−ス電極、コレクタ電極を形成する。
【００２６】この実施例では、エミッタ領域１２上の絶
縁膜２２のコンタクト孔にサイドウォ−ル絶縁膜は、形
成していないので、シリサイド膜３１端部とコンタクト
孔との間の距離Ｌは、比較的長くしないとシリサイド膜
３１とエミッタ領域１２間の絶縁は、十分でなくなる。
実際に、Ｌは、１．０〜０．６μｍ程度もあるので、前
の実施例が、サイドウォ−ル絶縁膜２３１の厚さ約０．
３μｍ程度で良いのに対して、かなり大きく取らなけれ
ば成らない。したがって、この実施例は、半導体装置の
微細化には不利である。
縁膜２２のコンタクト孔にサイドウォ−ル絶縁膜は、形
成していないので、シリサイド膜３１端部とコンタクト
孔との間の距離Ｌは、比較的長くしないとシリサイド膜
３１とエミッタ領域１２間の絶縁は、十分でなくなる。
実際に、Ｌは、１．０〜０．６μｍ程度もあるので、前
の実施例が、サイドウォ−ル絶縁膜２３１の厚さ約０．
３μｍ程度で良いのに対して、かなり大きく取らなけれ
ば成らない。したがって、この実施例は、半導体装置の
微細化には不利である。
【００２７】ついで、図９を参照して第３の実施例を説
明する。図は、半導体装置のエミッタ領域形成時の工程
断面図である。この実施例は、露出したベ−ス領域１１
の表面に金属薄膜を堆積し、これを熱処理によりシリサ
イド化してベ−ス領域１１の表面領域のボロン濃度を低
下させるまでは、第１の実施例と同じであるが、サイド
ウォ−ル絶縁膜は特に形成せず、しかもシリサイド膜を
全部取除いてしまうことに特徴がある。まず、絶縁膜を
形成する前にベ−ス領域１１表面に形成されているシリ
サイド膜３１をエッチング除去する（図３（ａ）参
照）。そして、この上に、例えば、ＳｉＯ2 のような絶
縁膜２２をＣＶＤ法などで形成する。ついで絶縁膜２２
を選択的にエッチングしてし、ベ−ス領域１１内のエミ
ッタ領域形成部分とコレクタ領域４上の絶縁膜２２にコ
ンタクト孔を形成する。
明する。図は、半導体装置のエミッタ領域形成時の工程
断面図である。この実施例は、露出したベ−ス領域１１
の表面に金属薄膜を堆積し、これを熱処理によりシリサ
イド化してベ−ス領域１１の表面領域のボロン濃度を低
下させるまでは、第１の実施例と同じであるが、サイド
ウォ−ル絶縁膜は特に形成せず、しかもシリサイド膜を
全部取除いてしまうことに特徴がある。まず、絶縁膜を
形成する前にベ−ス領域１１表面に形成されているシリ
サイド膜３１をエッチング除去する（図３（ａ）参
照）。そして、この上に、例えば、ＳｉＯ2 のような絶
縁膜２２をＣＶＤ法などで形成する。ついで絶縁膜２２
を選択的にエッチングしてし、ベ−ス領域１１内のエミ
ッタ領域形成部分とコレクタ領域４上の絶縁膜２２にコ
ンタクト孔を形成する。
【００２８】ついで、絶縁膜２２およびコンタクト孔
を、Ａｓなどのｎ型不純物を高濃度にド−プした多結晶
シリコン膜で被覆し、この多結晶シリコン膜を選択的に
エッチング除去してコンタクト孔内およびその周辺のみ
に多結晶シリコン膜４１を形成する。そして、多結晶シ
リコン膜４１を熱処理することによって、多結晶シリコ
ン膜４１中の不純物をベ−ス領域内に拡散し、エミッタ
領域１２を形成する。このあと、絶縁膜２２および多結
晶シリコン膜４１を覆うように、例えば、Ｓｉ3Ｎ4 か
らなる絶縁膜をＣＶＤ法などで形成する。この上の絶縁
膜およびその下の絶縁膜２２を選択的にエッチングして
それぞれコレクタ領域４、ベ−ス領域１１およびエミッ
タ領域１２の上にコンタクト孔を形成する。
を、Ａｓなどのｎ型不純物を高濃度にド−プした多結晶
シリコン膜で被覆し、この多結晶シリコン膜を選択的に
エッチング除去してコンタクト孔内およびその周辺のみ
に多結晶シリコン膜４１を形成する。そして、多結晶シ
リコン膜４１を熱処理することによって、多結晶シリコ
ン膜４１中の不純物をベ−ス領域内に拡散し、エミッタ
領域１２を形成する。このあと、絶縁膜２２および多結
晶シリコン膜４１を覆うように、例えば、Ｓｉ3Ｎ4 か
らなる絶縁膜をＣＶＤ法などで形成する。この上の絶縁
膜およびその下の絶縁膜２２を選択的にエッチングして
それぞれコレクタ領域４、ベ−ス領域１１およびエミッ
タ領域１２の上にコンタクト孔を形成する。
【００２９】そして、図１に示す半導体装置と同様に、
上の絶縁膜とコンタクト孔内に銅などを含むアルミニウ
ム合金の膜を堆積し、選択的にエッチング除去してコン
タクト孔内およびその周辺にエミッタ電極、ベ−ス電
極、コレクタ電極を形成する。この実施例では、ベ−ス
領域表面近傍のボロン濃度を低下させるので、前記表面
近傍のベ−ス／エミッタ接合における耐圧を十分維持
し、この接合における空乏層にかかる電界を緩和してホ
ットキャリアの発生を防止することができる。しかし、
シリサイド膜を途中で除去するので、ベ−ス抵抗が下ら
ず高速化の点では有利ではない。
上の絶縁膜とコンタクト孔内に銅などを含むアルミニウ
ム合金の膜を堆積し、選択的にエッチング除去してコン
タクト孔内およびその周辺にエミッタ電極、ベ−ス電
極、コレクタ電極を形成する。この実施例では、ベ−ス
領域表面近傍のボロン濃度を低下させるので、前記表面
近傍のベ−ス／エミッタ接合における耐圧を十分維持
し、この接合における空乏層にかかる電界を緩和してホ
ットキャリアの発生を防止することができる。しかし、
シリサイド膜を途中で除去するので、ベ−ス抵抗が下ら
ず高速化の点では有利ではない。
【００３０】ついで、図１０、図１１を参照して、シリ
サイド膜３１が形成されているベ−ス領域１１にエミッ
タ領域１１を形成する他の方法を説明する。図１０は、
シリサイド膜３１とＣＶＤＳｉＯ2 絶縁膜２２のエッチ
ング速度の差によりコンタクト孔５１内のシリサイド膜
３１部分をオ−バ−エッチングして絶縁膜２２部分より
後退させる（図１０（ａ））。そこに、ＣＶＤＳｉＯ2
などのサイドウォ−ル絶縁膜２３１を堆積させる（図１
０（ｂ））。この様にすると、サイドウォ−ル絶縁膜の
厚さは、前記実施例の約０．３μｍより薄くでき、シリ
サイド膜３１が後退した部分にのみサイドウォ−ル絶縁
膜を形成することすら可能であるので、微細化に役立っ
ている。図１１は、酸素原子のイオン注入により、シリ
サイド膜３１のコンタクト孔５１周辺部分を絶縁化する
ものである。通常の方法で、絶縁膜２２とシリサイド膜
３１をエッチングしてコンタクト孔５１を形成する（図
１１（ａ））。
サイド膜３１が形成されているベ−ス領域１１にエミッ
タ領域１１を形成する他の方法を説明する。図１０は、
シリサイド膜３１とＣＶＤＳｉＯ2 絶縁膜２２のエッチ
ング速度の差によりコンタクト孔５１内のシリサイド膜
３１部分をオ−バ−エッチングして絶縁膜２２部分より
後退させる（図１０（ａ））。そこに、ＣＶＤＳｉＯ2
などのサイドウォ−ル絶縁膜２３１を堆積させる（図１
０（ｂ））。この様にすると、サイドウォ−ル絶縁膜の
厚さは、前記実施例の約０．３μｍより薄くでき、シリ
サイド膜３１が後退した部分にのみサイドウォ−ル絶縁
膜を形成することすら可能であるので、微細化に役立っ
ている。図１１は、酸素原子のイオン注入により、シリ
サイド膜３１のコンタクト孔５１周辺部分を絶縁化する
ものである。通常の方法で、絶縁膜２２とシリサイド膜
３１をエッチングしてコンタクト孔５１を形成する（図
１１（ａ））。
【００３１】つぎに、コンタクト孔５１の周辺部分のシ
リサイド膜３１に絶縁膜を介してイオン注入を行い、そ
の部分を酸化してその部分のみをサイドウォ−ル絶縁膜
２３１とする（図１１（ｂ））。とくに、サイドウォ−
ル絶縁膜を付け加える必要はないので、さらに微細化が
進み、半導体装置の高集積化が可能になる。本発明は、
ＥＣＬのようなバイポ−ラＬＳＩなどの半導体装置に適
用される。また、前述の実施例では、不純物をド−プし
た多結晶シリコンからの拡散によってエミッタ領域を形
成しているが、本発明では、この方法に限らず、その他
の固相拡散法やイオン注入法など既存の方法を用いるこ
とができる。
リサイド膜３１に絶縁膜を介してイオン注入を行い、そ
の部分を酸化してその部分のみをサイドウォ−ル絶縁膜
２３１とする（図１１（ｂ））。とくに、サイドウォ−
ル絶縁膜を付け加える必要はないので、さらに微細化が
進み、半導体装置の高集積化が可能になる。本発明は、
ＥＣＬのようなバイポ−ラＬＳＩなどの半導体装置に適
用される。また、前述の実施例では、不純物をド−プし
た多結晶シリコンからの拡散によってエミッタ領域を形
成しているが、本発明では、この方法に限らず、その他
の固相拡散法やイオン注入法など既存の方法を用いるこ
とができる。
【００３２】
【発明の効果】以上の様に、本発明は、ベ−ス領域表面
近傍の不純物濃度が従来より少なくなっているので、ベ
−ス／エミッタ接合での空乏層が伸びて接合にかかる電
界が緩和されるために耐圧が向上し、ホットキャリアの
発生も抑えられる。また、ベ−ス抵抗が減少するので、
半導体装置の高速化が促進される。
近傍の不純物濃度が従来より少なくなっているので、ベ
−ス／エミッタ接合での空乏層が伸びて接合にかかる電
界が緩和されるために耐圧が向上し、ホットキャリアの
発生も抑えられる。また、ベ−ス抵抗が減少するので、
半導体装置の高速化が促進される。
【図１】本発明の第１の実施例の半導体装置の断面図。
【図２】第１の実施例の半導体装置の製造工程断面図。
【図３】第１の実施例の半導体装置の製造工程断面図。
【図４】第１の実施例の半導体装置の製造工程断面図。
【図５】第１の実施例の半導体装置の製造工程断面図。
【図６】第１の実施例の半導体装置の製造工程断面図。
【図７】図１に示すウェ−ハ内の不純物濃度分布図。
【図８】第２の実施例の半導体装置の断面図。
【図９】第３の実施例の半導体装置の断面図。
【図１０】本発明の半導体装置の製造工程断面図。
【図１１】本発明の半導体装置の製造工程断面図。
【図１２】本発明のベ−ス領域上のシリサイド膜の断面
図。
図。
【図１３】従来の半導体装置の断面図。
【図１４】図１３に示すウェ−ハ内の不純物濃度分布
図。
図。
１ ｎ型エピタキシャル成長層 １０ ウェ−ハ １１ ベ−ス領域 １２ エミッタ領域 ２ ｐ型シリコン半導体基板 ２１ 薄い絶縁膜 ２２、２３、２４ 絶縁膜 ２３１ サイドウォ−ル絶縁膜 ３ ｎ＋埋込み領域 ３０ 金属薄膜 ３１ シリサイド膜 ４ コレクタ領域 ４１ 多結晶シリコン膜 ５ 素子分離領域 ５１ コンタクト孔 ６ 厚い絶縁膜 ７ エミッタ電極 ８ ベ−ス電極 ９ コレクタ電極
Claims (8)
- 【請求項１】 半導体基板と、 前記半導体基板の表面領域に形成されたベ−ス領域と、 前記ベ−ス領域上に形成されたシリサイド膜又は少なく
とも前記ベ−ス領域に接する部分はシリサイド化された
金属薄膜と、 前記半導体基板の表面領域に形成され、前記ベ−ス領域
と接するエミッタ領域とを備え、 前記シリサイド膜又は前記金属薄膜と前記エミッタ領域
とは互いに絶縁されていることを特徴とする半導体装
置。 - 【請求項２】 前記シリサイド膜又は前記金属薄膜は、
前記エミッタ領域上に形成されたコンタクト孔を有する
絶縁膜によって被覆され、このコンタクト孔内には、サ
イドウォ−ル絶縁膜が設けられていることを特徴とする
請求項１に記載の半導体装置。 - 【請求項３】 前記半導体基板には、ベ−ス電極が形成
されており、このベ−ス電極は、前記シリサイド膜又は
前記金属薄膜を介して前記ベ−ス領域に接続しているこ
とを特徴とする請求項１に記載の半導体装置。 - 【請求項４】 前記シリサイド膜は、チタンシリサイド
からなることを特徴とする請求項３に記載の半導体装
置。 - 【請求項５】 半導体基板の表面領域にベ−ス領域を形
成する工程と、 前記ベ−ス領域上に金属薄膜を形成する工程と、 前記金属薄膜を加熱して少なくともベ−ス領域に接する
部分をシリサイド化する工程と、 前記少なくともベ−ス領域に接する部分をシリサイド化
した金属薄膜を少なくとも部分的に取除き、前記ベ−ス
領域を部分的に露出する工程と、 前記ベ−ス領域の露出している表面領域の所定領域に、
前記ベ−ス領域と接するエミッタ領域を形成する工程と
を備えていることを特徴とする半導体装置の製造方法。 - 【請求項６】 半導体基板の表面領域にベ−ス領域を形
成する工程と、 前記ベ−ス領域上に金属薄膜を形成する工程と、 前記金属薄膜を加熱して少なくともベ−ス領域に接する
部分をシリサイド化する工程と、 前記半導体基板上に絶縁膜を形成して前記少なくともベ
−ス領域に接する部分をシリサイド化した金属薄膜を被
覆する工程と、 前記絶縁膜と前記少なくともベ−ス領域に接する部分を
シリサイド化した金属薄膜とを選択的にエッチング除去
して、この絶縁膜にコンタクト孔を形成する工程と、 前記コンタクト孔内にサイドウォ−ル絶縁膜を形成する
工程と、 前記半導体基板外部から前記コンタクト孔を通して前記
半導体基板内に不純物を拡散してエミッタ領域を形成す
る工程とを備えていることを特徴とする半導体装置の製
造方法。 - 【請求項７】 半導体基板の表面領域にベ−ス領域を形
成する工程と、 前記ベ−ス領域上に金属薄膜を形成する工程と、 前記金属薄膜を加熱して少なくともベ−ス領域に接する
部分をシリサイド化する工程と、 前記少なくともベ−ス領域に接する部分をシリサイド化
した金属薄膜を選択的にエッチング除去して前記ベ−ス
領域を部分的に露出する工程と、 前記半導体基板上に絶縁膜を形成して前記少なくともベ
−ス領域に接する部分をシリサイド化した金属薄膜を被
覆する工程と、 前記絶縁膜の前記少なくともベ−ス領域に接する部分を
シリサイド化した金属薄膜がエッチング除去されている
部分を選択的にエッチング除去して、この絶縁膜にコン
タクト孔を形成する工程と、 前記半導体基板外部から前記コンタクト孔を通して前記
半導体基板内に不純物を拡散してエミッタ領域を形成す
る工程とを備えていることを特徴とする半導体装置の製
造方法。 - 【請求項８】 半導体基板の表面領域にベ−ス領域を形
成する工程と、 前記ベ−ス領域上に金属薄膜を形成する工程と、 前記金属薄膜を加熱して少なくともベ−ス領域に接する
部分をシリサイド化する工程と、 前記少なくともベ−ス領域に接する部分をシリサイド化
した金属薄膜をエッチング除去して前記ベ−ス領域を露
出させる工程と、 前記半導体基板上に絶縁膜を形成する工程と、 前記絶縁膜を選択的にエッチング除去して、この絶縁膜
にコンタクト孔を形成する工程と、 前記半導体基板外部から前記コンタクト孔を通して前記
半導体基板内に不純物を拡散してエミッタ領域を形成す
る工程とを備えていることを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19269192A JPH0621072A (ja) | 1992-06-29 | 1992-06-29 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19269192A JPH0621072A (ja) | 1992-06-29 | 1992-06-29 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621072A true JPH0621072A (ja) | 1994-01-28 |
Family
ID=16295445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19269192A Pending JPH0621072A (ja) | 1992-06-29 | 1992-06-29 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621072A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0786294A (ja) * | 1993-06-30 | 1995-03-31 | Nec Corp | バイポーラトランジスタ |
| US11164797B2 (en) | 2018-02-15 | 2021-11-02 | Fuji Electric Co., Ltd. | Method of manufacturing semiconductor integrated circuit |
-
1992
- 1992-06-29 JP JP19269192A patent/JPH0621072A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0786294A (ja) * | 1993-06-30 | 1995-03-31 | Nec Corp | バイポーラトランジスタ |
| US11164797B2 (en) | 2018-02-15 | 2021-11-02 | Fuji Electric Co., Ltd. | Method of manufacturing semiconductor integrated circuit |
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