JP3003632B2 - 半導体集積回路およびその製造方法 - Google Patents
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、特に、半導体基
板上に形成されたバイポーラトランジスタと、相補型電
界効果型トランジスタ（以下、ＣＭＯＳと記す）を合わ
せ持った半導体集積回路およびその製造方法に関する。
板上に形成されたバイポーラトランジスタと、相補型電
界効果型トランジスタ（以下、ＣＭＯＳと記す）を合わ
せ持った半導体集積回路およびその製造方法に関する。
【０００２】
【従来の技術】ＢｉＣＭＯＳは、バイポーラトランジス
タとＣＭＯＳとが同一基板上に形成されたものであり、
バイポーラトランジスタの持つ高速動作・高駆動能力お
よびＣＭＯＳの低消費電力の両方の性質を兼ね備えてい
る。そして、このＢｉＣＭＯＳは、近年の低消費電力化
および高速化の要求を実現するための最も有効な手法の
一つである。このＢｉＣＭＯＳ構成の半導体装置として
は、以下に示すものがある。
タとＣＭＯＳとが同一基板上に形成されたものであり、
バイポーラトランジスタの持つ高速動作・高駆動能力お
よびＣＭＯＳの低消費電力の両方の性質を兼ね備えてい
る。そして、このＢｉＣＭＯＳは、近年の低消費電力化
および高速化の要求を実現するための最も有効な手法の
一つである。このＢｉＣＭＯＳ構成の半導体装置として
は、以下に示すものがある。
【０００３】まず、第１の従来技術として、文献１（Ｐ
ＲＯＣＥＥＤＩＮＧＳ ＯＦ ＴＨＥ １９９６ ＢＩ
ＰＯＬＡＲ／ＢｉＣＭＯＳ ＣＩＲＣＵｌＴＳ ＡＮＤ
ＴＥＣＨＮＯＬＯＧＹ ＭＥＥＴＩＮＧの８９頁から
９２頁）に記載されているＢｉＣＭＯＳのバイポーラト
ランジスタの断面構造に関して説明する。はじめに、こ
のバイポーラトランジスタの製造方法に関して説明する
と、まず、図１５（ａ）に示すように、ｐ形シリコンか
らなる基板１５０１上に、ｎ+ 形埋め込み層１５０３を
形成する。この形成は、基板１５０１に、例えば、ヒ素
もしくはアンチモンを３０ｋｅＶ〜１００ｋｅＶで、１
０15〜１０16ｃｍ-2の濃度でイオン注入することにより
行う。
ＲＯＣＥＥＤＩＮＧＳ ＯＦ ＴＨＥ １９９６ ＢＩ
ＰＯＬＡＲ／ＢｉＣＭＯＳ ＣＩＲＣＵｌＴＳ ＡＮＤ
ＴＥＣＨＮＯＬＯＧＹ ＭＥＥＴＩＮＧの８９頁から
９２頁）に記載されているＢｉＣＭＯＳのバイポーラト
ランジスタの断面構造に関して説明する。はじめに、こ
のバイポーラトランジスタの製造方法に関して説明する
と、まず、図１５（ａ）に示すように、ｐ形シリコンか
らなる基板１５０１上に、ｎ+ 形埋め込み層１５０３を
形成する。この形成は、基板１５０１に、例えば、ヒ素
もしくはアンチモンを３０ｋｅＶ〜１００ｋｅＶで、１
０15〜１０16ｃｍ-2の濃度でイオン注入することにより
行う。
【０００４】次に、図１５（ｂ）に示すように、基板１
５０１上にｎ形エピタキシャル層１５０４を０．６〜
１．５μｍの膜厚で成長する。この膜形成は、例えば、
ＳｉＣｌ4、ＳｉＨ2Ｃｌ2、ＳｉＨ4等のガスを１０００
〜１２００℃の高温で熱分解し、ウエハー上にシリコン
を堆積させる公知のエピタキシャル成長技術を用いるこ
とによって行う。この際に、図１５（ａ）と（ｂ）との
比較からもわかるように、ｎ+ 形埋め込み層１５０３
が、横方向および縦方向に拡散して広がる。これは、エ
ピタキシャル層の成長時の１０００〜１２００℃と高温
の処理により、導入されている不純物が拡散したためで
ある。この拡散は、ウエハー表面に対し、横方向および
縦方向に広がっていく。ウエハー表面方向への拡散は、
０．２〜０．３μｍせり上がることが知られている。
５０１上にｎ形エピタキシャル層１５０４を０．６〜
１．５μｍの膜厚で成長する。この膜形成は、例えば、
ＳｉＣｌ4、ＳｉＨ2Ｃｌ2、ＳｉＨ4等のガスを１０００
〜１２００℃の高温で熱分解し、ウエハー上にシリコン
を堆積させる公知のエピタキシャル成長技術を用いるこ
とによって行う。この際に、図１５（ａ）と（ｂ）との
比較からもわかるように、ｎ+ 形埋め込み層１５０３
が、横方向および縦方向に拡散して広がる。これは、エ
ピタキシャル層の成長時の１０００〜１２００℃と高温
の処理により、導入されている不純物が拡散したためで
ある。この拡散は、ウエハー表面に対し、横方向および
縦方向に広がっていく。ウエハー表面方向への拡散は、
０．２〜０．３μｍせり上がることが知られている。
【０００５】次に、図１５（ｃ）に示すように、例えば
公知のＬＯＣＯＳ分離法を用いて、９００〜１１００℃
で２５０〜６００ｎｍの膜厚の素子分離酸化膜１５０７
を形成する。この際に、ｎ+ 形埋め込み層１５０３の領
域が、図１５（ｂ）に比べ、さらに横方向および縦方向
に熱拡散によりさらに広がる。（但し、図中には明確に
示していない。次に、図１５（ｄ）に示すように、コレ
クタ拡散層１５１８を形成する。これは、例えばリンや
ヒ素などを、５０ｋｅＶ〜１００ｋｅＶ，１×１０15〜
１×１０16ｃｍ-2の濃度で、ｎ形エピタキシャル層１５
０４の所定位置にイオン注入することにより行う。
公知のＬＯＣＯＳ分離法を用いて、９００〜１１００℃
で２５０〜６００ｎｍの膜厚の素子分離酸化膜１５０７
を形成する。この際に、ｎ+ 形埋め込み層１５０３の領
域が、図１５（ｂ）に比べ、さらに横方向および縦方向
に熱拡散によりさらに広がる。（但し、図中には明確に
示していない。次に、図１５（ｄ）に示すように、コレ
クタ拡散層１５１８を形成する。これは、例えばリンや
ヒ素などを、５０ｋｅＶ〜１００ｋｅＶ，１×１０15〜
１×１０16ｃｍ-2の濃度で、ｎ形エピタキシャル層１５
０４の所定位置にイオン注入することにより行う。
【０００６】次に、図１５（ｅ）に示すように、例えば
ボロンを５００ｋｅＶ〜１．５ＭｅＶの高エネルギーで
１×１０13〜５×１０14ｃｍ-2の濃度で注入し、第１の
ｐ形分離領域１５０２を形成する。さらに、ボロンを１
００〜２５０ｋｅＶで１×１０13〜５×１０14ｃｍ-2の
濃度で注入し、第２のｐ形分離領域１５０５を形成す
る。そして、図１５（ｆ）に示すように、公知の方法に
従って、ｐ形ベース領域１５０９，エミッタ引き出し電
極１５１４，ｐ+ 形グラフトベース１５１６等を形成す
る。次いで、それらの上に層間絶縁膜１５２７を形成し
た後、所定位置にコンタクト孔１５２８を形成し、そこ
にコンタクトプラグ１５２９を埋め込む。そして、その
コンタクトプラグ１５２９に接続して金属配線１５３０
を形成する。
ボロンを５００ｋｅＶ〜１．５ＭｅＶの高エネルギーで
１×１０13〜５×１０14ｃｍ-2の濃度で注入し、第１の
ｐ形分離領域１５０２を形成する。さらに、ボロンを１
００〜２５０ｋｅＶで１×１０13〜５×１０14ｃｍ-2の
濃度で注入し、第２のｐ形分離領域１５０５を形成す
る。そして、図１５（ｆ）に示すように、公知の方法に
従って、ｐ形ベース領域１５０９，エミッタ引き出し電
極１５１４，ｐ+ 形グラフトベース１５１６等を形成す
る。次いで、それらの上に層間絶縁膜１５２７を形成し
た後、所定位置にコンタクト孔１５２８を形成し、そこ
にコンタクトプラグ１５２９を埋め込む。そして、その
コンタクトプラグ１５２９に接続して金属配線１５３０
を形成する。
【０００７】以上の結果、図１５（ｆ）に示すように、
ＢｉＣＭＯＳの構成ができる。すなわち、ｐ形シリコン
基板１５０１の上にｎ+ 形埋め込み層１５０３とｎ形エ
ピタキシャル層１５０４が備えられている。また、コレ
クタ拡散層１５１８により、コレクタの引き出しが行わ
れている。また、第１のｐ形分離領域１５０２および第
２のｐ形分離領域１５０５により、同一基板上に形成さ
れた他のトランジスタとの絶縁分離がなされている。さ
らに、ｎ形エピタキシャル層１５０４内に、バイポーラ
トランジスタのｐ形ベース領域１５０９およびエミッタ
拡散層１５１７が形成された構成となっている。
ＢｉＣＭＯＳの構成ができる。すなわち、ｐ形シリコン
基板１５０１の上にｎ+ 形埋め込み層１５０３とｎ形エ
ピタキシャル層１５０４が備えられている。また、コレ
クタ拡散層１５１８により、コレクタの引き出しが行わ
れている。また、第１のｐ形分離領域１５０２および第
２のｐ形分離領域１５０５により、同一基板上に形成さ
れた他のトランジスタとの絶縁分離がなされている。さ
らに、ｎ形エピタキシャル層１５０４内に、バイポーラ
トランジスタのｐ形ベース領域１５０９およびエミッタ
拡散層１５１７が形成された構成となっている。
【０００８】ここで、ＢｉＣＭＯＳに用いるバイポーラ
トランジスタにおいては、表面よりコレクタの接続を取
り出すようにしている。このため、ｐ形ベース領域１５
０９下のｎ形エピタキシャル層１５０４に形成されるコ
レクタ領域から、コレクタ電極としての金属配線１５３
０までの抵抗（コレクタ抵抗）が問題となる。近年まで
は、高濃度に不純物が導入されたコレクタ領域の形成
を、イオン注入によって実現することができなかった。
このため、一般には、上述したように、ｎ形エピタキシ
ャル層１５０４によりコレクタ領域を構成し、ｎ+ 形埋
め込み層１５０３−コレクタ拡散層１５１８−コンタク
トプラグ１５２９の経路で配線１５３０に接続するよう
にしている。
トランジスタにおいては、表面よりコレクタの接続を取
り出すようにしている。このため、ｐ形ベース領域１５
０９下のｎ形エピタキシャル層１５０４に形成されるコ
レクタ領域から、コレクタ電極としての金属配線１５３
０までの抵抗（コレクタ抵抗）が問題となる。近年まで
は、高濃度に不純物が導入されたコレクタ領域の形成
を、イオン注入によって実現することができなかった。
このため、一般には、上述したように、ｎ形エピタキシ
ャル層１５０４によりコレクタ領域を構成し、ｎ+ 形埋
め込み層１５０３−コレクタ拡散層１５１８−コンタク
トプラグ１５２９の経路で配線１５３０に接続するよう
にしている。
【０００９】ここで、そのコレクタ抵抗を最も低くする
ためには、ｎ+ 形埋め込み層１５０３とコレクタ拡散層
１５１８が、それぞれの不純物が高濃度の状態で互いに
接続することが理想的である。しかし、コレクタ拡散層
１５１８の形成で、最も注入エネルギーの高い場合の１
００ｋｅＶのリン注入でも、その不純物のピーク濃度は
ウエハー表面から０．１２μｍの深さである。一方で、
ｎ形エピタキシャル層１５０４は、最も薄い状態として
も、その膜厚は０．６μｍ以上が必要である。また、熱
履歴によるｎ+ 形埋め込み層１５０３のウエハー表面方
向へのせり上がりは、最大で０．３μｍ程度である。し
たがって、単純にイオン注入しただけでは、ｎ+ 形埋め
込み層１５０３の上部と、コレクタ拡散層１５１８下部
との間は、０．１８μｍ空いていることになり、両者を
理想的な状態で接続することができない。
ためには、ｎ+ 形埋め込み層１５０３とコレクタ拡散層
１５１８が、それぞれの不純物が高濃度の状態で互いに
接続することが理想的である。しかし、コレクタ拡散層
１５１８の形成で、最も注入エネルギーの高い場合の１
００ｋｅＶのリン注入でも、その不純物のピーク濃度は
ウエハー表面から０．１２μｍの深さである。一方で、
ｎ形エピタキシャル層１５０４は、最も薄い状態として
も、その膜厚は０．６μｍ以上が必要である。また、熱
履歴によるｎ+ 形埋め込み層１５０３のウエハー表面方
向へのせり上がりは、最大で０．３μｍ程度である。し
たがって、単純にイオン注入しただけでは、ｎ+ 形埋め
込み層１５０３の上部と、コレクタ拡散層１５１８下部
との間は、０．１８μｍ空いていることになり、両者を
理想的な状態で接続することができない。
【００１０】その０．１８μｍの距離をなくしてｎ+ 形
埋め込み層１５０３とコレクタ拡散層１５１８とが接触
する状態とするためには、イオン注入により形成したコ
レクタ拡散層１５１８を、例えば、９００〜１０００℃
で３０〜６０分程度の熱処理により、拡散させて広げる
必要がある。この際の熱処理により、ｎ+ 形埋め込み層
１５０３の領域およびコレクタ拡散層１５１８が、さら
にウエハー表面に対し、横方向および縦方向に拡散して
広がることは明らかである。
埋め込み層１５０３とコレクタ拡散層１５１８とが接触
する状態とするためには、イオン注入により形成したコ
レクタ拡散層１５１８を、例えば、９００〜１０００℃
で３０〜６０分程度の熱処理により、拡散させて広げる
必要がある。この際の熱処理により、ｎ+ 形埋め込み層
１５０３の領域およびコレクタ拡散層１５１８が、さら
にウエハー表面に対し、横方向および縦方向に拡散して
広がることは明らかである。
【００１１】以上説明したように、上述した従来のＢｉ
ＣＭＯＳ（第１の従来技術）においては、次の３つのこ
とにより、ｎ+ 形埋め込み層１５０３がウエハー表面に
対し、横方向および縦方向に拡散して広がってしまう。 エピタキシャル層の成長の際の高温の熱処理 素子分離酸化膜１５０７の形成工程における熱処理 コレクタ抵抗をできるだけ低減するための熱処理
ＣＭＯＳ（第１の従来技術）においては、次の３つのこ
とにより、ｎ+ 形埋め込み層１５０３がウエハー表面に
対し、横方向および縦方向に拡散して広がってしまう。 エピタキシャル層の成長の際の高温の熱処理 素子分離酸化膜１５０７の形成工程における熱処理 コレクタ抵抗をできるだけ低減するための熱処理
【００１２】そのため、これらの高温の熱処理が原因と
なり、バイポーラトランジスタのトランジスタサイズの
微細化が妨げられている。さらに、上述した従来のバイ
ポーラトランジスタの構成では、ＣＭＯＳでは必要のな
いｎ+ 形埋め込み層１５０３およびｎ形エピタキシャル
層１５０４の形成等があり、製造工程数が多くなってし
まうという本質的な問題を抱えていた。ところが、最
近、上述したトランジスタサイズの微細化できない問題
と、ＢｉＣＭＯＳの工程数が多いと言う本質的な問題と
を解決する試みがなされている（文献２（ＴＥＣＨＮｌ
ＣＡＬ ＤｌＧＥＳＴ ｏｆ ｉｎｔｅｒｎａｔｉｏｎ
ａｌ ＥＬＥＣＴＲＯＮ ＤＥＶｌＣＥＳ ｍｅｅｔｉ
ｎｇ １９９５の６７３頁から６７６頁）。
なり、バイポーラトランジスタのトランジスタサイズの
微細化が妨げられている。さらに、上述した従来のバイ
ポーラトランジスタの構成では、ＣＭＯＳでは必要のな
いｎ+ 形埋め込み層１５０３およびｎ形エピタキシャル
層１５０４の形成等があり、製造工程数が多くなってし
まうという本質的な問題を抱えていた。ところが、最
近、上述したトランジスタサイズの微細化できない問題
と、ＢｉＣＭＯＳの工程数が多いと言う本質的な問題と
を解決する試みがなされている（文献２（ＴＥＣＨＮｌ
ＣＡＬ ＤｌＧＥＳＴ ｏｆ ｉｎｔｅｒｎａｔｉｏｎ
ａｌ ＥＬＥＣＴＲＯＮ ＤＥＶｌＣＥＳ ｍｅｅｔｉ
ｎｇ １９９５の６７３頁から６７６頁）。
【００１３】以下、第２の従来技術として、文献２に記
載されたＢｉＣＭＯＳに関して説明する。はじめに、製
造方法について概略を説明すると図１６（ａ）に示すよ
うに、ｐ型シリコンからなる基板１６０１上に、公知の
技術を用いて０．７μｍ深さの素子分離酸化膜１６０７
を形成する。なお、この素子分離酸化膜１６０７は、文
献２中では、ＳＴＩ（Shallow Trench Isolation）と呼
ばれている。次に、図１６（ｂ）に示すように、ボロン
を３５０ｋｅＶで５×１０13ｃｍ-2注入することによ
り、第１のｐ形ウエル領域１６０２を形成する。また、
リンを７００ｋｅＶで５×１０13ｃｍ-2注入することに
より、第１のｎ形ウエル領域１６０６を形成する。
載されたＢｉＣＭＯＳに関して説明する。はじめに、製
造方法について概略を説明すると図１６（ａ）に示すよ
うに、ｐ型シリコンからなる基板１６０１上に、公知の
技術を用いて０．７μｍ深さの素子分離酸化膜１６０７
を形成する。なお、この素子分離酸化膜１６０７は、文
献２中では、ＳＴＩ（Shallow Trench Isolation）と呼
ばれている。次に、図１６（ｂ）に示すように、ボロン
を３５０ｋｅＶで５×１０13ｃｍ-2注入することによ
り、第１のｐ形ウエル領域１６０２を形成する。また、
リンを７００ｋｅＶで５×１０13ｃｍ-2注入することに
より、第１のｎ形ウエル領域１６０６を形成する。
【００１４】この際に、バイポーラトランジスタの絶縁
分離領域は、第１のｐ形ウエル領域１６０２と同時に形
成される。そして、この第２の従来技術では、バイポー
ラトランジスタのコレクタ領域１６３２が、第１のｎ形
ウエル領域１６０６と同時に形成される。すなわち、コ
レクタ領域１６３２がイオン注入により形成されるもの
である。このように、第２の従来技術においては、コレ
クタとして必要な不純物濃度を、イオン注入によって形
成できるようにしたものである。そして、このため、第
１の従来技術とは異なり、例えば、エピタキシャル層を
形成しなくてすむので、大幅な工程数の短縮が可能とな
る。
分離領域は、第１のｐ形ウエル領域１６０２と同時に形
成される。そして、この第２の従来技術では、バイポー
ラトランジスタのコレクタ領域１６３２が、第１のｎ形
ウエル領域１６０６と同時に形成される。すなわち、コ
レクタ領域１６３２がイオン注入により形成されるもの
である。このように、第２の従来技術においては、コレ
クタとして必要な不純物濃度を、イオン注入によって形
成できるようにしたものである。そして、このため、第
１の従来技術とは異なり、例えば、エピタキシャル層を
形成しなくてすむので、大幅な工程数の短縮が可能とな
る。
【００１５】次に、図１６（ｃ）に示すように、膜厚７
ｎｍのゲート酸化膜１６０８を形成する。この後、ベー
ス引き出し電極を形成する予定領域のゲート酸化膜１６
０８を除去する。次いで、ポリサイド構造の上に絶縁膜
が形成された三層構造のｐ+およびｎ+ 形のゲート電極
１６１３およびベース引き出し電極１６３１を形成す
る。そして、ｎ形ＬＤＤ層１６２０およびｐ形ＬＤＤ層
１６２１，ｐ形ベース領域１６０９をそれぞれ形成す
る。なお、この際に、ベース引き出し電極１６３１への
不純物の添加は、ｐ+ 形のゲート電極１６１３と形成時
に行う。また、ｐ形ベース領域１６０９形成は、ｐ形Ｌ
ＤＤ層１６２１と同時に行う。さらに、ｐ+ 形グラフト
ベース１６１６の形成は、製造工程での熱処理により、
ベース引き出し電極１６３１からボロンを拡散すること
で行う。
ｎｍのゲート酸化膜１６０８を形成する。この後、ベー
ス引き出し電極を形成する予定領域のゲート酸化膜１６
０８を除去する。次いで、ポリサイド構造の上に絶縁膜
が形成された三層構造のｐ+およびｎ+ 形のゲート電極
１６１３およびベース引き出し電極１６３１を形成す
る。そして、ｎ形ＬＤＤ層１６２０およびｐ形ＬＤＤ層
１６２１，ｐ形ベース領域１６０９をそれぞれ形成す
る。なお、この際に、ベース引き出し電極１６３１への
不純物の添加は、ｐ+ 形のゲート電極１６１３と形成時
に行う。また、ｐ形ベース領域１６０９形成は、ｐ形Ｌ
ＤＤ層１６２１と同時に行う。さらに、ｐ+ 形グラフト
ベース１６１６の形成は、製造工程での熱処理により、
ベース引き出し電極１６３１からボロンを拡散すること
で行う。
【００１６】次に、図１６（ｄ）に示すように、ゲート
電極１６１３およびベース引き出し電極１６３１の側壁
部に、公知の方法によりシリコン酸化膜等のサイドウォ
ール１６１９を形成する。ついで、これらをマスクとし
て自己整合的にイオン注入することで、ｎ+ 形ソース・
ドレイン１６２２およびｐ+ 形ソース・ドレイン１６２
３、コレクタ拡散層１６１８をそれぞれ形成する。この
後、ポリサイド構造のエミッタ引き出し電極１６１４を
形成する。なお、この際に、コレクタ拡散層１６１８
を、ｎＭＯＳのｎ+ 形ソース・ドレイン１６２２と同時
に形成する。そして、図１６（ｅ）に示すように、公知
の方法に従って、エミッタ拡散層１６１７，層間絶縁膜
１６２７，コンタクトプラグ１６２９，金属配線１６３
０を形成する。
電極１６１３およびベース引き出し電極１６３１の側壁
部に、公知の方法によりシリコン酸化膜等のサイドウォ
ール１６１９を形成する。ついで、これらをマスクとし
て自己整合的にイオン注入することで、ｎ+ 形ソース・
ドレイン１６２２およびｐ+ 形ソース・ドレイン１６２
３、コレクタ拡散層１６１８をそれぞれ形成する。この
後、ポリサイド構造のエミッタ引き出し電極１６１４を
形成する。なお、この際に、コレクタ拡散層１６１８
を、ｎＭＯＳのｎ+ 形ソース・ドレイン１６２２と同時
に形成する。そして、図１６（ｅ）に示すように、公知
の方法に従って、エミッタ拡散層１６１７，層間絶縁膜
１６２７，コンタクトプラグ１６２９，金属配線１６３
０を形成する。
【００１７】以上の結果、図１６（ｅ）に示すように、
ｐ形シリコンからなる基板１６０１の上には、ＣＭＯＳ
の第１のｎ形ウエル領域１６０６と同時に、イオン注入
によりコレクタ領域１６３２が形成される。また、ｎＭ
ＯＳのｎ+ 形ソース・ドレイン１６２２と同時に形成さ
れたコレクタ拡散層１６１８により、コレクタの引き出
しが行われている。また、第１のｐ形ウエル領域１６０
２が絶縁分離を行い、さらに、ｐ形シリコン基板１６０
１中に形成されたコレクタ領域１６３２内に、バイポー
ラトランジスタのｐ形ベース領域１６０９およびエミッ
タ拡散層１６１７が形成されている。そして、ここで
は、図１５（ｆ）で説明した、ｎ+ 形埋め込み層１５０
３とｎ形エピタキシャル層１５０４は用いていない。
ｐ形シリコンからなる基板１６０１の上には、ＣＭＯＳ
の第１のｎ形ウエル領域１６０６と同時に、イオン注入
によりコレクタ領域１６３２が形成される。また、ｎＭ
ＯＳのｎ+ 形ソース・ドレイン１６２２と同時に形成さ
れたコレクタ拡散層１６１８により、コレクタの引き出
しが行われている。また、第１のｐ形ウエル領域１６０
２が絶縁分離を行い、さらに、ｐ形シリコン基板１６０
１中に形成されたコレクタ領域１６３２内に、バイポー
ラトランジスタのｐ形ベース領域１６０９およびエミッ
タ拡散層１６１７が形成されている。そして、ここで
は、図１５（ｆ）で説明した、ｎ+ 形埋め込み層１５０
３とｎ形エピタキシャル層１５０４は用いていない。
【００１８】以上示したように、文献２に記載されてる
例では、ｎ+ 形埋め込み層とエピタキシャル層をなく
し、高エネルギー注入によりコレクタ領域を形成するよ
うにしている。この結果、熱履歴により不純物領域が必
要以上に広がることで、微細化が阻害されるという問題
が、ここでは解消されている。そして、この例では、Ｃ
ＭＯＳとバイポーラトランジスタ形成での各工程の共用
化により、ＢｉＣＭＯＳの工程数が多いと言う本質的な
問題を解決することが可能となっている。
例では、ｎ+ 形埋め込み層とエピタキシャル層をなく
し、高エネルギー注入によりコレクタ領域を形成するよ
うにしている。この結果、熱履歴により不純物領域が必
要以上に広がることで、微細化が阻害されるという問題
が、ここでは解消されている。そして、この例では、Ｃ
ＭＯＳとバイポーラトランジスタ形成での各工程の共用
化により、ＢｉＣＭＯＳの工程数が多いと言う本質的な
問題を解決することが可能となっている。
【００１９】ところが、第２の従来技術では、文献２の
Ｔａｂｌｅ１に記載されているように、コレクタ抵抗
が、従来の５０Ωに比べ３００Ωと６．０倍に増加する
という問題が新たに生じてしまう。このコレクタ抵抗
は、トランジスタサイズなどに依存するので、同一サイ
ズで比較を行わないと比較はできないが、実験を行った
ところ、第１の従来技術と同様のサイズにおいては、コ
レクタ抵抗は４５０Ωとなった。
Ｔａｂｌｅ１に記載されているように、コレクタ抵抗
が、従来の５０Ωに比べ３００Ωと６．０倍に増加する
という問題が新たに生じてしまう。このコレクタ抵抗
は、トランジスタサイズなどに依存するので、同一サイ
ズで比較を行わないと比較はできないが、実験を行った
ところ、第１の従来技術と同様のサイズにおいては、コ
レクタ抵抗は４５０Ωとなった。
【００２０】一方、次に説明する手法によっても、Ｂｉ
ＣＭＯＳにおける製造工程数が多くなるという本質的な
問題を解決することが可能となる。ＢｉＣＭＯＳのスル
ープロセスを構築する場合、一般的にＣＭＯＳの製造プ
ロセスを基本としてバイポーラトランジスタを組み込む
か、もしくはバイポーラトランジスタの製造プロセスを
基本としてＣＭＯＳを組み込むことが行われている。こ
こで、その本質的な問題を解決することが、基本にする
側のプロセスもしくは組み込む側のプロセスの工程数
を、できる限り低減することによっても実現することが
できる。
ＣＭＯＳにおける製造工程数が多くなるという本質的な
問題を解決することが可能となる。ＢｉＣＭＯＳのスル
ープロセスを構築する場合、一般的にＣＭＯＳの製造プ
ロセスを基本としてバイポーラトランジスタを組み込む
か、もしくはバイポーラトランジスタの製造プロセスを
基本としてＣＭＯＳを組み込むことが行われている。こ
こで、その本質的な問題を解決することが、基本にする
側のプロセスもしくは組み込む側のプロセスの工程数
を、できる限り低減することによっても実現することが
できる。
【００２１】この方法の具体的な例として、バイポーラ
トランジスタ形成の工程数を低減する試みが、文献３
（ＵＳＰ５３５８８８２）に記載されている。本技術を
第３の従来技術として、その文献３に記載されたバイポ
ーラトランジスタの製造方法を、図１７（ａ）〜（ｆ）
を用いて簡単に説明する。まず、図１７（ａ）に示すよ
うに、ｐ形シリコン基板１７０１上に、例えば酸化膜を
マスクとして、例えば、ヒ素もしくはアンチモンをイオ
ン注入することによってｎ+ 形埋め込み層１７０３を形
成する。次に、例えば０．２〜０．５μｍの膜厚でｎ形
エピタキシャル層１７０４形成する。
トランジスタ形成の工程数を低減する試みが、文献３
（ＵＳＰ５３５８８８２）に記載されている。本技術を
第３の従来技術として、その文献３に記載されたバイポ
ーラトランジスタの製造方法を、図１７（ａ）〜（ｆ）
を用いて簡単に説明する。まず、図１７（ａ）に示すよ
うに、ｐ形シリコン基板１７０１上に、例えば酸化膜を
マスクとして、例えば、ヒ素もしくはアンチモンをイオ
ン注入することによってｎ+ 形埋め込み層１７０３を形
成する。次に、例えば０．２〜０．５μｍの膜厚でｎ形
エピタキシャル層１７０４形成する。
【００２２】次に、例えば、シリコン熱酸化膜、シリコ
ン窒化膜、ＴＥＯＳシリコン酸化膜をそれぞれ５０ｎｍ
／１５０ｎｍ／６００ｎｍの膜厚で形成し、トレンチの
溝を形成する際のハードマスクとし、フォトリソグラフ
ィー技術によってバイポーラトランジスタの回りを囲む
ように開孔部を設ける。そして、図１７（ｂ）に示すよ
うに、公知の異方性エッチングによりｎ+ 形埋め込み層
１７０３を貫通してｐ形シリコン基板１７０１に到達す
るように、ｎ形エピタキシャル層１７０４の表面から
４．５μｍの深さで溝を掘り、トレンチ１７１５を形成
する。
ン窒化膜、ＴＥＯＳシリコン酸化膜をそれぞれ５０ｎｍ
／１５０ｎｍ／６００ｎｍの膜厚で形成し、トレンチの
溝を形成する際のハードマスクとし、フォトリソグラフ
ィー技術によってバイポーラトランジスタの回りを囲む
ように開孔部を設ける。そして、図１７（ｂ）に示すよ
うに、公知の異方性エッチングによりｎ+ 形埋め込み層
１７０３を貫通してｐ形シリコン基板１７０１に到達す
るように、ｎ形エピタキシャル層１７０４の表面から
４．５μｍの深さで溝を掘り、トレンチ１７１５を形成
する。
【００２３】そして、トレンチ１７１５の側壁と底に５
０〜１００ｎｍの第１の酸化膜１７３３を成長した後、
トレンチ１７１５の底のｐ形シリコン基板１７０１中
に、イオン注入によりチャネルストッパー領域１７３４
を形成する。次いで、例えばＣＶＤのノンドープまたは
ドープされた酸化膜等の充填物１７３５によってトレン
チの内部を充填した後、公知のエッチング技術により、
膜厚５０ｎｍにシリコン熱酸化膜を残した状態で、ｎ形
エピタキシャル層１７０４の表面まで充填物１７３５を
除去する。そして、熱酸化により１００ｎｍの第２の酸
化膜１７３７を形成しトレンチ上にキャップをする。
０〜１００ｎｍの第１の酸化膜１７３３を成長した後、
トレンチ１７１５の底のｐ形シリコン基板１７０１中
に、イオン注入によりチャネルストッパー領域１７３４
を形成する。次いで、例えばＣＶＤのノンドープまたは
ドープされた酸化膜等の充填物１７３５によってトレン
チの内部を充填した後、公知のエッチング技術により、
膜厚５０ｎｍにシリコン熱酸化膜を残した状態で、ｎ形
エピタキシャル層１７０４の表面まで充填物１７３５を
除去する。そして、熱酸化により１００ｎｍの第２の酸
化膜１７３７を形成しトレンチ上にキャップをする。
【００２４】次に、図１７（ｃ）に示すように、例え
ば、７３０℃で、Ｓｉ（ＯＣ2Ｈ5）4のガスを用いてＣ
ＶＤ技術により２００〜５００ｎｍの素子分離酸化膜１
７０７（ＴＥＯＳ−ＳｉＯ2 膜）を成長する。次いで、
エミッタ，ベース，コレクタを含んだ活性トランジスタ
領域とコレクタコンタクト１７２６とサブ（基板）上コ
ンタクト１７４０をフォトリソグラフィ技術によりフォ
トレジストによって位置決めし、公知のエッチング技術
によって素子分離用酸化膜１７０７を選択的に除去し、
ｎ形エピタキシャル層１７０４の表面を露出させる。
ば、７３０℃で、Ｓｉ（ＯＣ2Ｈ5）4のガスを用いてＣ
ＶＤ技術により２００〜５００ｎｍの素子分離酸化膜１
７０７（ＴＥＯＳ−ＳｉＯ2 膜）を成長する。次いで、
エミッタ，ベース，コレクタを含んだ活性トランジスタ
領域とコレクタコンタクト１７２６とサブ（基板）上コ
ンタクト１７４０をフォトリソグラフィ技術によりフォ
トレジストによって位置決めし、公知のエッチング技術
によって素子分離用酸化膜１７０７を選択的に除去し、
ｎ形エピタキシャル層１７０４の表面を露出させる。
【００２５】次に、図１７（ｄ）に示すように、ｐ+ 形
ポリシリコン膜１７３８と第３の酸化膜１７３９を成長
する。次いで、公知の異方性エッチングにより第３の酸
化膜１７３９とｐ+ 形ポリシリコン膜１７３８とを同時
に加工し、ベース引き出し電極１７３１を形成する。そ
して、フォトレジスト等のマスクを用いて、例えば、１
５ｋｅＶでボロンもしくはＢＦ2 を５×１０13ｃｍ-2の
条件でイオン注入し、ｐ形ベース領域（活性ベース領
域）１７０９を形成する。加えて、酸化膜のサイドウォ
ール１７１９を形成する。
ポリシリコン膜１７３８と第３の酸化膜１７３９を成長
する。次いで、公知の異方性エッチングにより第３の酸
化膜１７３９とｐ+ 形ポリシリコン膜１７３８とを同時
に加工し、ベース引き出し電極１７３１を形成する。そ
して、フォトレジスト等のマスクを用いて、例えば、１
５ｋｅＶでボロンもしくはＢＦ2 を５×１０13ｃｍ-2の
条件でイオン注入し、ｐ形ベース領域（活性ベース領
域）１７０９を形成する。加えて、酸化膜のサイドウォ
ール１７１９を形成する。
【００２６】次に、ｎ+ 形にドープされたポリシリコン
を成長し、フォトレジスト等のマスクを用いて異方性エ
ッチングにより選択的にエッチングすることで、図１７
（ｅ）に示すように、エミッタ引き出し電極１７１４を
形成する。そして、さらにオーバーエッチを行い、基板
上コンタクト（サブ上コンタクト）１７４０の所を、ｎ
+ 形埋め込み層１７０３に達する深さまで基板表面をエ
ッチングし、コレクタトレンチ１７２４を形成する。こ
のとき、同時に、コレクタコンタクト１７２６の所に
も、同様にコレクタトレンチ１７２４が形成される。
を成長し、フォトレジスト等のマスクを用いて異方性エ
ッチングにより選択的にエッチングすることで、図１７
（ｅ）に示すように、エミッタ引き出し電極１７１４を
形成する。そして、さらにオーバーエッチを行い、基板
上コンタクト（サブ上コンタクト）１７４０の所を、ｎ
+ 形埋め込み層１７０３に達する深さまで基板表面をエ
ッチングし、コレクタトレンチ１７２４を形成する。こ
のとき、同時に、コレクタコンタクト１７２６の所に
も、同様にコレクタトレンチ１７２４が形成される。
【００２７】次に、図１７（ｆ）に示すように、例え
ば、５０ｎｍの酸化膜（ＴＥＯＳ−ＳｉＯ2 膜）と、８
００ｎｍのＢＰＳＧ（ｂｏｒｏｎ−ｐｈｏｓｐｈｏｒｕ
ｓ−ｓｉｌｉｃａｔｅ−ｇｌａｓｓ）で構成された層間
絶縁膜１７２７を形成する。また、例えば、１０５０℃
で５〜１５秒のＲＴＡ（ｒａｐｉｄ ｔｈｅｒｍａｌａ
ｎｎｅａｌｉｎｇ）または９００℃で２０〜３０分の炉
アニールを施しエミッタ拡散層１７１７を形成し、その
後、層間絶縁膜１７２７にコンタクトを開孔し、金属配
線１７３０を形成する。
ば、５０ｎｍの酸化膜（ＴＥＯＳ−ＳｉＯ2 膜）と、８
００ｎｍのＢＰＳＧ（ｂｏｒｏｎ−ｐｈｏｓｐｈｏｒｕ
ｓ−ｓｉｌｉｃａｔｅ−ｇｌａｓｓ）で構成された層間
絶縁膜１７２７を形成する。また、例えば、１０５０℃
で５〜１５秒のＲＴＡ（ｒａｐｉｄ ｔｈｅｒｍａｌａ
ｎｎｅａｌｉｎｇ）または９００℃で２０〜３０分の炉
アニールを施しエミッタ拡散層１７１７を形成し、その
後、層間絶縁膜１７２７にコンタクトを開孔し、金属配
線１７３０を形成する。
【００２８】以上説明した文献３に示されたバイポーラ
トランジスタの製造方法（第３の従来技術）では、エミ
ッタ引き出し電極１７１４のパターン形成のエッチング
処理の時に、ｎ形エピタキシャル層１７０４表面をエッ
チングすることによってコレクタトレンチ１７２４を形
成するようにしている。そして、このコレクタトレンチ
１７２４底部において、ｎ+ 形埋め込み層１７０３と金
属配線１７３０を直接接続するようにしている。すなわ
ち、第１の従来技術で示したコレクタ引き出しのための
コレクタ拡散層１５１８の形成工程が必要なくなり、結
果として、工程数を低減することができる。そして、こ
の第３の従来技術では、コレクタ抵抗を増加させること
がない。
トランジスタの製造方法（第３の従来技術）では、エミ
ッタ引き出し電極１７１４のパターン形成のエッチング
処理の時に、ｎ形エピタキシャル層１７０４表面をエッ
チングすることによってコレクタトレンチ１７２４を形
成するようにしている。そして、このコレクタトレンチ
１７２４底部において、ｎ+ 形埋め込み層１７０３と金
属配線１７３０を直接接続するようにしている。すなわ
ち、第１の従来技術で示したコレクタ引き出しのための
コレクタ拡散層１５１８の形成工程が必要なくなり、結
果として、工程数を低減することができる。そして、こ
の第３の従来技術では、コレクタ抵抗を増加させること
がない。
【００２９】
【発明が解決しようとする課題】以上示したように、従
来よりあるＢｉＣＭＯＳの形成において、第１の従来技
術においては、ｎ+ 形埋め込み層１５０３がウエハー表
面に対し、横方向および縦方向に拡散して広がってしま
うため、バイポーラトランジスタのトランジスタサイズ
の微細化が妨げられているという問題点が有った。ま
た、ＢｉＣＭＯＳの工程数が多いと言う本質的な問題を
有していた。第２の従来技術は、その問題点を解消する
ものであるが、第２の従来技術では、高エネルギー注入
によりコレクタ部を形成しているので、コレクタ部の濃
度が薄くなり、バイポーラトランジスタのコレクタ抵抗
が増加するという問題がある。
来よりあるＢｉＣＭＯＳの形成において、第１の従来技
術においては、ｎ+ 形埋め込み層１５０３がウエハー表
面に対し、横方向および縦方向に拡散して広がってしま
うため、バイポーラトランジスタのトランジスタサイズ
の微細化が妨げられているという問題点が有った。ま
た、ＢｉＣＭＯＳの工程数が多いと言う本質的な問題を
有していた。第２の従来技術は、その問題点を解消する
ものであるが、第２の従来技術では、高エネルギー注入
によりコレクタ部を形成しているので、コレクタ部の濃
度が薄くなり、バイポーラトランジスタのコレクタ抵抗
が増加するという問題がある。
【００３０】バイポーラトランジスタのコレクタ抵抗が
増加した場合の問題点を、図１８に示す。図１８は、バ
イポーラトランジスタのコレクタ−エミッタ間に１．０
Ｖの電圧を印加した場合のコレクタ抵抗に対するＤＣ特
性の依存性を示したものである。図１８において、実線
はコレクタ抵抗が２００Ωの場合の特性で、点線はコレ
クタ抵抗が３００Ωの場合の特性である。図１８に示し
た点線からも明らかなように、コレクタ抵抗が３００Ω
の場合、ベース・エミッタ間の高い電圧（ＶＢＥ＞１．
０Ｖ）の時に、コレクタ電流（ＩＣ）の増加に比べ、ベ
ース電流（ＩＢ）が急増し、バイポーラトランジスタの
電流増幅率（＝ＩＣ／ＩＢ）が急激に減少する（一般に
この現象は”飽和”と呼ばれている）ので、これが回路
動作に悪影響を及ぼすことが知られている。
増加した場合の問題点を、図１８に示す。図１８は、バ
イポーラトランジスタのコレクタ−エミッタ間に１．０
Ｖの電圧を印加した場合のコレクタ抵抗に対するＤＣ特
性の依存性を示したものである。図１８において、実線
はコレクタ抵抗が２００Ωの場合の特性で、点線はコレ
クタ抵抗が３００Ωの場合の特性である。図１８に示し
た点線からも明らかなように、コレクタ抵抗が３００Ω
の場合、ベース・エミッタ間の高い電圧（ＶＢＥ＞１．
０Ｖ）の時に、コレクタ電流（ＩＣ）の増加に比べ、ベ
ース電流（ＩＢ）が急増し、バイポーラトランジスタの
電流増幅率（＝ＩＣ／ＩＢ）が急激に減少する（一般に
この現象は”飽和”と呼ばれている）ので、これが回路
動作に悪影響を及ぼすことが知られている。
【００３１】一方、第３の従来技術では、コレクタ抵抗
を上げることなく、ＢｉＣＭＯＳの工程数を短縮できる
ようになる。しかし、この第３に従来技術においても、
第１の従来技術と同様に、ｐ形シリコン基板中に形成さ
れたｎ+ 形埋め込み層上にエピタキシャル層成長を行っ
た際に、成長時の高温の熱処理により、ｎ+ 形埋め込み
層が横方向へ拡散する。このため、バイポーラトランジ
スタの絶縁分離間隔が大きくなってしまうのでトランジ
スタサイズの微細化が行えないという問題があった。
を上げることなく、ＢｉＣＭＯＳの工程数を短縮できる
ようになる。しかし、この第３に従来技術においても、
第１の従来技術と同様に、ｐ形シリコン基板中に形成さ
れたｎ+ 形埋め込み層上にエピタキシャル層成長を行っ
た際に、成長時の高温の熱処理により、ｎ+ 形埋め込み
層が横方向へ拡散する。このため、バイポーラトランジ
スタの絶縁分離間隔が大きくなってしまうのでトランジ
スタサイズの微細化が行えないという問題があった。
【００３２】この発明は、以上のような問題点を解消す
るためになされたものであり、製造工程数を減らし、コ
レクタ抵抗を増加させずに、バイポーラトランジスタの
トランジスタサイズの微細化を可能にすることを目的と
する。
るためになされたものであり、製造工程数を減らし、コ
レクタ抵抗を増加させずに、バイポーラトランジスタの
トランジスタサイズの微細化を可能にすることを目的と
する。
【００３３】
【課題を解決するための手段】この発明の半導体集積回
路は、第１導電形の半導体基板表面より形成された第２
導電形のコレクタ領域，コレクタ領域内の表面より形成
された第１導電形のベース領域，ベース領域内の表面よ
り形成された第２導電形のエミッタ領域から構成された
バイポーラトランジスタと、絶縁層によって領域を区画
されてコレクタ領域のベース領域以外に形成されたコレ
クタ引き出し領域と、コレクタ引き出し領域に、コレク
タ領域の不純物分布がピーク濃度を示す深さまで形成さ
れた凹部と、凹部底にオーミック接続して引き出された
コレクタ領域に接続するコレクタ引き出し電極とを備え
るようにした。以上示したように、コレクタは半導体基
板表面より形成された第２導電形のコレクタ領域に配置
する。そして、コレクタ引き出し電極は、コレクタ領域
の不純物濃度が最大となっているところで接続している
ので、バイポーラトランジスタを構成する実質的なコレ
クタとコレクタ引き出し電極とが近距離で接続される。
また、この発明の半導体集積回路は、第１導電形の半導
体基板表面より形成された第２導電形のコレクタ領域，
コレクタ領域内の表面より形成された第１導電形のベー
ス領域，ベース領域内の表面より形成された第２導電形
のエミッタ領域から構成されたバイポーラトランジスタ
と、絶縁層によって領域を区画されてコレクタ領域のベ
ース領域以外に形成されたコレクタ引き出し領域と、コ
レクタ引き出し領域に形成されてコレクタ領域より高濃
度に第２導電形の不純物が導入されたコレクタ接続領域
と、コレクタ接続領域もしくはコレクタ領域の不純物分
布がピーク濃度を示す深さまでコレクタ接続領域内に形
成された凹部と、凹部底にオーミック接続して引き出さ
れたコレクタ領域に接続するコレクタ引き出し電極とを
備えるようにした。以上示したように、コレクタは半導
体基板表面より形成された第２導電形のコレクタ領域に
配置する。そして、コレクタ引き出し電極は、コレクタ
接続領域を介して第１導電形の不純物濃度が最大となっ
ているところで接続しているので、バイポーラトランジ
スタを構成する実質的なコレクタとコレクタ引き出し電
極とが、より低抵抗な状態で近距離で接続される。
路は、第１導電形の半導体基板表面より形成された第２
導電形のコレクタ領域，コレクタ領域内の表面より形成
された第１導電形のベース領域，ベース領域内の表面よ
り形成された第２導電形のエミッタ領域から構成された
バイポーラトランジスタと、絶縁層によって領域を区画
されてコレクタ領域のベース領域以外に形成されたコレ
クタ引き出し領域と、コレクタ引き出し領域に、コレク
タ領域の不純物分布がピーク濃度を示す深さまで形成さ
れた凹部と、凹部底にオーミック接続して引き出された
コレクタ領域に接続するコレクタ引き出し電極とを備え
るようにした。以上示したように、コレクタは半導体基
板表面より形成された第２導電形のコレクタ領域に配置
する。そして、コレクタ引き出し電極は、コレクタ領域
の不純物濃度が最大となっているところで接続している
ので、バイポーラトランジスタを構成する実質的なコレ
クタとコレクタ引き出し電極とが近距離で接続される。
また、この発明の半導体集積回路は、第１導電形の半導
体基板表面より形成された第２導電形のコレクタ領域，
コレクタ領域内の表面より形成された第１導電形のベー
ス領域，ベース領域内の表面より形成された第２導電形
のエミッタ領域から構成されたバイポーラトランジスタ
と、絶縁層によって領域を区画されてコレクタ領域のベ
ース領域以外に形成されたコレクタ引き出し領域と、コ
レクタ引き出し領域に形成されてコレクタ領域より高濃
度に第２導電形の不純物が導入されたコレクタ接続領域
と、コレクタ接続領域もしくはコレクタ領域の不純物分
布がピーク濃度を示す深さまでコレクタ接続領域内に形
成された凹部と、凹部底にオーミック接続して引き出さ
れたコレクタ領域に接続するコレクタ引き出し電極とを
備えるようにした。以上示したように、コレクタは半導
体基板表面より形成された第２導電形のコレクタ領域に
配置する。そして、コレクタ引き出し電極は、コレクタ
接続領域を介して第１導電形の不純物濃度が最大となっ
ているところで接続しているので、バイポーラトランジ
スタを構成する実質的なコレクタとコレクタ引き出し電
極とが、より低抵抗な状態で近距離で接続される。
【００３４】また、この発明の半導体集積回路は、第１
導電形の半導体基板表面より形成された第２導電形のコ
レクタ領域，コレクタ領域内の表面より形成された第１
導電形のベース領域，ベース領域内の表面より形成され
た第２導電形のエミッタ領域から構成されたバイポーラ
トランジスタと、絶縁層によって領域を区画されてコレ
クタ領域のベース領域以外に形成されたコレクタ引き出
し領域と、コレクタ引き出し領域にコレクタ領域の不純
物分布がピーク濃度を示す深さより浅く形成された凹部
と、その凹部底よりコレクタ領域の不純物分布がピーク
濃度を示す深さまで形成された第２導電形の不純部が導
入された拡散層と、凹部底にオーミック接続して引き出
されたコレクタ領域に接続するコレクタ引き出し電極と
を備えるようにした。以上示したように、コレクタは半
導体基板表面より形成された第２導電形のコレクタ領域
に配置する。そして、コレクタ引き出し電極は、拡散層
を介して第１導電形の不純物濃度が最大となっていると
ころで接続しているので、バイポーラトランジスタを構
成する実質的なコレクタとコレクタ引き出し電極とが、
より低抵抗な状態で近距離で接続される。そして、この
発明の半導体集積回路は、第１導電形の半導体基板表面
より形成された第２導電形のコレクタ領域，コレクタ領
域内の表面より形成された第１導電形のベース領域，ベ
ース領域内の表面より形成された第２導電形のエミッタ
領域から構成されたバイポーラトランジスタと、絶縁層
によって領域を区画されてコレクタ領域のベース領域以
外に形成されたコレクタ引き出し領域と、そのコレクタ
引き出し領域に形成されてコレクタ領域より高濃度に第
２導電形の不純物が導入されたコレクタ接続領域と、コ
レクタ接続領域もしくはコレクタ領域の不純物分布がピ
ーク濃度を示す深さより浅く、コレクタ接続領域内に形
成された凹部と、その凹部底よりコレクタ接続領域もし
くはコレクタ領域の不純物分布がピーク濃度を示す深さ
まで形成された第２導電形の不純部が導入された拡散層
と、凹部底にオーミック接続して引き出されたコレクタ
領域に接続するコレクタ引き出し電極とを備えるように
した。以上示したように、コレクタは半導体基板表面よ
り形成された第２導電形のコレクタ領域に配置する。そ
して、コレクタ引き出し電極は、コレクタ接続領域およ
び拡散層を介して第１導電形の不純物濃度が最大となっ
ているところで接続しているので、バイポーラトランジ
スタを構成する実質的なコレクタとコレクタ引き出し電
極とが、より低抵抗な状態で近距離で接続される。
導電形の半導体基板表面より形成された第２導電形のコ
レクタ領域，コレクタ領域内の表面より形成された第１
導電形のベース領域，ベース領域内の表面より形成され
た第２導電形のエミッタ領域から構成されたバイポーラ
トランジスタと、絶縁層によって領域を区画されてコレ
クタ領域のベース領域以外に形成されたコレクタ引き出
し領域と、コレクタ引き出し領域にコレクタ領域の不純
物分布がピーク濃度を示す深さより浅く形成された凹部
と、その凹部底よりコレクタ領域の不純物分布がピーク
濃度を示す深さまで形成された第２導電形の不純部が導
入された拡散層と、凹部底にオーミック接続して引き出
されたコレクタ領域に接続するコレクタ引き出し電極と
を備えるようにした。以上示したように、コレクタは半
導体基板表面より形成された第２導電形のコレクタ領域
に配置する。そして、コレクタ引き出し電極は、拡散層
を介して第１導電形の不純物濃度が最大となっていると
ころで接続しているので、バイポーラトランジスタを構
成する実質的なコレクタとコレクタ引き出し電極とが、
より低抵抗な状態で近距離で接続される。そして、この
発明の半導体集積回路は、第１導電形の半導体基板表面
より形成された第２導電形のコレクタ領域，コレクタ領
域内の表面より形成された第１導電形のベース領域，ベ
ース領域内の表面より形成された第２導電形のエミッタ
領域から構成されたバイポーラトランジスタと、絶縁層
によって領域を区画されてコレクタ領域のベース領域以
外に形成されたコレクタ引き出し領域と、そのコレクタ
引き出し領域に形成されてコレクタ領域より高濃度に第
２導電形の不純物が導入されたコレクタ接続領域と、コ
レクタ接続領域もしくはコレクタ領域の不純物分布がピ
ーク濃度を示す深さより浅く、コレクタ接続領域内に形
成された凹部と、その凹部底よりコレクタ接続領域もし
くはコレクタ領域の不純物分布がピーク濃度を示す深さ
まで形成された第２導電形の不純部が導入された拡散層
と、凹部底にオーミック接続して引き出されたコレクタ
領域に接続するコレクタ引き出し電極とを備えるように
した。以上示したように、コレクタは半導体基板表面よ
り形成された第２導電形のコレクタ領域に配置する。そ
して、コレクタ引き出し電極は、コレクタ接続領域およ
び拡散層を介して第１導電形の不純物濃度が最大となっ
ているところで接続しているので、バイポーラトランジ
スタを構成する実質的なコレクタとコレクタ引き出し電
極とが、より低抵抗な状態で近距離で接続される。
【００３５】また、この発明の半導体集積回路の製造方
法は、第１導電形の半導体基板中に絶縁層によって区画
されたコレクタ引き出し領域を形成する工程と、コレク
タ引き出し領域を含む領域に第２導電形の不純物を導入
することでコレクタ領域を形成する工程と、コレクタ領
域内の所定位置に第１導電形の不純物を導入することで
ベース領域を形成する工程と、ベース領域内の所定位置
に第２導電形の不純物を導入することでエミッタ領域を
形成する工程と、絶縁層をマスクとして半導体基板のコ
レクタ引き出し領域を選択的に除去してコレクタ領域の
不純物分布がピーク濃度を示す深さまで凹部を形成する
工程と、凹部の底にオーミック接続するコレクタ引き出
し電極を形成する工程とを備えるようにした。以上示し
たことにより、コレクタは半導体基板表面より形成され
た第２導電形のコレクタ領域に形成されることになる。
そして、コレクタ引き出し電極は、コレクタ領域の不純
物濃度が最大となっているところで接続しているので、
バイポーラトランジスタを構成する実質的なコレクタと
コレクタ引き出し電極とが、より低抵抗な状態で近距離
で接続されることになる。また、この発明の半導体集積
回路の製造方法は、第１導電形の半導体基板中に絶縁層
によって区画されたコレクタ引き出し領域を形成する工
程と、コレクタ引き出し領域を含む領域に第２導電形の
不純物を導入することでコレクタ領域を形成する工程
と、コレクタ引き出し領域にコレクタ領域より高濃度に
第２導電形の不純物を導入することでコレクタ接続領域
を形成する工程と、コレクタ領域内の所定位置に第１導
電形の不純物を導入することでベース領域を形成する工
程と、ベース領域内の所定位置に第２導電形の不純物を
導入することでエミッタ領域を形成する工程と、絶縁層
をマスクとして半導体基板のコレクタ引き出し領域を選
択的に除去してコレクタ領域もしくはコレクタ接続領域
の不純物分布がピーク濃度を示す深さまで凹部を形成す
る工程と、凹部の底にオーミック接続するコレクタ引き
出し電極を形成する工程とを備えるようにした。以上示
したことにより、コレクタは半導体基板表面より形成さ
れた第２導電形のコレクタ領域に形成されることにな
る。そして、コレクタ引き出し電極は、コレクタ接続領
域を介してコレクタ領域の不純物濃度が最大となってい
るところで接続しているので、バイポーラトランジスタ
を構成する実質的なコレクタとコレクタ引き出し電極と
が、より低抵抗な状態で近距離で接続されることにな
る。
法は、第１導電形の半導体基板中に絶縁層によって区画
されたコレクタ引き出し領域を形成する工程と、コレク
タ引き出し領域を含む領域に第２導電形の不純物を導入
することでコレクタ領域を形成する工程と、コレクタ領
域内の所定位置に第１導電形の不純物を導入することで
ベース領域を形成する工程と、ベース領域内の所定位置
に第２導電形の不純物を導入することでエミッタ領域を
形成する工程と、絶縁層をマスクとして半導体基板のコ
レクタ引き出し領域を選択的に除去してコレクタ領域の
不純物分布がピーク濃度を示す深さまで凹部を形成する
工程と、凹部の底にオーミック接続するコレクタ引き出
し電極を形成する工程とを備えるようにした。以上示し
たことにより、コレクタは半導体基板表面より形成され
た第２導電形のコレクタ領域に形成されることになる。
そして、コレクタ引き出し電極は、コレクタ領域の不純
物濃度が最大となっているところで接続しているので、
バイポーラトランジスタを構成する実質的なコレクタと
コレクタ引き出し電極とが、より低抵抗な状態で近距離
で接続されることになる。また、この発明の半導体集積
回路の製造方法は、第１導電形の半導体基板中に絶縁層
によって区画されたコレクタ引き出し領域を形成する工
程と、コレクタ引き出し領域を含む領域に第２導電形の
不純物を導入することでコレクタ領域を形成する工程
と、コレクタ引き出し領域にコレクタ領域より高濃度に
第２導電形の不純物を導入することでコレクタ接続領域
を形成する工程と、コレクタ領域内の所定位置に第１導
電形の不純物を導入することでベース領域を形成する工
程と、ベース領域内の所定位置に第２導電形の不純物を
導入することでエミッタ領域を形成する工程と、絶縁層
をマスクとして半導体基板のコレクタ引き出し領域を選
択的に除去してコレクタ領域もしくはコレクタ接続領域
の不純物分布がピーク濃度を示す深さまで凹部を形成す
る工程と、凹部の底にオーミック接続するコレクタ引き
出し電極を形成する工程とを備えるようにした。以上示
したことにより、コレクタは半導体基板表面より形成さ
れた第２導電形のコレクタ領域に形成されることにな
る。そして、コレクタ引き出し電極は、コレクタ接続領
域を介してコレクタ領域の不純物濃度が最大となってい
るところで接続しているので、バイポーラトランジスタ
を構成する実質的なコレクタとコレクタ引き出し電極と
が、より低抵抗な状態で近距離で接続されることにな
る。
【００３６】また、この発明の半導体集積回路の製造方
法は、第１導電形の半導体基板中に絶縁層によって区画
されたコレクタ引き出し領域を形成する工程と、コレク
タ引き出し領域を含む領域に第２導電形の不純物を導入
することでコレクタ領域を形成する工程と、コレクタ領
域内の所定位置に第１導電形の不純物を導入することで
ベース領域を形成する工程と、ベース領域内の所定位置
に第２導電形の不純物を導入することでエミッタ領域を
形成する工程と、絶縁層をマスクとして半導体基板のコ
レクタ引き出し領域を選択的に除去してコレクタ領域の
不純物分布がピーク濃度を示す深さより浅く凹部を形成
する工程と、凹部底よりコレクタ領域の不純物分布がピ
ーク濃度を示す深さまで第２導電形の不純部を導入する
ことで拡散層を形成する工程と、凹部の底にオーミック
接続するコレクタ引き出し電極を形成する工程とを備え
るようにした。以上示したことにより、コレクタは半導
体基板表面より形成された第２導電形のコレクタ領域に
形成されることになる。そして、コレクタ引き出し電極
は、拡散層を介してコレクタ領域の不純物濃度が最大と
なっているところで接続しているので、バイポーラトラ
ンジスタを構成する実質的なコレクタとコレクタ引き出
し電極とが、より低抵抗な状態で近距離で接続されるこ
とになる。そして、この発明の半導体集積回路の製造方
法は、第１導電形の半導体基板中に、絶縁層によって区
画されたコレクタ引き出し領域を形成する工程と、コレ
クタ引き出し領域を含む領域に第２導電形の不純物を導
入することでコレクタ領域を形成する工程と、コレクタ
引き出し領域にコレクタ領域より高濃度に第２導電形の
不純物を導入することでコレクタ接続領域を形成する工
程と、コレクタ領域内の所定位置に第１導電形の不純物
を導入することでベース領域を形成する工程と、ベース
領域内の所定位置に第２導電形の不純物を導入すること
でエミッタ領域を形成する工程と、絶縁層をマスクとし
て半導体基板のコレクタ引き出し領域を選択的に除去し
てコレクタ領域もしくはコレクタ接続領域の不純物分布
がピーク濃度を示す深さより浅く凹部を形成する工程
と、凹部底よりコレクタ領域もしくはコレクタ接続領域
の不純物分布がピーク濃度を示す深さまで第２導電形の
不純部を導入することで拡散層を形成する工程と、凹部
の底にオーミック接続するコレクタ引き出し電極を形成
する工程とを備えるようにした。以上示したことによ
り、コレクタは半導体基板表面より形成された第２導電
形のコレクタ領域に形成されることになる。そして、コ
レクタ引き出し電極は、コレクタ接続領域および拡散層
を介してコレクタ領域の不純物濃度が最大となっている
ところで接続しているので、バイポーラトランジスタを
構成する実質的なコレクタとコレクタ引き出し電極と
が、より低抵抗な状態で近距離で接続されることにな
る。
法は、第１導電形の半導体基板中に絶縁層によって区画
されたコレクタ引き出し領域を形成する工程と、コレク
タ引き出し領域を含む領域に第２導電形の不純物を導入
することでコレクタ領域を形成する工程と、コレクタ領
域内の所定位置に第１導電形の不純物を導入することで
ベース領域を形成する工程と、ベース領域内の所定位置
に第２導電形の不純物を導入することでエミッタ領域を
形成する工程と、絶縁層をマスクとして半導体基板のコ
レクタ引き出し領域を選択的に除去してコレクタ領域の
不純物分布がピーク濃度を示す深さより浅く凹部を形成
する工程と、凹部底よりコレクタ領域の不純物分布がピ
ーク濃度を示す深さまで第２導電形の不純部を導入する
ことで拡散層を形成する工程と、凹部の底にオーミック
接続するコレクタ引き出し電極を形成する工程とを備え
るようにした。以上示したことにより、コレクタは半導
体基板表面より形成された第２導電形のコレクタ領域に
形成されることになる。そして、コレクタ引き出し電極
は、拡散層を介してコレクタ領域の不純物濃度が最大と
なっているところで接続しているので、バイポーラトラ
ンジスタを構成する実質的なコレクタとコレクタ引き出
し電極とが、より低抵抗な状態で近距離で接続されるこ
とになる。そして、この発明の半導体集積回路の製造方
法は、第１導電形の半導体基板中に、絶縁層によって区
画されたコレクタ引き出し領域を形成する工程と、コレ
クタ引き出し領域を含む領域に第２導電形の不純物を導
入することでコレクタ領域を形成する工程と、コレクタ
引き出し領域にコレクタ領域より高濃度に第２導電形の
不純物を導入することでコレクタ接続領域を形成する工
程と、コレクタ領域内の所定位置に第１導電形の不純物
を導入することでベース領域を形成する工程と、ベース
領域内の所定位置に第２導電形の不純物を導入すること
でエミッタ領域を形成する工程と、絶縁層をマスクとし
て半導体基板のコレクタ引き出し領域を選択的に除去し
てコレクタ領域もしくはコレクタ接続領域の不純物分布
がピーク濃度を示す深さより浅く凹部を形成する工程
と、凹部底よりコレクタ領域もしくはコレクタ接続領域
の不純物分布がピーク濃度を示す深さまで第２導電形の
不純部を導入することで拡散層を形成する工程と、凹部
の底にオーミック接続するコレクタ引き出し電極を形成
する工程とを備えるようにした。以上示したことによ
り、コレクタは半導体基板表面より形成された第２導電
形のコレクタ領域に形成されることになる。そして、コ
レクタ引き出し電極は、コレクタ接続領域および拡散層
を介してコレクタ領域の不純物濃度が最大となっている
ところで接続しているので、バイポーラトランジスタを
構成する実質的なコレクタとコレクタ引き出し電極と
が、より低抵抗な状態で近距離で接続されることにな
る。
【００３７】
【発明の実施の形態】以下この発明の実施の形態を図を
参照して説明する。 実施の形態１ まず、本発明の第１の実施の形態について図面を参照し
て説明する。図１（ａ）〜図２（ｈ）は、本発明の第１
の実施の形態の構造および製造方法を説明するための断
面図である。まず、図２（ｈ）を用い、この第１の実施
の形態における半導体集積回路のバイポーラトランジス
タの構成に関して説明する。このバイポーラトランジス
タは、まず、ｐ形シリコン基板１０１上にｎ形ウエル領
域１０６とコレクタ領域１０６ａを備える。また、コレ
クタコンタクト１２６とｐ形ベース領域１０９は、コレ
クタ領域１０６ａの表面に形成された素子分離酸化膜１
０７によって分離されている。また、コレクタコンタク
ト１２６の領域では、コレクタトレンチ（凹部）１２４
の底が、コレクタ領域１０６ａ内の不純物濃度のピーク
の部分にぶつかるように形成されている。
参照して説明する。 実施の形態１ まず、本発明の第１の実施の形態について図面を参照し
て説明する。図１（ａ）〜図２（ｈ）は、本発明の第１
の実施の形態の構造および製造方法を説明するための断
面図である。まず、図２（ｈ）を用い、この第１の実施
の形態における半導体集積回路のバイポーラトランジス
タの構成に関して説明する。このバイポーラトランジス
タは、まず、ｐ形シリコン基板１０１上にｎ形ウエル領
域１０６とコレクタ領域１０６ａを備える。また、コレ
クタコンタクト１２６とｐ形ベース領域１０９は、コレ
クタ領域１０６ａの表面に形成された素子分離酸化膜１
０７によって分離されている。また、コレクタコンタク
ト１２６の領域では、コレクタトレンチ（凹部）１２４
の底が、コレクタ領域１０６ａ内の不純物濃度のピーク
の部分にぶつかるように形成されている。
【００３８】また、コレクタトレンチ１２４の側壁部に
はサイドウォール１１９が形成されている。また、コレ
クタトレンチ１２４の底部のうち、サイドウォール１１
９が残存しない部分には、ＣＭＯＳのｎ+ 形ソース・ド
レイン注入の際に形成されたｎ+ 形拡散層１２８が形成
されている。また、そのｎ+ 形拡散層１２８の表面には
シリサイド層１２５ａが形成されている。そして、バリ
アメタル（図中には示していない）を介し、コンタクト
プラグ１２９、もしくは、コンタクトプラグを介さず、
金属配線１３０と接続した構造となっている。尚、ｎ+
形拡散層１２８の不純物のピーク濃度の部分が、コレク
タ領域１０６ａ内の不純物濃度ピークの部分にぶつかる
ように、コレクタトレンチ１２４の底部が、コレクタ領
域１０６ａ内の不純物濃度ピークの部分よりも少し浅く
形成されていても良い。
はサイドウォール１１９が形成されている。また、コレ
クタトレンチ１２４の底部のうち、サイドウォール１１
９が残存しない部分には、ＣＭＯＳのｎ+ 形ソース・ド
レイン注入の際に形成されたｎ+ 形拡散層１２８が形成
されている。また、そのｎ+ 形拡散層１２８の表面には
シリサイド層１２５ａが形成されている。そして、バリ
アメタル（図中には示していない）を介し、コンタクト
プラグ１２９、もしくは、コンタクトプラグを介さず、
金属配線１３０と接続した構造となっている。尚、ｎ+
形拡散層１２８の不純物のピーク濃度の部分が、コレク
タ領域１０６ａ内の不純物濃度ピークの部分にぶつかる
ように、コレクタトレンチ１２４の底部が、コレクタ領
域１０６ａ内の不純物濃度ピークの部分よりも少し浅く
形成されていても良い。
【００３９】次に、第１図（ａ）〜（ｈ）を用いて、こ
の実施の形態１における半導体集積回路の製造方法を説
明する。まず、図１（ａ）に示すように、ｐ形シリコン
基板１０１中に、公知のＬＯＣＯＳ分離法もしくはＳＴ
Ｉ等を用い、素子分離酸化膜１０７および第１の酸化膜
１３３を形成する。次に、第１図（ｂ）に示すように、
例えば、ボロンを３５０ｋｅＶで５×１０13ｃｍ-2注入
することにより、ｎＭＯＳ形成領域となるｐ形ウエル領
域１０２を形成する。また、リンを７００ｋｅＶで５×
１０13ｃｍ-2注入することにより、ｐＭＯＳが形成され
るｎ形ウエル領域１０６およびバイポーラトランジスタ
のコレクタとなるコレクタ領域１０６ａを形成する。
の実施の形態１における半導体集積回路の製造方法を説
明する。まず、図１（ａ）に示すように、ｐ形シリコン
基板１０１中に、公知のＬＯＣＯＳ分離法もしくはＳＴ
Ｉ等を用い、素子分離酸化膜１０７および第１の酸化膜
１３３を形成する。次に、第１図（ｂ）に示すように、
例えば、ボロンを３５０ｋｅＶで５×１０13ｃｍ-2注入
することにより、ｎＭＯＳ形成領域となるｐ形ウエル領
域１０２を形成する。また、リンを７００ｋｅＶで５×
１０13ｃｍ-2注入することにより、ｐＭＯＳが形成され
るｎ形ウエル領域１０６およびバイポーラトランジスタ
のコレクタとなるコレクタ領域１０６ａを形成する。
【００４０】次に、図１（ｃ）に示すように、ｐ型シリ
コン基板１０１表面に５〜１０ｎｍのゲート酸化膜１０
８を形成する。ついで、例えば、ボロンもしくはＢＦ2
を１０〜５０ｋｅＶのエネルギーで、１×１０13〜５×
１０14ｃｍ-2の濃度で注入してｐ形ベース領域１０９を
形成する。また、エミッタコンタクト１１０およびコレ
クタコンタクト１２６を開孔した後、１５０〜４００ｎ
ｍの第１のポリシリコン膜１１２を成長する。次に、図
１（ｄ）に示すように、フォトレジスト等のパタンをマ
スクとして用いて、公知の異方性エッチングによりゲー
ト電極１１３、エミッタ引き出し電極１１４を形成す
る。そして、さらにそのフォトレジストのパタンとゲー
ト酸化膜１０８をそれぞれマスクとして、エッチングを
行い、コレクタトレンチ１２４を形成し、その後、フォ
トレジストからなるマスクを除去する。尚、これらのエ
ッチングは、同一条件で連続的に行っても良いし、複数
のステップで多段階に分けて行っても良い。
コン基板１０１表面に５〜１０ｎｍのゲート酸化膜１０
８を形成する。ついで、例えば、ボロンもしくはＢＦ2
を１０〜５０ｋｅＶのエネルギーで、１×１０13〜５×
１０14ｃｍ-2の濃度で注入してｐ形ベース領域１０９を
形成する。また、エミッタコンタクト１１０およびコレ
クタコンタクト１２６を開孔した後、１５０〜４００ｎ
ｍの第１のポリシリコン膜１１２を成長する。次に、図
１（ｄ）に示すように、フォトレジスト等のパタンをマ
スクとして用いて、公知の異方性エッチングによりゲー
ト電極１１３、エミッタ引き出し電極１１４を形成す
る。そして、さらにそのフォトレジストのパタンとゲー
ト酸化膜１０８をそれぞれマスクとして、エッチングを
行い、コレクタトレンチ１２４を形成し、その後、フォ
トレジストからなるマスクを除去する。尚、これらのエ
ッチングは、同一条件で連続的に行っても良いし、複数
のステップで多段階に分けて行っても良い。
【００４１】次に、図１（ｅ）に示すように、ｎ形ＬＤ
Ｄ層１２０，ｐ形ＬＤＤ層１２１をそれぞれ形成し、次
いで、サイドウォール用の酸化膜を形成した後、公知の
異方性エッチングにより、ゲート電極１１３，エミッタ
引き出し電極１１４、コレクタトレンチ１２４の各側壁
にサイドウォール１１９を形成する。次に、図１（ｆ）
に示すように、リン，ヒ素等の不純物をイオン注入する
ことでｎＭＯＳのｎ+ 形ソース・ドレイン１２２を形成
し、また、コレクタトレンチ１２４の底にｎ+ 形拡散層
１２８を形成する。続いて、ボロンもしくはＢＦ2 等の
不純物をイオン注入することで、ｐＭＯＳのｐ+ 形ソー
ス・ドレイン１２３およびｐ+ 形グラフトベース１１６
を形成する。
Ｄ層１２０，ｐ形ＬＤＤ層１２１をそれぞれ形成し、次
いで、サイドウォール用の酸化膜を形成した後、公知の
異方性エッチングにより、ゲート電極１１３，エミッタ
引き出し電極１１４、コレクタトレンチ１２４の各側壁
にサイドウォール１１９を形成する。次に、図１（ｆ）
に示すように、リン，ヒ素等の不純物をイオン注入する
ことでｎＭＯＳのｎ+ 形ソース・ドレイン１２２を形成
し、また、コレクタトレンチ１２４の底にｎ+ 形拡散層
１２８を形成する。続いて、ボロンもしくはＢＦ2 等の
不純物をイオン注入することで、ｐＭＯＳのｐ+ 形ソー
ス・ドレイン１２３およびｐ+ 形グラフトベース１１６
を形成する。
【００４２】尚、エミッタ引き出し電極１１４中への不
純物の導入は、ｎＭＯＳのｎ+ 形ソース・ドレイン１２
２形成の際の、リンやヒ素などの不純物のイオン注入に
より同時に行っても良い。また、別に工程を追加し、リ
ンやヒ素などの不純物を導入することで、それら不純物
の導入を行うようにしても良い。さらに、これらのイオ
ン注入は、サイドウォール１１９端での結晶欠陥を防ぐ
ために、ｐ形シリコン基板１０１の露出面などを含め、
それらの上に新たに５〜２０ｎｍ程度の薄い酸化膜１４
１を形成し、その酸化膜１４１を介して行うのが望まし
い。
純物の導入は、ｎＭＯＳのｎ+ 形ソース・ドレイン１２
２形成の際の、リンやヒ素などの不純物のイオン注入に
より同時に行っても良い。また、別に工程を追加し、リ
ンやヒ素などの不純物を導入することで、それら不純物
の導入を行うようにしても良い。さらに、これらのイオ
ン注入は、サイドウォール１１９端での結晶欠陥を防ぐ
ために、ｐ形シリコン基板１０１の露出面などを含め、
それらの上に新たに５〜２０ｎｍ程度の薄い酸化膜１４
１を形成し、その酸化膜１４１を介して行うのが望まし
い。
【００４３】次に、図２（ｇ）に示すように、公知の方
法により、チタンもしくはコバルトまたはニッケルなど
の金属を用い、ゲート電極１１３，エミッタ引き出し電
極１１４，コレクタトレンチ１２４の底のｎ+ 形拡散層
１２８，ｎ+ 形ソース・ドレイン１２２、ｐ+ 形ソース
・ドレイン１２３，および，ｐ+ 形グラフトベース１１
６の各表面をシリサイド化してシリサイド層１２５，１
２５ａを形成する。
法により、チタンもしくはコバルトまたはニッケルなど
の金属を用い、ゲート電極１１３，エミッタ引き出し電
極１１４，コレクタトレンチ１２４の底のｎ+ 形拡散層
１２８，ｎ+ 形ソース・ドレイン１２２、ｐ+ 形ソース
・ドレイン１２３，および，ｐ+ 形グラフトベース１１
６の各表面をシリサイド化してシリサイド層１２５，１
２５ａを形成する。
【００４４】次に、図２（ｈ）に示すように、例えば、
第３の従来技術に示したように、例えば、５０ｎｍの酸
化膜（ＴＥＯＳ−ＳｉＯ2 膜）と、８００ｎｍのＢＰＳ
Ｇ（ｂｏｒｏｎ−ｐｈｏｓｐｈｏｒｕｓ−ｓｉｌｉｃａ
ｔｅ−ｇｌａｓｓ）で構成された層間絶縁膜１２７を形
成する。加えて、その層間絶縁膜１２７の所定位置にコ
ンタクトを開孔し、バリアメタル（図中に示していな
い）を介してコンタクトプラグ１２９を形成する。そし
て、層間絶縁膜１２７上に、そのコンタクトプラグ１２
９に接触して金属配線１３０を形成する。尚、図２
（ｈ）では、コレクタトレンチ１２４部のコンタクトの
幅は、コレクタトレンチの幅よりも狭くなっているが、
同等もしくは若干広くてもかまわない。
第３の従来技術に示したように、例えば、５０ｎｍの酸
化膜（ＴＥＯＳ−ＳｉＯ2 膜）と、８００ｎｍのＢＰＳ
Ｇ（ｂｏｒｏｎ−ｐｈｏｓｐｈｏｒｕｓ−ｓｉｌｉｃａ
ｔｅ−ｇｌａｓｓ）で構成された層間絶縁膜１２７を形
成する。加えて、その層間絶縁膜１２７の所定位置にコ
ンタクトを開孔し、バリアメタル（図中に示していな
い）を介してコンタクトプラグ１２９を形成する。そし
て、層間絶縁膜１２７上に、そのコンタクトプラグ１２
９に接触して金属配線１３０を形成する。尚、図２
（ｈ）では、コレクタトレンチ１２４部のコンタクトの
幅は、コレクタトレンチの幅よりも狭くなっているが、
同等もしくは若干広くてもかまわない。
【００４５】以上説明したように、この実施の形態１に
よれば、ｎ+ 形埋め込み層とエピタキシャル層をなく
し、高エネルギー注入によりコレクタ領域を形成するよ
うにしている。この結果、熱履歴により不純物領域が必
要以上に広がることで、微細化が阻害されるという問題
が解消されている。また、コレクタトレンチ１２４底部
において、コレクタとなるコレクタ領域１０６ａと、金
属配線１３０に接続するコンタクトプラグ１２９とを直
接接続するようにしている。このため、この実施の形態
１によれば、コレクタ抵抗の増加がない。
よれば、ｎ+ 形埋め込み層とエピタキシャル層をなく
し、高エネルギー注入によりコレクタ領域を形成するよ
うにしている。この結果、熱履歴により不純物領域が必
要以上に広がることで、微細化が阻害されるという問題
が解消されている。また、コレクタトレンチ１２４底部
において、コレクタとなるコレクタ領域１０６ａと、金
属配線１３０に接続するコンタクトプラグ１２９とを直
接接続するようにしている。このため、この実施の形態
１によれば、コレクタ抵抗の増加がない。
【００４６】そして、コレクタトレンチ１２４は、ゲー
ト電極１１３，エミッタ引き出し電極１１４の形成に引
き続いて、フォトレジストのパタンと素子分離酸化膜１
０７をそれぞれマスクとしたエッチングにより形成する
ようにしている。したがって、工程が増加することがな
い。すなわち、この実施の形態１によれば、ＣＭＯＳと
バイポーラトランジスタ形成での各工程の共用化によ
り、ＢｉＣＭＯＳの工程数が多いと言う本質的な問題を
解決することが可能となっている。
ト電極１１３，エミッタ引き出し電極１１４の形成に引
き続いて、フォトレジストのパタンと素子分離酸化膜１
０７をそれぞれマスクとしたエッチングにより形成する
ようにしている。したがって、工程が増加することがな
い。すなわち、この実施の形態１によれば、ＣＭＯＳと
バイポーラトランジスタ形成での各工程の共用化によ
り、ＢｉＣＭＯＳの工程数が多いと言う本質的な問題を
解決することが可能となっている。
【００４７】実施の形態２ ところで、上述した実施の形態１においては、図１
（ｄ）に示したようにフォトレジスト等のパタンとゲー
ト酸化膜を、それぞれコレクタトレンチ形成時のマスク
として用いてエッチングを行うようにした。このため、
トランジスタの微細化が進みゲート酸化膜の膜厚が薄く
なると、ゲート酸化膜をマスクとして利用することが難
しくなる。そこで、これらの問題を解決したのが、次に
説明する本発明の第２の実施の形態である。
（ｄ）に示したようにフォトレジスト等のパタンとゲー
ト酸化膜を、それぞれコレクタトレンチ形成時のマスク
として用いてエッチングを行うようにした。このため、
トランジスタの微細化が進みゲート酸化膜の膜厚が薄く
なると、ゲート酸化膜をマスクとして利用することが難
しくなる。そこで、これらの問題を解決したのが、次に
説明する本発明の第２の実施の形態である。
【００４８】以下、この実施の形態２におけるＢｉＣＭ
ＯＳ（半導体集積回路）の製造方法に関して説明する。
まず、図３（ａ）に示すように、ｐ形シリコン基板２０
１中に、公知のＬＯＣＯＳ分離法もしくはＳＴＩ等を用
い、素子分離酸化膜２０７，第１の酸化膜２３３を形成
する。次に、図３（ｂ）に示すように、例えば、ボロン
を３５０ｋｅＶで５×１０13ｃｍ-2注入することによ
り、それぞれ、ｎＭＯＳ形成領域にはｐ形ウエル領域２
０２を、ｐＭＯＳが形成されるｎ形ウエル領域領域２０
６およびコレクタ領域２０６ａを形成する。次に、図３
（ｃ）に示すように、ｐ形シリコン基板表面に５〜１０
ｎｍのゲート酸化膜２０８を形成し、次いで、膜厚１５
０〜４００ｎｍ程度に第１のポリシリコン膜２１２を成
長する。
ＯＳ（半導体集積回路）の製造方法に関して説明する。
まず、図３（ａ）に示すように、ｐ形シリコン基板２０
１中に、公知のＬＯＣＯＳ分離法もしくはＳＴＩ等を用
い、素子分離酸化膜２０７，第１の酸化膜２３３を形成
する。次に、図３（ｂ）に示すように、例えば、ボロン
を３５０ｋｅＶで５×１０13ｃｍ-2注入することによ
り、それぞれ、ｎＭＯＳ形成領域にはｐ形ウエル領域２
０２を、ｐＭＯＳが形成されるｎ形ウエル領域領域２０
６およびコレクタ領域２０６ａを形成する。次に、図３
（ｃ）に示すように、ｐ形シリコン基板表面に５〜１０
ｎｍのゲート酸化膜２０８を形成し、次いで、膜厚１５
０〜４００ｎｍ程度に第１のポリシリコン膜２１２を成
長する。
【００４９】次に、図４（ｄ）に示すように、フォトレ
ジスト等のパタンを用い、公知の異方性エッチングによ
り第１のポリシリコン膜２１２を選択的に除去してゲー
ト電極２１３を形成し、その後、フォトレジストによる
パタンを剥離する。次に、図４（ｅ）に示すように、例
えば、ボロンもしくはＢＦ2を１０〜５０ｋｅＶのエネ
ルギーで、１×１０13〜５×１０14ｃｍ-2の濃度で注入
し、ｐ形ベース領域２０９を形成する。次いで、ｎ形Ｌ
ＤＤ層２２０，ｐ形ＬＤＤ層２２１をそれぞれ形成す
る。そして、その後、第２の酸化膜２３７を成長する。
次に、図４（ｆ）に示すように、フォトレジストなどの
パタンをマスクとして選択的に第２の酸化膜２３７をエ
ッチングし、エミッタコンタクト２１０およびコレクタ
コンタクト２２６を開孔した後、膜厚１５０〜４００ｎ
ｍ程度に第２のポリシリコン膜２４２を成長する。尚、
この際に第２のポリシリコン膜２４２は、ノンドープで
成長しても良いし、リンやヒ素等の不純物を１×１０18
〜１×１０21ｃｍ-3ドープした状態で成長しても良い。
ジスト等のパタンを用い、公知の異方性エッチングによ
り第１のポリシリコン膜２１２を選択的に除去してゲー
ト電極２１３を形成し、その後、フォトレジストによる
パタンを剥離する。次に、図４（ｅ）に示すように、例
えば、ボロンもしくはＢＦ2を１０〜５０ｋｅＶのエネ
ルギーで、１×１０13〜５×１０14ｃｍ-2の濃度で注入
し、ｐ形ベース領域２０９を形成する。次いで、ｎ形Ｌ
ＤＤ層２２０，ｐ形ＬＤＤ層２２１をそれぞれ形成す
る。そして、その後、第２の酸化膜２３７を成長する。
次に、図４（ｆ）に示すように、フォトレジストなどの
パタンをマスクとして選択的に第２の酸化膜２３７をエ
ッチングし、エミッタコンタクト２１０およびコレクタ
コンタクト２２６を開孔した後、膜厚１５０〜４００ｎ
ｍ程度に第２のポリシリコン膜２４２を成長する。尚、
この際に第２のポリシリコン膜２４２は、ノンドープで
成長しても良いし、リンやヒ素等の不純物を１×１０18
〜１×１０21ｃｍ-3ドープした状態で成長しても良い。
【００５０】次に、図４（ｇ）に示すように、フォトレ
ジスト等のパタンをマスクとして用い、公知の異方性エ
ッチングによりポリシリコン膜２４２を選択的に除去し
てエミッタ引き出し電極２１４を形成する。そして、さ
らに、そのフォトレジストによるパタンと第２の酸化膜
２３７とをそれぞれマスクとしてエッチングし、コレク
タトレンチ２２４を形成する。この後、フォトレジスト
のパタンを剥離する。尚、これらのエッチングは、同一
条件で連続的に行っても良いし、複数のステップで多段
階に分けて行っても良い。
ジスト等のパタンをマスクとして用い、公知の異方性エ
ッチングによりポリシリコン膜２４２を選択的に除去し
てエミッタ引き出し電極２１４を形成する。そして、さ
らに、そのフォトレジストによるパタンと第２の酸化膜
２３７とをそれぞれマスクとしてエッチングし、コレク
タトレンチ２２４を形成する。この後、フォトレジスト
のパタンを剥離する。尚、これらのエッチングは、同一
条件で連続的に行っても良いし、複数のステップで多段
階に分けて行っても良い。
【００５１】次に、第３の酸化膜を成長した後、図４
（ｈ）に示すように、公知の異方性エッチングにより、
ゲート電極２１３，エミッタ引き出し電極２１４，コレ
クタトレンチ２２４の各側壁に、第３の酸化膜の１層膜
からなるサイドウォール２３９、もしくは、第２の酸化
膜２３７と第３の酸化膜との２層膜からなる、サイドウ
ォール２１９を形成する。次に、図４（ｉ）に示すよう
に、リンやヒ素などの不純物をイオン注入することによ
り、ｎＭＯＳのｎ+ 形ソース・ドレイン２２２を形成す
る。同時に、コレクタトレンチ２２４の底に、ｎ+ 形拡
散層２２８を形成する。続いて、ボロンやＢＦ2 などの
不純物をイオン注入することにより、ｐＭＯＳのｐ+ 形
ソース・ドレイン２２３およびｐ+ 形グラフトベース２
１６を形成する。
（ｈ）に示すように、公知の異方性エッチングにより、
ゲート電極２１３，エミッタ引き出し電極２１４，コレ
クタトレンチ２２４の各側壁に、第３の酸化膜の１層膜
からなるサイドウォール２３９、もしくは、第２の酸化
膜２３７と第３の酸化膜との２層膜からなる、サイドウ
ォール２１９を形成する。次に、図４（ｉ）に示すよう
に、リンやヒ素などの不純物をイオン注入することによ
り、ｎＭＯＳのｎ+ 形ソース・ドレイン２２２を形成す
る。同時に、コレクタトレンチ２２４の底に、ｎ+ 形拡
散層２２８を形成する。続いて、ボロンやＢＦ2 などの
不純物をイオン注入することにより、ｐＭＯＳのｐ+ 形
ソース・ドレイン２２３およびｐ+ 形グラフトベース２
１６を形成する。
【００５２】尚、エミッタ引き出し電極２１４を形成す
るための、第２のポリシリコン膜２４２（図２ｃ）をノ
ンドープの状態で成長した場合、エミッタ引き出し電極
２１４への不純物の導入は、ｎＭＯＳのｎ+ 形ソース・
ドレイン２２２形成のイオン注入により同時に行うよう
にしても良い。また、別に工程を追加して、リンやヒ素
などの不純物を導入するようにしても良い。さらに、こ
れらのイオン注入は、サイドウォール２１９端での結晶
欠陥を防ぐために、ｐ形シリコン基板２０１の露出面な
どを含め、それらの上に新たに５〜２０ｎｍ程度の薄い
酸化膜２４１を形成し、その酸化膜２４１を介して行う
のが望ましい。
るための、第２のポリシリコン膜２４２（図２ｃ）をノ
ンドープの状態で成長した場合、エミッタ引き出し電極
２１４への不純物の導入は、ｎＭＯＳのｎ+ 形ソース・
ドレイン２２２形成のイオン注入により同時に行うよう
にしても良い。また、別に工程を追加して、リンやヒ素
などの不純物を導入するようにしても良い。さらに、こ
れらのイオン注入は、サイドウォール２１９端での結晶
欠陥を防ぐために、ｐ形シリコン基板２０１の露出面な
どを含め、それらの上に新たに５〜２０ｎｍ程度の薄い
酸化膜２４１を形成し、その酸化膜２４１を介して行う
のが望ましい。
【００５３】次に、図５（ｊ）に示すように、公知の方
法により、チタン，コバルト，ニッケル等の金属を用
い、ゲート電極２１３、エミッタ引き出し電極２１４、
コレクタトレンチ２２４の底のｎ+ 形拡散層２２８、ｎ
+ 形ソース・ドレイン２２２、ｐ+ 形ソース・ドレイン
２２３およびｐ+ 形グラフトベース２１６の各表面をシ
リサイド化し、シリサイド層２２５を形成する。次に、
図５（ｋ）に示すように、例えば、第３の従来例に示し
たように公知の方法により、例えば、５０ｎｍの酸化膜
（ＴＥＯＳ−ＳｉＯ2 膜）と、８００ｎｍのＢＰＳＧ
（ｂｏｒｏｎ−ｐｈｏｓｐｈｏｒｕｓ−ｓｉｌｉｃａｔ
ｅ−ｇｌａｓｓ）で構成された層間絶縁膜２２７を形成
する。
法により、チタン，コバルト，ニッケル等の金属を用
い、ゲート電極２１３、エミッタ引き出し電極２１４、
コレクタトレンチ２２４の底のｎ+ 形拡散層２２８、ｎ
+ 形ソース・ドレイン２２２、ｐ+ 形ソース・ドレイン
２２３およびｐ+ 形グラフトベース２１６の各表面をシ
リサイド化し、シリサイド層２２５を形成する。次に、
図５（ｋ）に示すように、例えば、第３の従来例に示し
たように公知の方法により、例えば、５０ｎｍの酸化膜
（ＴＥＯＳ−ＳｉＯ2 膜）と、８００ｎｍのＢＰＳＧ
（ｂｏｒｏｎ−ｐｈｏｓｐｈｏｒｕｓ−ｓｉｌｉｃａｔ
ｅ−ｇｌａｓｓ）で構成された層間絶縁膜２２７を形成
する。
【００５４】次いで、その層間絶縁膜２２７の所定位置
に、コンタクトを開孔してバリアメタル（図中に示して
いない）を充填し、コンタクトプラグ２２９を形成す
る。そして、このコンタクトプラグ２２９に接続する金
属配線２３０を形成する。尚、図５（ｋ）では、コレク
タトレンチ２２４底部とコンタクトプラグ２３０とのコ
ンタクトの幅は、コレクタトレンチ２２４よりも狭くな
っているが、同等もしくは若干広くてもかまわない。
に、コンタクトを開孔してバリアメタル（図中に示して
いない）を充填し、コンタクトプラグ２２９を形成す
る。そして、このコンタクトプラグ２２９に接続する金
属配線２３０を形成する。尚、図５（ｋ）では、コレク
タトレンチ２２４底部とコンタクトプラグ２３０とのコ
ンタクトの幅は、コレクタトレンチ２２４よりも狭くな
っているが、同等もしくは若干広くてもかまわない。
【００５５】以上説明したように、この実施の形態２の
バイポーラトランジスタの構造は、ｐ形シリコン基板２
０１上にコレクタ領域２０６ａを持つ。また、コレクタ
コンタクト２２６とｐ型ベース領域２０９は、コレクタ
領域２０６ａの表面に形成された素子分離酸化膜２０７
によって分離されている。また、コレクタトレンチ２２
４底部が、コレクタ領域２０６ａ内の不純物濃度のピー
クの部分にぶつかるように、コレクタトレンチ２２４は
形成され、コレクタトレンチ２２４の側壁部にはサイド
ウォール２３９が形成されている。 また、コレクタト
レンチ２２４の底部のうち、サイドウォール２３９が残
存しない部分には、ｎ+ 形ソース・ドレイン２２２の形
成と同時にイオン注入により形成されたｎ+ 形拡散層２
２８がある。
バイポーラトランジスタの構造は、ｐ形シリコン基板２
０１上にコレクタ領域２０６ａを持つ。また、コレクタ
コンタクト２２６とｐ型ベース領域２０９は、コレクタ
領域２０６ａの表面に形成された素子分離酸化膜２０７
によって分離されている。また、コレクタトレンチ２２
４底部が、コレクタ領域２０６ａ内の不純物濃度のピー
クの部分にぶつかるように、コレクタトレンチ２２４は
形成され、コレクタトレンチ２２４の側壁部にはサイド
ウォール２３９が形成されている。 また、コレクタト
レンチ２２４の底部のうち、サイドウォール２３９が残
存しない部分には、ｎ+ 形ソース・ドレイン２２２の形
成と同時にイオン注入により形成されたｎ+ 形拡散層２
２８がある。
【００５６】また、そのｎ+ 形拡散層２２８は、その表
面にシリサイド層２２５が形成され、バリアメタル（図
中には示していない）を介してコンタクトプラグ２２９
に接続している。そして、コンタクトプラグ２２９は、
層間絶縁膜２２７上に形成された金属配線２３０に接続
している。尚、ｎ+ 形拡散層２２８の不純物のピーク濃
度の部分が、コレクタ領域２０６ａ内の不純物濃度がピ
ークの部分にぶつかるように、コレクタトレンチ２２４
の底部が、コレクタ領域２０６ａ内の不純物濃度がピー
クの部分より少し浅く形成されていても良い。
面にシリサイド層２２５が形成され、バリアメタル（図
中には示していない）を介してコンタクトプラグ２２９
に接続している。そして、コンタクトプラグ２２９は、
層間絶縁膜２２７上に形成された金属配線２３０に接続
している。尚、ｎ+ 形拡散層２２８の不純物のピーク濃
度の部分が、コレクタ領域２０６ａ内の不純物濃度がピ
ークの部分にぶつかるように、コレクタトレンチ２２４
の底部が、コレクタ領域２０６ａ内の不純物濃度がピー
クの部分より少し浅く形成されていても良い。
【００５７】以上説明したように、この実施の形態２に
よれば、ｎ+ 形埋め込み層とエピタキシャル層をなく
し、高エネルギー注入によりコレクタ領域を形成するよ
うにしている。この結果、熱履歴により不純物領域が必
要以上に広がることで、微細化が阻害されるという問題
が解消されている。また、コレクタトレンチ２２４底部
において、コレクタとなるコレクタ領域２０６ａと、金
属配線２３０に接続するコンタクトプラグ２２９とを直
接接続するようにしている。このため、この実施の形態
２によれば、コレクタ抵抗の増加がない。
よれば、ｎ+ 形埋め込み層とエピタキシャル層をなく
し、高エネルギー注入によりコレクタ領域を形成するよ
うにしている。この結果、熱履歴により不純物領域が必
要以上に広がることで、微細化が阻害されるという問題
が解消されている。また、コレクタトレンチ２２４底部
において、コレクタとなるコレクタ領域２０６ａと、金
属配線２３０に接続するコンタクトプラグ２２９とを直
接接続するようにしている。このため、この実施の形態
２によれば、コレクタ抵抗の増加がない。
【００５８】そして、コレクタトレンチ２２４は、エミ
ッタ引き出し電極２１４の形成に引き続いて、フォトレ
ジストのパタンと素子分離酸化膜をそれぞれマスクとし
たエッチングにより形成するようにしている。したがっ
て、工程が増加することがない。すなわち、この実施の
形態２によれば、ＣＭＯＳとバイポーラトランジスタ形
成での各工程の共用化により、ＢｉＣＭＯＳの工程数が
多いと言う本質的な問題を解決することが可能となって
いる。
ッタ引き出し電極２１４の形成に引き続いて、フォトレ
ジストのパタンと素子分離酸化膜をそれぞれマスクとし
たエッチングにより形成するようにしている。したがっ
て、工程が増加することがない。すなわち、この実施の
形態２によれば、ＣＭＯＳとバイポーラトランジスタ形
成での各工程の共用化により、ＢｉＣＭＯＳの工程数が
多いと言う本質的な問題を解決することが可能となって
いる。
【００５９】以上説明したように、上述した実施の形態
１，２においては、コレクタコンタクト部にトレンチを
設けることで、コレクタ抵抗を改善するようにした。そ
して、上述した実施の形態１，２においては、コレクタ
コンタクト部のトレンチの深さを、コレクタ領域内の不
純物濃度のピーク部分に接するようにすることにより、
コレクタ抵抗を最も低減することができる。これは、図
６にも示すように、コレクタトレンチ深さがコレクタ領
域内の不純物濃度がピークの部分に達した所で、コレク
タ抵抗が最も低くなることが実験結果からも明らかとな
っている。
１，２においては、コレクタコンタクト部にトレンチを
設けることで、コレクタ抵抗を改善するようにした。そ
して、上述した実施の形態１，２においては、コレクタ
コンタクト部のトレンチの深さを、コレクタ領域内の不
純物濃度のピーク部分に接するようにすることにより、
コレクタ抵抗を最も低減することができる。これは、図
６にも示すように、コレクタトレンチ深さがコレクタ領
域内の不純物濃度がピークの部分に達した所で、コレク
タ抵抗が最も低くなることが実験結果からも明らかとな
っている。
【００６０】図６は、上述した実施の形態１，２におい
て、コレクタ引き出し用のコンタクトプラグが、コレク
タトレンチの底部でのみ接続している場合のコレクタ抵
抗の実測値を示す特性図である。この実験で用いたバイ
ポーラトランジスタは、約０．９μｍの深さのところに
不純物濃度のピークが存在する。上述した実施の形態
１，２では、コレクタトレンチを形成しない場合のコレ
クタ抵抗４５０Ωに比較し、コレクタ抵抗を２５０Ωに
低減することができる。コレクタ抵抗が２５０Ωの場合
では、そのコレクタ抵抗が３００Ωの場合に比べトラン
ジスタ特性が改善され、ペース・エミッタ間の電圧が
１．１Ｖから１．２Ｖまで約２０％改善され、ベース電
流特性の劣化がほとんど見られなくなる。
て、コレクタ引き出し用のコンタクトプラグが、コレク
タトレンチの底部でのみ接続している場合のコレクタ抵
抗の実測値を示す特性図である。この実験で用いたバイ
ポーラトランジスタは、約０．９μｍの深さのところに
不純物濃度のピークが存在する。上述した実施の形態
１，２では、コレクタトレンチを形成しない場合のコレ
クタ抵抗４５０Ωに比較し、コレクタ抵抗を２５０Ωに
低減することができる。コレクタ抵抗が２５０Ωの場合
では、そのコレクタ抵抗が３００Ωの場合に比べトラン
ジスタ特性が改善され、ペース・エミッタ間の電圧が
１．１Ｖから１．２Ｖまで約２０％改善され、ベース電
流特性の劣化がほとんど見られなくなる。
【００６１】実施の形態３ ところで、上述した実施の形態１および実施の形態２に
おいては、ｐＭＯＳのｎ形ウエル領域と、バイポーラト
ランジスタのコレクタ領域とを、共通のイオン注入によ
って形成しているため、これらを同時に最適化すること
が非常に難しい。まず、ｐＭＯＳトランジスタのショー
トチャネル効果を抑制するためには、ソース・ドレイン
領域のジャンクションの深さとほぼ同じ〜０．２μｍ程
度の深さの部分に、ｎ形の不純物濃度の高い領域を形成
することが望ましい。さらに、ｐＭＯＳは、微細化と共
に、ソース・ドレイン領域のジャンクションの深さが浅
くなっている。
おいては、ｐＭＯＳのｎ形ウエル領域と、バイポーラト
ランジスタのコレクタ領域とを、共通のイオン注入によ
って形成しているため、これらを同時に最適化すること
が非常に難しい。まず、ｐＭＯＳトランジスタのショー
トチャネル効果を抑制するためには、ソース・ドレイン
領域のジャンクションの深さとほぼ同じ〜０．２μｍ程
度の深さの部分に、ｎ形の不純物濃度の高い領域を形成
することが望ましい。さらに、ｐＭＯＳは、微細化と共
に、ソース・ドレイン領域のジャンクションの深さが浅
くなっている。
【００６２】これに対し、バイポーラトランジスタの場
合、コレクターベース間もしくはエミッタ−コレクタ間
の耐圧を電源電圧より高く保持し、コレクターベース間
の容量をできるだけ低減し、さらに、コレクタ抵抗をで
きるだけ低減した方がよい。このためには、ｐ形シリコ
ン基板の表面付近の不純物濃度をできるだけ下げ、例え
ば０．６〜１．０μｍ程度の深さの部分に、ｎ形の不純
物濃度の高い領域を形成することが望ましい。以上のこ
とから明らかなように、さらに微細化が進んだ場合、こ
れらの両者を同時に満足することが非常に難しい。そこ
で、これらの問題を解決したのが、次に説明する本発明
の第３の実施の形態である。
合、コレクターベース間もしくはエミッタ−コレクタ間
の耐圧を電源電圧より高く保持し、コレクターベース間
の容量をできるだけ低減し、さらに、コレクタ抵抗をで
きるだけ低減した方がよい。このためには、ｐ形シリコ
ン基板の表面付近の不純物濃度をできるだけ下げ、例え
ば０．６〜１．０μｍ程度の深さの部分に、ｎ形の不純
物濃度の高い領域を形成することが望ましい。以上のこ
とから明らかなように、さらに微細化が進んだ場合、こ
れらの両者を同時に満足することが非常に難しい。そこ
で、これらの問題を解決したのが、次に説明する本発明
の第３の実施の形態である。
【００６３】以下、この実施の形態３におけるＢｉＣＭ
ＯＳ（半導体集積回路）の製造方法に関して説明する。
まず、図７（ａ）に示すように、ｐ形シリコン基板３０
１中に、公知のＬＯＣＯＳ分離法もしくはＳＴＩ等を用
い、素子分離酸化膜３０７，第１の酸化膜３３３を形成
する。次に、図７（ｂ）に示すように、例えば、ボロン
を３５０ｋｅＶで５×１０13 ｃｍ-2注入することによ
り、ｎＭＯＳ形成領域にはｐ形ウエル領域３０２を形成
する。次に、ｐＭＯＳ形成領域およびコレクタコンタク
ト３２６部に、例えばリンを３００〜８００ｋｅＶの高
エネルギーで１×１０13〜５×１０13ｃｍ-2の濃度で注
入し、さらに、５０〜１５０ｋｅＶで１×１０12〜１×
１０13ｃｍ-2の濃度で注入し、ｎ形ウエル領域３０６お
よびコレクタ接続領域３０６ａを形成する。
ＯＳ（半導体集積回路）の製造方法に関して説明する。
まず、図７（ａ）に示すように、ｐ形シリコン基板３０
１中に、公知のＬＯＣＯＳ分離法もしくはＳＴＩ等を用
い、素子分離酸化膜３０７，第１の酸化膜３３３を形成
する。次に、図７（ｂ）に示すように、例えば、ボロン
を３５０ｋｅＶで５×１０13 ｃｍ-2注入することによ
り、ｎＭＯＳ形成領域にはｐ形ウエル領域３０２を形成
する。次に、ｐＭＯＳ形成領域およびコレクタコンタク
ト３２６部に、例えばリンを３００〜８００ｋｅＶの高
エネルギーで１×１０13〜５×１０13ｃｍ-2の濃度で注
入し、さらに、５０〜１５０ｋｅＶで１×１０12〜１×
１０13ｃｍ-2の濃度で注入し、ｎ形ウエル領域３０６お
よびコレクタ接続領域３０６ａを形成する。
【００６４】次に、図７（ｃ）に示すように、ｐ形シリ
コン基板表面に、膜厚５〜１０ｎｍのゲート酸化膜３０
８を形成する。次いで、フォトレジスト等のパタンをマ
スクとして用い、例えば、７００ｋｅＶ〜１．５ＭｅＶ
の高エネルギーで１×１０13〜１×１０14ｃｍ-2の濃度
でリンを選択的に注入し、バイポーラトランジスタのコ
レクタ領域としてコレクタ領域３１１を形成する。さら
に、同一マスクで、例えば、ボロンもしくはＢＦ2 を１
０〜５０ｋｅＶのエネルギーで、１×１０13〜５×１０
14ｃｍ-2の濃度で注入し、ｐ型ベース領域３０９を形成
する。そして、それらの上に、１５０〜４００ｎｍの第
１のポリシリコン膜３１２を成長する。尚、この実施の
形態３ではゲート酸化膜３０８を形成した後に、コレク
タ領域３１１およびｐ形ベース領域３０９を形成してい
るが、ゲート酸化膜３０８を形成する前にそれらを形成
するようにしても良い。
コン基板表面に、膜厚５〜１０ｎｍのゲート酸化膜３０
８を形成する。次いで、フォトレジスト等のパタンをマ
スクとして用い、例えば、７００ｋｅＶ〜１．５ＭｅＶ
の高エネルギーで１×１０13〜１×１０14ｃｍ-2の濃度
でリンを選択的に注入し、バイポーラトランジスタのコ
レクタ領域としてコレクタ領域３１１を形成する。さら
に、同一マスクで、例えば、ボロンもしくはＢＦ2 を１
０〜５０ｋｅＶのエネルギーで、１×１０13〜５×１０
14ｃｍ-2の濃度で注入し、ｐ型ベース領域３０９を形成
する。そして、それらの上に、１５０〜４００ｎｍの第
１のポリシリコン膜３１２を成長する。尚、この実施の
形態３ではゲート酸化膜３０８を形成した後に、コレク
タ領域３１１およびｐ形ベース領域３０９を形成してい
るが、ゲート酸化膜３０８を形成する前にそれらを形成
するようにしても良い。
【００６５】次に、図７（ｄ）に示すように、フォトレ
ジスト等によるパターンをマスクとした公知の異方性エ
ッチングにより、第１のポリシリコン膜３１２を選択的
に除去してゲート電極３１３を形成する。この後、フォ
トレジストによるパターンは剥離する。次に、図７
（ｅ）に示すように、ｎ形ＬＤＤ層３２０およびｐ形Ｌ
ＤＤ層３２１をそれぞれ形成し、その後、第２の酸化膜
３３７を成長する。尚、この実施の形態３では、コレク
タ領域３１１およびｐ形ベース領域３０９を、図７
（ｃ）の工程で形成しているが、第２の酸化膜３３７の
成長前に、これらの領域の形成を行っても良い。
ジスト等によるパターンをマスクとした公知の異方性エ
ッチングにより、第１のポリシリコン膜３１２を選択的
に除去してゲート電極３１３を形成する。この後、フォ
トレジストによるパターンは剥離する。次に、図７
（ｅ）に示すように、ｎ形ＬＤＤ層３２０およびｐ形Ｌ
ＤＤ層３２１をそれぞれ形成し、その後、第２の酸化膜
３３７を成長する。尚、この実施の形態３では、コレク
タ領域３１１およびｐ形ベース領域３０９を、図７
（ｃ）の工程で形成しているが、第２の酸化膜３３７の
成長前に、これらの領域の形成を行っても良い。
【００６６】次に、図８（ｆ）に示すように、エミッタ
コンタクト３１０およびコレクタコンタクト３２６を、
フォトレジスト等のパタンをマスクとしたエッチングで
開孔した後、１５０〜４００ｎｍの第２のポリシリコン
膜３４２を成長する。尚、この際に第２のポリシリコン
膜３４２は、ノンドープで成長しても良いし、リンまた
はヒ素などの不純物が１×１０18〜１×１０21ｃｍ-3ド
ープされた状態で成長するようにしても良い。
コンタクト３１０およびコレクタコンタクト３２６を、
フォトレジスト等のパタンをマスクとしたエッチングで
開孔した後、１５０〜４００ｎｍの第２のポリシリコン
膜３４２を成長する。尚、この際に第２のポリシリコン
膜３４２は、ノンドープで成長しても良いし、リンまた
はヒ素などの不純物が１×１０18〜１×１０21ｃｍ-3ド
ープされた状態で成長するようにしても良い。
【００６７】次に、図８（ｇ）に示すように、フォトレ
ジスト等によるパターンをマスクとし、公知の異方性エ
ッチングにより第２のポリシリコン膜３４２を選択的に
除去し、エミッタ引き出し電極３１４を形成する。さら
に、そのフォトレジストのパターンと第２の酸化膜３３
７を、コレクタトレンチ形成時のマスクとしてエッチン
グを行い、コレクタトレンチ３２４を形成する。この
後、フォトレジストによるパターンは剥離する。尚、こ
れらのエッチングは、同一条件で連続的に行っても良い
し、複数のステップで多段階に分けて行っても良い。
ジスト等によるパターンをマスクとし、公知の異方性エ
ッチングにより第２のポリシリコン膜３４２を選択的に
除去し、エミッタ引き出し電極３１４を形成する。さら
に、そのフォトレジストのパターンと第２の酸化膜３３
７を、コレクタトレンチ形成時のマスクとしてエッチン
グを行い、コレクタトレンチ３２４を形成する。この
後、フォトレジストによるパターンは剥離する。尚、こ
れらのエッチングは、同一条件で連続的に行っても良い
し、複数のステップで多段階に分けて行っても良い。
【００６８】次に、第３の酸化膜を成長した後、公知の
異方性エッチングにより、ゲート電極３１３，エミッタ
引き出し電極３１４，および，コレクタトレンチ３２４
の各側壁に、第３の酸化膜からなるサイドウォール３１
９を形成する（図８（ｈ））。なお、ゲート電極３１３
の側壁に形成されるサイドウォール３１９は、第２の酸
化膜３３７および第３の酸化膜の２層膜から構成されて
いるものである。次に、図８（ｉ）に示すように、リン
もしくはヒ素などの不純物をイオン注入することによ
り、ｎＭＯＳのｎ+ 形ソース・トレイン３２２を形成
し、同時に、コレクタトレンチ３２４の底にｎ+ 形拡散
層３２８を形成する。続いてボロンやＢＦ2 などの不純
物をイオン注入することにより、ｐＭＯＳのｐ+ 形ソー
ス・ドレイン３２３およびｐ+ 形グラフトベース３１６
を形成する。
異方性エッチングにより、ゲート電極３１３，エミッタ
引き出し電極３１４，および，コレクタトレンチ３２４
の各側壁に、第３の酸化膜からなるサイドウォール３１
９を形成する（図８（ｈ））。なお、ゲート電極３１３
の側壁に形成されるサイドウォール３１９は、第２の酸
化膜３３７および第３の酸化膜の２層膜から構成されて
いるものである。次に、図８（ｉ）に示すように、リン
もしくはヒ素などの不純物をイオン注入することによ
り、ｎＭＯＳのｎ+ 形ソース・トレイン３２２を形成
し、同時に、コレクタトレンチ３２４の底にｎ+ 形拡散
層３２８を形成する。続いてボロンやＢＦ2 などの不純
物をイオン注入することにより、ｐＭＯＳのｐ+ 形ソー
ス・ドレイン３２３およびｐ+ 形グラフトベース３１６
を形成する。
【００６９】尚、エミッタ引き出し電極３１４を形成し
ている第２のポリシリコン膜３４２がノンドープの状態
で成長された場合、エミッタ引き出し電極３１４への不
純物の導入は、ｎＭＯＳのｎ+ 形ソース・ドレイン３２
２形成の際の不純物のイオン注入により行うようにすれ
ばよい。また、それとは別に、工程を追加してリンや素
などの不純物を導入して、エミッタ引き出し電極３１４
を形成するようにしても良い。さらに、これらのイオン
注入は、サイドウォール３１９端での結晶欠陥を防ぐた
め、上記実施の形態１，２と同様に、ｐ形シリコン基板
３０１の露出面などを含め、それらの上に新たに５〜２
０ｎｍ程度の薄い酸化膜３４１を形成し、その酸化膜３
４１を介して行うのが望ましい。
ている第２のポリシリコン膜３４２がノンドープの状態
で成長された場合、エミッタ引き出し電極３１４への不
純物の導入は、ｎＭＯＳのｎ+ 形ソース・ドレイン３２
２形成の際の不純物のイオン注入により行うようにすれ
ばよい。また、それとは別に、工程を追加してリンや素
などの不純物を導入して、エミッタ引き出し電極３１４
を形成するようにしても良い。さらに、これらのイオン
注入は、サイドウォール３１９端での結晶欠陥を防ぐた
め、上記実施の形態１，２と同様に、ｐ形シリコン基板
３０１の露出面などを含め、それらの上に新たに５〜２
０ｎｍ程度の薄い酸化膜３４１を形成し、その酸化膜３
４１を介して行うのが望ましい。
【００７０】次に、図９（ｊ）に示すように、公知の方
法により、チタン，コバルト，ニッケル等の金属を用
い、次に示すところをシリサイド化してシリサイド層３
２５を形成する。すなわち、ゲート電極３１３，エミッ
タ引き出し電極３１４，コレクタトレンチ３２４の底の
ｎ+ 形拡散層３２８，ｎ+ 形ソース・ドレイン３２２，
ｐ+ 形ソース・ドレイン３２３，および，ｐ+ 形グラフ
トベース３１６の各表面をシリサイド化する。次に、図
９（ｋ）に示すように、公知の方法により、例えば、５
０ｎｍの酸化膜（ＴＥＯＳ−ＳｉＯ2 膜）と、８００ｎ
ｍのＢＰＳＧ（ｂｏｒｏｎ−ｐｈｏｓｐｈｏｒｕｓ−ｓ
ｉｌｉｃａｔｅ−ｇｌａｓｓ）で構成された層間絶縁膜
３２７を形成する。次いで、その層間絶縁膜３２７の所
定位置にコンタクトを開孔し、バリアメタル（図中に示
していない）を介してコンタクトプラグ３２９を形成す
る。そして、そのコンタクトプラグ３２９に接続するよ
うに、層間絶縁膜３２７上に金属配線３３０を形成す
る。尚、図９（ｋ）では、コレクタトレンチ３２４部の
コンタクトの幅は、コレクタトレンチよりも狭くなって
いるが、同等もしくは若干広くてもかまわない。
法により、チタン，コバルト，ニッケル等の金属を用
い、次に示すところをシリサイド化してシリサイド層３
２５を形成する。すなわち、ゲート電極３１３，エミッ
タ引き出し電極３１４，コレクタトレンチ３２４の底の
ｎ+ 形拡散層３２８，ｎ+ 形ソース・ドレイン３２２，
ｐ+ 形ソース・ドレイン３２３，および，ｐ+ 形グラフ
トベース３１６の各表面をシリサイド化する。次に、図
９（ｋ）に示すように、公知の方法により、例えば、５
０ｎｍの酸化膜（ＴＥＯＳ−ＳｉＯ2 膜）と、８００ｎ
ｍのＢＰＳＧ（ｂｏｒｏｎ−ｐｈｏｓｐｈｏｒｕｓ−ｓ
ｉｌｉｃａｔｅ−ｇｌａｓｓ）で構成された層間絶縁膜
３２７を形成する。次いで、その層間絶縁膜３２７の所
定位置にコンタクトを開孔し、バリアメタル（図中に示
していない）を介してコンタクトプラグ３２９を形成す
る。そして、そのコンタクトプラグ３２９に接続するよ
うに、層間絶縁膜３２７上に金属配線３３０を形成す
る。尚、図９（ｋ）では、コレクタトレンチ３２４部の
コンタクトの幅は、コレクタトレンチよりも狭くなって
いるが、同等もしくは若干広くてもかまわない。
【００７１】以上説明したように、この実施の形態３に
おけるバイポーラトランジスタの構造は、まず、ｐ形シ
リコン基板３０１上にコレクタ領域３１１を備え、コレ
クタ領域３１１内のコレクタコンタクト３２６部にの
み、コレクタ接続領域３０６ａを備える。また、コレク
タコンタクト３２６とｐ形ベース領域３０９は、コレク
タ領域３１１の表面に形成された、素子分離酸化膜３０
７によって分離されている。また、コレクタコンタクト
３２６部では、コレクタ領域３１１内の不純物濃度のピ
ークの部分にぶつかるように、コレクタトレンチ３２４
が形成され、また、コレクタトレンチ３２４の側壁部に
はサイドウォール３１９が形成されている。
おけるバイポーラトランジスタの構造は、まず、ｐ形シ
リコン基板３０１上にコレクタ領域３１１を備え、コレ
クタ領域３１１内のコレクタコンタクト３２６部にの
み、コレクタ接続領域３０６ａを備える。また、コレク
タコンタクト３２６とｐ形ベース領域３０９は、コレク
タ領域３１１の表面に形成された、素子分離酸化膜３０
７によって分離されている。また、コレクタコンタクト
３２６部では、コレクタ領域３１１内の不純物濃度のピ
ークの部分にぶつかるように、コレクタトレンチ３２４
が形成され、また、コレクタトレンチ３２４の側壁部に
はサイドウォール３１９が形成されている。
【００７２】また、コレクタトレンチ３２４の底部のう
ち、サイドウォール３１９が残存しない底の部分には、
ＣＭＯＳのｎ+ 形ソース・ドレイン注入の際に形成され
たｎ+ 形拡散層３２８が形成され、この不純物領域であ
るｎ+ 形拡散層３２８の表面にはシリサイド層３２５が
形成されている。そして、そのシリサイド層３２５上に
は、バリアメタル（図中には示していない）を介し、コ
ンタクトプラグ３２９が接続している。このコンタクト
BR>プラグ３２９は、層間絶縁膜３２７上に形成されて
多金属配線３３０に接続する。尚、ｎ+ 形拡散層３２８
の不純物のピーク濃度の部分が、コレクタ領域３１１内
の不純物濃度がピークの部分にぶつかるように、コレク
タトレンチ３２４の底部が、コレクタ領域３１１内の不
純物濃度がピークの部分より少し浅く形成されていても
良い。
ち、サイドウォール３１９が残存しない底の部分には、
ＣＭＯＳのｎ+ 形ソース・ドレイン注入の際に形成され
たｎ+ 形拡散層３２８が形成され、この不純物領域であ
るｎ+ 形拡散層３２８の表面にはシリサイド層３２５が
形成されている。そして、そのシリサイド層３２５上に
は、バリアメタル（図中には示していない）を介し、コ
ンタクトプラグ３２９が接続している。このコンタクト
BR>プラグ３２９は、層間絶縁膜３２７上に形成されて
多金属配線３３０に接続する。尚、ｎ+ 形拡散層３２８
の不純物のピーク濃度の部分が、コレクタ領域３１１内
の不純物濃度がピークの部分にぶつかるように、コレク
タトレンチ３２４の底部が、コレクタ領域３１１内の不
純物濃度がピークの部分より少し浅く形成されていても
良い。
【００７３】以上説明したように、この実施の形態３に
よれば、ｎ+ 形埋め込み層とエピタキシャル層をなく
し、高エネルギー注入によりコレクタ領域を形成するよ
うにしている。この結果、熱履歴により不純物領域が必
要以上に広がることで、微細化が阻害されるという問題
が解消されている。また、コレクタトレンチ３２４は、
エミッタ引き出し電極３１４の形成に引き続いて、フォ
トレジストのパタンと第２の酸化膜３３７をそれぞれマ
スクとしたエッチングにより形成するようにしている。
したがって、工程が増加することがない。すなわち、こ
の実施の形態３によれば、ＣＭＯＳとバイポーラトラン
ジスタ形成での各工程の共用化により、ＢｉＣＭＯＳの
工程数が多いと言う本質的な問題を解決することが可能
となっている。
よれば、ｎ+ 形埋め込み層とエピタキシャル層をなく
し、高エネルギー注入によりコレクタ領域を形成するよ
うにしている。この結果、熱履歴により不純物領域が必
要以上に広がることで、微細化が阻害されるという問題
が解消されている。また、コレクタトレンチ３２４は、
エミッタ引き出し電極３１４の形成に引き続いて、フォ
トレジストのパタンと第２の酸化膜３３７をそれぞれマ
スクとしたエッチングにより形成するようにしている。
したがって、工程が増加することがない。すなわち、こ
の実施の形態３によれば、ＣＭＯＳとバイポーラトラン
ジスタ形成での各工程の共用化により、ＢｉＣＭＯＳの
工程数が多いと言う本質的な問題を解決することが可能
となっている。
【００７４】そして、コレクタトレンチ３２４底部にお
いて、コレクタとなるｎ形ウエル領域３１１と、金属配
線３３０に接続するコンタクトプラグ３２９とを直接接
続するようにしている。このため、この実施の形態２に
よれば、コレクタ抵抗の増加がない。加えて、この実施
の形態３では、コレクタコンタクト部にコレクタ接続領
域３０６ａおよびコレクタ領域３１１を設けることによ
って、コレクタコンタクト部の不純物濃度を上げること
ができ、これによってコレクタ抵抗をさらに２００Ωま
で低減できる。尚、コレクタ抵抗が２００Ωの場合、図
１８に示した実線の特性を得ることができ、この場合、
ベース電流特性の劣化が全く見られなくなる。
いて、コレクタとなるｎ形ウエル領域３１１と、金属配
線３３０に接続するコンタクトプラグ３２９とを直接接
続するようにしている。このため、この実施の形態２に
よれば、コレクタ抵抗の増加がない。加えて、この実施
の形態３では、コレクタコンタクト部にコレクタ接続領
域３０６ａおよびコレクタ領域３１１を設けることによ
って、コレクタコンタクト部の不純物濃度を上げること
ができ、これによってコレクタ抵抗をさらに２００Ωま
で低減できる。尚、コレクタ抵抗が２００Ωの場合、図
１８に示した実線の特性を得ることができ、この場合、
ベース電流特性の劣化が全く見られなくなる。
【００７５】実施の形態４ 本発明の実施の形態１，実施の形態２および、実施の形
態３においては、図２（ｈ）、図５（ｋ）、図９（ｋ）
にそれぞれ示したように、コレクタトレンチの側壁部に
サイドウォールが存在するため、コレクタトレンチの底
部の一部にのみシリサイド層が存在する構造となってい
る。ここで、コンタクト開孔を行った際に、コンタクト
エッチングが充分行われないと、次に示すような問題が
発生する。
態３においては、図２（ｈ）、図５（ｋ）、図９（ｋ）
にそれぞれ示したように、コレクタトレンチの側壁部に
サイドウォールが存在するため、コレクタトレンチの底
部の一部にのみシリサイド層が存在する構造となってい
る。ここで、コンタクト開孔を行った際に、コンタクト
エッチングが充分行われないと、次に示すような問題が
発生する。
【００７６】まず、コンタクトプラグを形成する時に
は、コンタクト開孔を行うが、層間絶縁膜で埋められた
コレクタトレンチ部分では、より深くコンタクト開孔を
行うことになる。ここで、このコンタクト開孔が不十分
であると、図１０（ａ）に示すように、層間絶縁膜のこ
り３２７ａが発生してしまう。また、コンタクト開孔に
おいて位置合わせにずれが生じた場合、図１０（ｂ）に
示すように、コンタクトプラグ３２９底面での接触面積
が変わり、コレクタ抵抗が高くなったり、ばらついたり
する問題がある。そこで、これらの問題を解決したの
が、次に説明する本発明の第４の実施の形態である。
尚、図１０において示されている符号は、図８および図
９と同様である。
は、コンタクト開孔を行うが、層間絶縁膜で埋められた
コレクタトレンチ部分では、より深くコンタクト開孔を
行うことになる。ここで、このコンタクト開孔が不十分
であると、図１０（ａ）に示すように、層間絶縁膜のこ
り３２７ａが発生してしまう。また、コンタクト開孔に
おいて位置合わせにずれが生じた場合、図１０（ｂ）に
示すように、コンタクトプラグ３２９底面での接触面積
が変わり、コレクタ抵抗が高くなったり、ばらついたり
する問題がある。そこで、これらの問題を解決したの
が、次に説明する本発明の第４の実施の形態である。
尚、図１０において示されている符号は、図８および図
９と同様である。
【００７７】以下、この実施の形態４におけるＢｉＣＭ
ＯＳの製造方法に関して説明する。まず、図１１（ａ）
に示すように、ｐ形シリコン基板４０１中に、公知のＬ
ＯＣＯＳ分離法およびＳＴＩ等を用い、素子分離酸化膜
４０７，第１の酸化膜４３３を形成する。次に、図１１
（ｂ）に示すように、例えば、ボロンを３５０ｋｅＶで
５×１０13ｃｍ-2注入することにより、ｎＭＯＳ形成領
域にはｐ形ウエル領域４０２を形成する。次に、ｐＭＯ
Ｓ形成領域およびコレクタコンタクト４２６部に、例え
ばリンを３００〜８００ｋｅＶの高エネルギーで１×１
０13〜５×１０13ｃｍ-2の濃度で注入し、さらに、５０
〜１５０ｋｅＶで１×１０12〜１×１０13ｃｍ-2の濃度
で注入し、ｎ形ウエル領域４０６およびコレクタ接続領
域４０６ａを形成する。
ＯＳの製造方法に関して説明する。まず、図１１（ａ）
に示すように、ｐ形シリコン基板４０１中に、公知のＬ
ＯＣＯＳ分離法およびＳＴＩ等を用い、素子分離酸化膜
４０７，第１の酸化膜４３３を形成する。次に、図１１
（ｂ）に示すように、例えば、ボロンを３５０ｋｅＶで
５×１０13ｃｍ-2注入することにより、ｎＭＯＳ形成領
域にはｐ形ウエル領域４０２を形成する。次に、ｐＭＯ
Ｓ形成領域およびコレクタコンタクト４２６部に、例え
ばリンを３００〜８００ｋｅＶの高エネルギーで１×１
０13〜５×１０13ｃｍ-2の濃度で注入し、さらに、５０
〜１５０ｋｅＶで１×１０12〜１×１０13ｃｍ-2の濃度
で注入し、ｎ形ウエル領域４０６およびコレクタ接続領
域４０６ａを形成する。
【００７８】次に、図１１（ｃ）に示すように、ｐ形シ
リコン基板表面に膜厚５〜１０ｎｍのゲート酸化膜４０
８を形成し、フォトレジスト等のパタンをマスクとして
用い、例えば、リンを７００ｋｅＶ〜１．５ＭｅＶの高
エネルギーで１×１０13〜１×１０14ｃｍ-2の濃度で選
択的に注入し、バイポーラトランジスタのコレクタ領域
としてコレクタ領域４１１を形成する。さらに、同一の
マスクで、例えば、ボロンもしくはＢＦ2 を１０〜５０
ｋｅＶのエネルギーで、１×１０13〜５×１０14ｃｍ-2
の濃度で注入し、ｐ型ベース領域４０９を形成する。こ
の後フォトレジストのパタンを剥離し、次いで、膜厚１
５０〜４００ｎｍ程度に、第１のポリシリコン膜４１２
を成長する。尚、この実施の形態４ではゲート酸化膜４
０８を形成した後に、コレクタ領域４１１およびｐ形ベ
ース領域４０９を形成しているが、ゲート酸化膜４０８
を形成する前に行う方法もある。
リコン基板表面に膜厚５〜１０ｎｍのゲート酸化膜４０
８を形成し、フォトレジスト等のパタンをマスクとして
用い、例えば、リンを７００ｋｅＶ〜１．５ＭｅＶの高
エネルギーで１×１０13〜１×１０14ｃｍ-2の濃度で選
択的に注入し、バイポーラトランジスタのコレクタ領域
としてコレクタ領域４１１を形成する。さらに、同一の
マスクで、例えば、ボロンもしくはＢＦ2 を１０〜５０
ｋｅＶのエネルギーで、１×１０13〜５×１０14ｃｍ-2
の濃度で注入し、ｐ型ベース領域４０９を形成する。こ
の後フォトレジストのパタンを剥離し、次いで、膜厚１
５０〜４００ｎｍ程度に、第１のポリシリコン膜４１２
を成長する。尚、この実施の形態４ではゲート酸化膜４
０８を形成した後に、コレクタ領域４１１およびｐ形ベ
ース領域４０９を形成しているが、ゲート酸化膜４０８
を形成する前に行う方法もある。
【００７９】次に、図１１（ｄ）に示すように、フォト
レジスト等のパタンをマスクとし、公知の異方性エッチ
ングにより第１のポリシリコン膜４１２を選択的に除去
し、ゲート電極４１３を形成する。この後、フォトレジ
ストのマスクは剥離する。次に、図１１（ｅ）に示すよ
うに、ｎ形ＬＤＤ層４２０，ｐ形ＬＤＤ層４２１をそれ
ぞれ形成し、次いで、第２の酸化膜４３７を成長する。
尚、本実施の形態では、コレクタ領域４１１およびｐ形
ペース領域４０９を、図１１（ｃ）の工程で形成してい
るが、本工程での、第２の酸化膜４３７の成長前に、こ
れらの領域の形成を行っても良い。
レジスト等のパタンをマスクとし、公知の異方性エッチ
ングにより第１のポリシリコン膜４１２を選択的に除去
し、ゲート電極４１３を形成する。この後、フォトレジ
ストのマスクは剥離する。次に、図１１（ｅ）に示すよ
うに、ｎ形ＬＤＤ層４２０，ｐ形ＬＤＤ層４２１をそれ
ぞれ形成し、次いで、第２の酸化膜４３７を成長する。
尚、本実施の形態では、コレクタ領域４１１およびｐ形
ペース領域４０９を、図１１（ｃ）の工程で形成してい
るが、本工程での、第２の酸化膜４３７の成長前に、こ
れらの領域の形成を行っても良い。
【００８０】次に、図１２（ｆ）に示すように、フォト
レジスト等のパタンをマスクとして用い、第２の酸化膜
４３７を選択的に除去してエミッタコンタクト４１０お
よびコレクタコンタクト４２６を開孔した後、それらの
上に、膜厚１５０〜４００ｎｍ程度に、第２のポリシリ
コン膜４４２を成長する。尚、この際に第２のポリシリ
コン膜４４２は、ノンドープで成長しても良いし、リン
やヒ素などの不純物を、１×１０18〜１×１０21ｃｍ-3
ドープした状態で成長しても良い。
レジスト等のパタンをマスクとして用い、第２の酸化膜
４３７を選択的に除去してエミッタコンタクト４１０お
よびコレクタコンタクト４２６を開孔した後、それらの
上に、膜厚１５０〜４００ｎｍ程度に、第２のポリシリ
コン膜４４２を成長する。尚、この際に第２のポリシリ
コン膜４４２は、ノンドープで成長しても良いし、リン
やヒ素などの不純物を、１×１０18〜１×１０21ｃｍ-3
ドープした状態で成長しても良い。
【００８１】次に、図１２（ｇ）に示すように、フォト
レジスト等のパタンをマスクとし、公知の異方性エッチ
ングにより第２のポリシリコン膜４４２を選択的に除去
してエミッタ引き出し電極４１４を形成する。引き続い
てさらに、そのフォトレジストのマスクと第２の酸化膜
４３７をマスクとしてエッチングを行い、コレクタトレ
ンチ４２４を形成する。この後、フォトレジストのマス
クは剥離する。尚、これらのエッチングは、同一条件で
連続的に行っても良いし、複数のステップで多段階に分
けて行っても良い。
レジスト等のパタンをマスクとし、公知の異方性エッチ
ングにより第２のポリシリコン膜４４２を選択的に除去
してエミッタ引き出し電極４１４を形成する。引き続い
てさらに、そのフォトレジストのマスクと第２の酸化膜
４３７をマスクとしてエッチングを行い、コレクタトレ
ンチ４２４を形成する。この後、フォトレジストのマス
クは剥離する。尚、これらのエッチングは、同一条件で
連続的に行っても良いし、複数のステップで多段階に分
けて行っても良い。
【００８２】次に、図１２（ｈ）に示すように、公知の
異方性エッチングを用いるなどにより、ゲート電極４１
３の側壁に第２の酸化膜４３７からなるサイドウォール
４１９を形成する。この時、図からも明らかなように、
第２の酸化膜４３７は、エミッタ引き出し電極４１４の
下に一部を残し、ベース領域上から除去される。次に、
図１２（ｉ）に示すように、リンやヒ素などの不純物を
イオン注入することにより、ｎＭＯＳのｎ+ 形ソース・
ドレイン４２２を形成する。同時に、コレクタトレンチ
４２４の底に、ｎ+ 形拡散層４２８を形成する。続い
て、ボロン、ＢＦ2 等の不純物をイオン注入することに
より、ｐＭＯＳのｐ+ 形ソース・ドレイン４２３および
ｐ+ 形グラフトベース４１６を形成する。
異方性エッチングを用いるなどにより、ゲート電極４１
３の側壁に第２の酸化膜４３７からなるサイドウォール
４１９を形成する。この時、図からも明らかなように、
第２の酸化膜４３７は、エミッタ引き出し電極４１４の
下に一部を残し、ベース領域上から除去される。次に、
図１２（ｉ）に示すように、リンやヒ素などの不純物を
イオン注入することにより、ｎＭＯＳのｎ+ 形ソース・
ドレイン４２２を形成する。同時に、コレクタトレンチ
４２４の底に、ｎ+ 形拡散層４２８を形成する。続い
て、ボロン、ＢＦ2 等の不純物をイオン注入することに
より、ｐＭＯＳのｐ+ 形ソース・ドレイン４２３および
ｐ+ 形グラフトベース４１６を形成する。
【００８３】尚、これらのイオン注入は、サイドウォー
ル４１９端での結晶欠陥を防ぐため、前述したように５
〜２０ｎｍ程度の薄い酸化膜を介して行っても良いし、
また、第２の酸化膜４３７を異方性エッチングしてサイ
ドウォール形成する際に、５一１０ｎｍ程度残存させて
行っても良い。この実施の形態４では、後者の方法を用
いている。さらに、エミッタ引き出し電極４１４を形成
する第２のポリシリコン膜４４２をノンドープの状態で
成長した場合、エミッタ引き出し電極４１４への不純物
の導入は、ｎＭＯＳのｎ+ 形ソース・ドレイン４２２形
成の際の不純物のイオン注入により行っても良い。ま
た、別に工程を追加し、リンやヒ素などの不純物を導入
するようにしても良い。
ル４１９端での結晶欠陥を防ぐため、前述したように５
〜２０ｎｍ程度の薄い酸化膜を介して行っても良いし、
また、第２の酸化膜４３７を異方性エッチングしてサイ
ドウォール形成する際に、５一１０ｎｍ程度残存させて
行っても良い。この実施の形態４では、後者の方法を用
いている。さらに、エミッタ引き出し電極４１４を形成
する第２のポリシリコン膜４４２をノンドープの状態で
成長した場合、エミッタ引き出し電極４１４への不純物
の導入は、ｎＭＯＳのｎ+ 形ソース・ドレイン４２２形
成の際の不純物のイオン注入により行っても良い。ま
た、別に工程を追加し、リンやヒ素などの不純物を導入
するようにしても良い。
【００８４】次に、図１３（ｊ）に示すように、公知の
方法により、チタン，コバルト，ニッケル等の金属を用
い、ゲート電極４１３、エミッタ引き出し電極４１４、
コレクタトレンチ４２４の底および側壁部、ｎ+ 形ソー
ス・ドレイン４２２、ｐ+ 形ソース・ドレイン４２３お
よびｐ+ 形グラフトベース４１６の各表面をシリサイド
化してシリサイド層４２５を形成する。次に、図１３
（ｋ）に示すように、公知の方法により、例えば、５０
ｎｍの酸化膜（ＴＥＯＳ−ＳｉＯ2 膜）と、８００ｎｍ
のＢＰＳＧ（ｂｏｒｏｎ−ｐｈｏｓｐｈｏｒｕｓ−ｓｉ
ｌｉｃａｔｅ−ｇｌａｓｓ）で構成された層間絶縁膜４
２７を形成する。次いで、その層間絶縁膜４２７の所定
位置にコンタクトを開孔し、バリアメタル（図中に示し
ていない）を介してコンタクトプラグ４２９を形成す
る。そして、そのコンタクトプラグ４２９に接続するよ
うに、層間絶縁膜４２７上に金属配線４３０を形成す
る。
方法により、チタン，コバルト，ニッケル等の金属を用
い、ゲート電極４１３、エミッタ引き出し電極４１４、
コレクタトレンチ４２４の底および側壁部、ｎ+ 形ソー
ス・ドレイン４２２、ｐ+ 形ソース・ドレイン４２３お
よびｐ+ 形グラフトベース４１６の各表面をシリサイド
化してシリサイド層４２５を形成する。次に、図１３
（ｋ）に示すように、公知の方法により、例えば、５０
ｎｍの酸化膜（ＴＥＯＳ−ＳｉＯ2 膜）と、８００ｎｍ
のＢＰＳＧ（ｂｏｒｏｎ−ｐｈｏｓｐｈｏｒｕｓ−ｓｉ
ｌｉｃａｔｅ−ｇｌａｓｓ）で構成された層間絶縁膜４
２７を形成する。次いで、その層間絶縁膜４２７の所定
位置にコンタクトを開孔し、バリアメタル（図中に示し
ていない）を介してコンタクトプラグ４２９を形成す
る。そして、そのコンタクトプラグ４２９に接続するよ
うに、層間絶縁膜４２７上に金属配線４３０を形成す
る。
【００８５】以上説明したように、この実施の形態４の
バイポーラトランジスタの構造は、ｐ形シリコン基板４
０１上にコレクタ領域４１１を持ち、コレクタ領域４１
１内のコレクタコンタクト４２６部にのみ、コレクタ接
続領域４０６ａを持つ。また、コレクタコンタクト４２
６とｐ形ベース領域４０９は、コレクタ領域４１１の表
面に形成された素子分離酸化膜４０７によって分離され
ている。
バイポーラトランジスタの構造は、ｐ形シリコン基板４
０１上にコレクタ領域４１１を持ち、コレクタ領域４１
１内のコレクタコンタクト４２６部にのみ、コレクタ接
続領域４０６ａを持つ。また、コレクタコンタクト４２
６とｐ形ベース領域４０９は、コレクタ領域４１１の表
面に形成された素子分離酸化膜４０７によって分離され
ている。
【００８６】また、コレクタコンタクト４２６部では、
コレクタ領域４１１内の不純物濃度のピークの部分にぶ
つかるように、コレクタトレンチ４２４が形成され、ま
たコレクタトレンチの底部には、ＣＭＯＳのｎ+ 形ソー
ス・ドレイン注入の際に形成された不純物領域が形成さ
れている。また、コレクタトレンチ４２４の側壁部およ
び底部の表面にはシリサイド層４２５が形成され、バリ
アメタル（図中には示していない）を介し、コンタクト
プラグ４２９に接続している。そして、このコンタクト
プラグ４２９が、層間絶縁膜４２７上に形成された、金
属配線４３０に接続している。尚、ｎ+ 形拡散層４２８
の不純物のピーク濃度の部分が、コレクタ領域４１１内
の不純物濃度がピークの部分にぶつかるように、コレク
タトレンチ４２４の底部が、コレクタ領域４１１内の不
純物濃度がピークの部分より少し浅く形成されていても
良い。
コレクタ領域４１１内の不純物濃度のピークの部分にぶ
つかるように、コレクタトレンチ４２４が形成され、ま
たコレクタトレンチの底部には、ＣＭＯＳのｎ+ 形ソー
ス・ドレイン注入の際に形成された不純物領域が形成さ
れている。また、コレクタトレンチ４２４の側壁部およ
び底部の表面にはシリサイド層４２５が形成され、バリ
アメタル（図中には示していない）を介し、コンタクト
プラグ４２９に接続している。そして、このコンタクト
プラグ４２９が、層間絶縁膜４２７上に形成された、金
属配線４３０に接続している。尚、ｎ+ 形拡散層４２８
の不純物のピーク濃度の部分が、コレクタ領域４１１内
の不純物濃度がピークの部分にぶつかるように、コレク
タトレンチ４２４の底部が、コレクタ領域４１１内の不
純物濃度がピークの部分より少し浅く形成されていても
良い。
【００８７】以上説明したように、この実施の形態４に
おいても、ｎ+ 形埋め込み層とエピタキシャル層をなく
し、高エネルギー注入によりコレクタ領域を形成するよ
うにしている。この結果、熱履歴により不純物領域が必
要以上に広がることで、微細化が阻害されるという問題
が解消されている。また、コレクタトレンチ４２４底部
において、コレクタとなるコレクタ領域４１１と、金属
配線４３０に接続するコンタクトプラグ４２９とを直接
接続するようにしている。このため、この実施の形態４
によれば、コレクタ抵抗の増加がない。
おいても、ｎ+ 形埋め込み層とエピタキシャル層をなく
し、高エネルギー注入によりコレクタ領域を形成するよ
うにしている。この結果、熱履歴により不純物領域が必
要以上に広がることで、微細化が阻害されるという問題
が解消されている。また、コレクタトレンチ４２４底部
において、コレクタとなるコレクタ領域４１１と、金属
配線４３０に接続するコンタクトプラグ４２９とを直接
接続するようにしている。このため、この実施の形態４
によれば、コレクタ抵抗の増加がない。
【００８８】そして、コレクタトレンチ４２４は、ゲー
ト電極４１３，エミッタ引き出し電極４１４の形成に引
き続いて、フォトレジストのパタンと素子分離酸化膜４
０７をそれぞれマスクとしたエッチングにより形成する
ようにしている。したがって、工程が増加することがな
い。すなわち、この実施の形態４においても、ＣＭＯＳ
とバイポーラトランジスタ形成での各工程の共用化によ
り、ＢｉＣＭＯＳの工程数が多いと言う本質的な問題を
解決することが可能となっている。
ト電極４１３，エミッタ引き出し電極４１４の形成に引
き続いて、フォトレジストのパタンと素子分離酸化膜４
０７をそれぞれマスクとしたエッチングにより形成する
ようにしている。したがって、工程が増加することがな
い。すなわち、この実施の形態４においても、ＣＭＯＳ
とバイポーラトランジスタ形成での各工程の共用化によ
り、ＢｉＣＭＯＳの工程数が多いと言う本質的な問題を
解決することが可能となっている。
【００８９】また、実施の形態４では、図１３（ｊ），
（ｋ）から明らかなように、コレクタトレンチ４２４の
側壁部にはサイドウォール４１９が形成されないので、
少なくともコレクタトレンチ４２４の底面または側面の
全面にわたってシリサイド層を形成することができ、コ
レクタ抵抗の低減を実現できる。そして、この実施の形
態４によれば、前述した図１０に示す問題を解消するこ
とができる。
（ｋ）から明らかなように、コレクタトレンチ４２４の
側壁部にはサイドウォール４１９が形成されないので、
少なくともコレクタトレンチ４２４の底面または側面の
全面にわたってシリサイド層を形成することができ、コ
レクタ抵抗の低減を実現できる。そして、この実施の形
態４によれば、前述した図１０に示す問題を解消するこ
とができる。
【００９０】すなわち、この実施の形態４によれば、次
に示すような場合においても、トレンチコレクタの側壁
部と底部にシリサイド層が形成されていて、シリサイド
層は層抵抗が〜２Ω／□と非常に低いことから、コレク
タ抵抗の増加やばらつきを抑えることができる。すなわ
ち、図１０（ａ）に示したように、コレクタトレンチの
底部にコンタクトエッチングを行った際に層間絶縁膜の
残り９３６が生じ、コンタクトプラグ９２９がコレクタ
トレンチの底部まで届かない場合や、図１０（ｂ）に示
したように、コンタクトの位置合わせにずれが生じ、コ
ンタクトプラグ９２９がトレンチコレクタ内の側壁と接
する場合である。
に示すような場合においても、トレンチコレクタの側壁
部と底部にシリサイド層が形成されていて、シリサイド
層は層抵抗が〜２Ω／□と非常に低いことから、コレク
タ抵抗の増加やばらつきを抑えることができる。すなわ
ち、図１０（ａ）に示したように、コレクタトレンチの
底部にコンタクトエッチングを行った際に層間絶縁膜の
残り９３６が生じ、コンタクトプラグ９２９がコレクタ
トレンチの底部まで届かない場合や、図１０（ｂ）に示
したように、コンタクトの位置合わせにずれが生じ、コ
ンタクトプラグ９２９がトレンチコレクタ内の側壁と接
する場合である。
【００９１】さらに、本発明の実施の形態４による別の
実現例を、図１４（ａ）〜（ｃ）に示す。図１４（ａ）
〜（ｃ）は、実施の形態４おける、図１３（ｊ）の製造
工程の断面図に相当し、特にコレクタトレンチ４２４部
分を示している。また、図１４において示されている符
号は、図１２と同様である。図１４（ａ）は、コレクタ
接続領域４０６ａを、コレクタ領域４１１より深く形成
した状態を示している。また、図１４（ｂ）は、コレク
タ接続領域４０６ａをコレクタ領域４１１より深く形成
し、加えて、コレクタトレンチ４２４もコレクタ領域４
１１より深く形成した状態を示している。
実現例を、図１４（ａ）〜（ｃ）に示す。図１４（ａ）
〜（ｃ）は、実施の形態４おける、図１３（ｊ）の製造
工程の断面図に相当し、特にコレクタトレンチ４２４部
分を示している。また、図１４において示されている符
号は、図１２と同様である。図１４（ａ）は、コレクタ
接続領域４０６ａを、コレクタ領域４１１より深く形成
した状態を示している。また、図１４（ｂ）は、コレク
タ接続領域４０６ａをコレクタ領域４１１より深く形成
し、加えて、コレクタトレンチ４２４もコレクタ領域４
１１より深く形成した状態を示している。
【００９２】そして、図１４（ｃ）は、コレクタ接続領
域４０６ａはコレクタ領域４１１より浅く形成し、コレ
クタトレンチ４２４はコレクタ接続領域４０６ａより深
く、かつ、コレクタ領域４１１より浅く形成した状態を
示している。尚、第１４図（ａ）〜（ｃ）の各図におい
て、本発明の構造であるコレクタ接続領域４０６ａまた
はコレクタ領域４１１の不純物のピークにコレクタトレ
ンチ４２４の底面が直接、もしくはｎ+ 形拡散層４２８
を介し間接的に接するようにコレクタトレンチ４２４を
設ける組み合わせは、各図に示したようになることは、
当業者であれば容易に理解することができる。
域４０６ａはコレクタ領域４１１より浅く形成し、コレ
クタトレンチ４２４はコレクタ接続領域４０６ａより深
く、かつ、コレクタ領域４１１より浅く形成した状態を
示している。尚、第１４図（ａ）〜（ｃ）の各図におい
て、本発明の構造であるコレクタ接続領域４０６ａまた
はコレクタ領域４１１の不純物のピークにコレクタトレ
ンチ４２４の底面が直接、もしくはｎ+ 形拡散層４２８
を介し間接的に接するようにコレクタトレンチ４２４を
設ける組み合わせは、各図に示したようになることは、
当業者であれば容易に理解することができる。
【００９３】
【発明の効果】以上説明したように、この発明では、コ
レクタ領域は半導体基板表面より形成された不純物領域
により構成するようにした。そして、コレクタ領域の中
で絶縁層によって領域を区画されたコレクタ引き出し領
域に溝などの凹部を設け、この底部よりコレクタ引き出
し電極を形成するようにした。したがって、この発明に
よれば、コレクタ引き出しのために不純物の埋め込み層
などを形成し、加えてエピタキシャル層を形成すること
なく、コレクタ領域を形成できる。この結果、この発明
によれば、不純物の埋め込み層がないので、バイポーラ
トランジスタのトランジスタサイズの微細化を可能に
し、また、製造工程数を減らすことができる。そして、
凹部の底よりコレクタ引き出し電極を形成するようにし
たので、コレクタ抵抗を増加させることがない。
レクタ領域は半導体基板表面より形成された不純物領域
により構成するようにした。そして、コレクタ領域の中
で絶縁層によって領域を区画されたコレクタ引き出し領
域に溝などの凹部を設け、この底部よりコレクタ引き出
し電極を形成するようにした。したがって、この発明に
よれば、コレクタ引き出しのために不純物の埋め込み層
などを形成し、加えてエピタキシャル層を形成すること
なく、コレクタ領域を形成できる。この結果、この発明
によれば、不純物の埋め込み層がないので、バイポーラ
トランジスタのトランジスタサイズの微細化を可能に
し、また、製造工程数を減らすことができる。そして、
凹部の底よりコレクタ引き出し電極を形成するようにし
たので、コレクタ抵抗を増加させることがない。
【図１】 この発明の実施の形態１における半導体集積
回路の構造および製造方法を説明するための断面図であ
る。
回路の構造および製造方法を説明するための断面図であ
る。
【図２】 図１につづく、実施の形態１における半導体
集積回路の構造および製造方法を説明するための断面図
である。
集積回路の構造および製造方法を説明するための断面図
である。
【図３】 この発明の実施の形態２における半導体集積
回路の構造および製造方法を説明するための断面図であ
る。
回路の構造および製造方法を説明するための断面図であ
る。
【図４】 図３につづく、実施の形態２における半導体
集積回路の構造および製造方法を説明するための断面図
である。
集積回路の構造および製造方法を説明するための断面図
である。
【図５】 図４につづく、実施の形態２における半導体
集積回路の構造および製造方法を説明するための断面図
である。
集積回路の構造および製造方法を説明するための断面図
である。
【図６】 コレクタ引き出し用のコンタクトプラグが、
コレクタトレンチの底部でのみ接続している場合のコレ
クタ抵抗の実測値を示す特性図である。
コレクタトレンチの底部でのみ接続している場合のコレ
クタ抵抗の実測値を示す特性図である。
【図７】 この発明の実施の形態３における半導体集積
回路の構造および製造方法を説明するための断面図であ
る。
回路の構造および製造方法を説明するための断面図であ
る。
【図８】 図７につづく、実施の形態３における半導体
集積回路の構造および製造方法を説明するための断面図
である。
集積回路の構造および製造方法を説明するための断面図
である。
【図９】 図８につづく、実施の形態３における半導体
集積回路の構造および製造方法を説明するための断面図
である。
集積回路の構造および製造方法を説明するための断面図
である。
【図１０】 実施の形態３における問題点を説明するた
めの断面図である。
めの断面図である。
【図１１】 この発明の実施の形態４における半導体集
積回路の構造および製造方法を説明するための断面図で
ある。
積回路の構造および製造方法を説明するための断面図で
ある。
【図１２】 図１１につづく、実施の形態４における半
導体集積回路の構造および製造方法を説明するための断
面図である。
導体集積回路の構造および製造方法を説明するための断
面図である。
【図１３】 図１２につづく、実施の形態４における半
導体集積回路の構造および製造方法を説明するための断
面図である。
導体集積回路の構造および製造方法を説明するための断
面図である。
【図１４】 本発明の実施の形態４による別の実現例を
示す断面図である。
示す断面図である。
【図１５】 第１の従来技術におけるバイポーラトラン
ジスタの構造および製造方法を説明するための断面図で
ある。
ジスタの構造および製造方法を説明するための断面図で
ある。
【図１６】 第２の従来技術におけるバイポーラトラン
ジスタの構造および製造方法を説明するための断面図で
ある。
ジスタの構造および製造方法を説明するための断面図で
ある。
【図１７】 第３の従来技術におけるバイポーラトラン
ジスタの構造および製造方法を説明するための断面図で
ある。
ジスタの構造および製造方法を説明するための断面図で
ある。
【図１８】 バイポーラトランジスタのコレクタ−エミ
ッタ間に１．０Ｖの電圧を印加した場合のコレクタ抵抗
に対するＤＣ特性の依存性を示した特性図である。
ッタ間に１．０Ｖの電圧を印加した場合のコレクタ抵抗
に対するＤＣ特性の依存性を示した特性図である。
１０１…シリコン基板、１０２…ｐ形ウエル領域、１０
６…ｎ形ウエル領域、１０６ａ…コレクタ領域、１０７
…素子分離酸化膜、１０８…ゲート酸化膜、１０９…ｐ
形ベース領域、１１０…エミッタコンタクト、１１２…
第１のポリシリコン膜、１１３…ゲート電極、１１４…
エミッタ引き出し電極、１１６…ｐ+ 形グラフトベー
ス、１１９…サイドウォール、１２０…ｎ形ＬＤＤ層、
１２１…ｐ形ＬＤＤ層、１２２…ｎ+ 形ソース・ドレイ
ン、１２３…ｐ+ 形ソース・ドレイン、１２４…コレク
タトレンチ（凹部）、１２５，１２５ａ…シリサイド
層、１２６…コレクタコンタクト、１２７…層間絶縁
膜、１２８…ｎ+ 形拡散層、１２９…コンタクトプラ
グ、１３０…金属配線。
６…ｎ形ウエル領域、１０６ａ…コレクタ領域、１０７
…素子分離酸化膜、１０８…ゲート酸化膜、１０９…ｐ
形ベース領域、１１０…エミッタコンタクト、１１２…
第１のポリシリコン膜、１１３…ゲート電極、１１４…
エミッタ引き出し電極、１１６…ｐ+ 形グラフトベー
ス、１１９…サイドウォール、１２０…ｎ形ＬＤＤ層、
１２１…ｐ形ＬＤＤ層、１２２…ｎ+ 形ソース・ドレイ
ン、１２３…ｐ+ 形ソース・ドレイン、１２４…コレク
タトレンチ（凹部）、１２５，１２５ａ…シリサイド
層、１２６…コレクタコンタクト、１２７…層間絶縁
膜、１２８…ｎ+ 形拡散層、１２９…コンタクトプラ
グ、１３０…金属配線。
Claims (13)
- 【請求項１】 第１導電形の半導体基板表面より形成さ
れた第２導電形のコレクタ領域，前記コレクタ領域内の
表面より形成された第１導電形のベース領域，前記ベー
ス領域内の表面より形成された第２導電形のエミッタ領
域から構成されたバイポーラトランジスタと、 絶縁層によって領域を区画され、前記コレクタ領域の前
記ベース領域以外に形成されたコレクタ引き出し領域
と、 前記コレクタ引き出し領域に、前記コレクタ領域の不純
物分布がピーク濃度を示す深さまで形成された凹部と、 前記凹部底にオーミック接続して引き出された前記コレ
クタ領域に接続するコレクタ引き出し電極とを備えたこ
とを特徴とする半導体集積回路。 - 【請求項２】 第１導電形の半導体基板表面より形成さ
れた第２導電形のコレクタ領域，前記コレクタ領域内の
表面より形成された第１導電形のベース領域，前記ベー
ス領域内の表面より形成された第２導電形のエミッタ領
域から構成されたバイポーラトランジスタと、 絶縁層によって領域を区画され、前記コレクタ領域の前
記ベース領域以外に形成されたコレクタ引き出し領域
と、 前記コレクタ引き出し領域に形成され、前記コレクタ領
域より高濃度に第２導電形の不純物が導入されたコレク
タ接続領域と、 前記コレクタ接続領域もしくは前記コレクタ領域の不純
物分布がピーク濃度を示す深さまで、前記コレクタ接続
領域内に形成された凹部と、 前記凹部底にオーミック接続して引き出された前記コレ
クタ領域に接続するコレクタ引き出し電極とを備えたこ
とを特徴とする半導体集積回路。 - 【請求項３】 第１導電形の半導体基板表面より形成さ
れた第２導電形のコレクタ領域，前記コレクタ領域内の
表面より形成された第１導電形のベース領域，前記ベー
ス領域内の表面より形成された第２導電形のエミッタ領
域から構成されたバイポーラトランジスタと、 絶縁層によって領域を区画され、前記コレクタ領域の前
記ベース領域以外に形成されたコレクタ引き出し領域
と、 前記コレクタ引き出し領域に、前記コレクタ領域の不純
物分布がピーク濃度を示す深さより浅く形成された凹部
と、 前記凹部底より前記コレクタ領域の不純物分布がピーク
濃度を示す深さまで形成された第２導電形の不純部が導
入された拡散層と、 前記凹部底にオーミック接続して引き出された前記コレ
クタ領域に接続するコレクタ引き出し電極とを備えたこ
とを特徴とする半導体集積回路。 - 【請求項４】 第１導電形の半導体基板表面より形成さ
れた第２導電形のコレクタ領域，前記コレクタ領域内の
表面より形成された第１導電形のベース領域，前記ベー
ス領域内の表面より形成された第２導電形のエミッタ領
域から構成されたバイポーラトランジスタと、 絶縁層によって領域を区画され、前記コレクタ領域の前
記ベース領域以外に形成されたコレクタ引き出し領域
と、 前記コレクタ引き出し領域に形成され、前記コレクタ領
域より高濃度に第２導電形の不純物が導入されたコレク
タ接続領域と、 前記コレクタ接続領域もしくは前記コレクタ領域の不純
物分布がピーク濃度を示す深さより浅く、前記コレクタ
接続領域内に形成された凹部と、 前記凹部底より前記コレクタ接続領域もしくは前記コレ
クタ領域の不純物分布がピーク濃度を示す深さまで形成
された第２導電形の不純部が導入された拡散層と、 前記凹部底にオーミック接続して引き出された前記コレ
クタ領域に接続するコレクタ引き出し電極とを備えたこ
とを特徴とする半導体集積回路。 - 【請求項５】 請求項１〜４いずれか１項記載の半導体
集積回路において、 前記バイポーラトランジスタに加え、 前記半導体基板に形成された第１導電形の第１のウエル
中に形成された第１のＭＯＳトランジスタと、 前記半導体基板に形成された第２導電形の第２のウエル
中に形成され、前記第１のＭＯＳトランジスタとはチャ
ネルの導電形が異なる第２のＭＯＳトランジスタとを備
えたことを特徴とする半導体集積回路。 - 【請求項６】 請求項１〜５いずれか１項記載の半導体
集積回路において、 前記凹部底に形成されたシリサイド層を備えたことを特
徴とする半導体集積回路。 - 【請求項７】 請求項１〜６いずれか１項記載の半導体
集積回路において、 前記コレクタ引き出し電極は、前記凹部側面ともオーミ
ック接続されていることを特徴とする半導体集積回路。 - 【請求項８】 請求項１〜７いずれか１項記載の半導体
集積回路において、 前記凹部側壁に形成されたシリサイド層を備えたことを
特徴とする半導体集積回路。 - 【請求項９】 第１導電形の半導体基板中に、絶縁層に
よって区画されたコレクタ引き出し領域を形成する工程
と、 前記コレクタ引き出し領域を含む領域に第２導電形の不
純物を導入することでコレクタ領域を形成する工程と、 前記コレクタ領域内の所定位置に第１導電形の不純物を
導入することでベース領域を形成する工程と、 前記ベース領域内の所定位置に第２導電形の不純物を導
入することでエミッタ領域を形成する工程と、 前記絶縁層をマスクとして前記半導体基板の前記コレク
タ引き出し領域を選択的に除去し、前記コレクタ領域の
不純物分布がピーク濃度を示す深さまで凹部を形成する
工程と、 前記凹部の底にオーミック接続するコレクタ引き出し電
極を形成する工程とを備えたことを特徴とする半導体集
積回路の製造方法。 - 【請求項１０】 第１導電形の半導体基板中に、絶縁層
によって区画されたコレクタ引き出し領域を形成する工
程と、 前記コレクタ引き出し領域を含む領域に第２導電形の不
純物を導入することでコレクタ領域を形成する工程と、 前記コレクタ引き出し領域に前記コレクタ領域より高濃
度に第２導電形の不純物を導入することでコレクタ接続
領域を形成する工程と、 前記コレクタ領域内の所定位置に第１導電形の不純物を
導入することでベース領域を形成する工程と、 前記ベース領域内の所定位置に第２導電形の不純物を導
入することでエミッタ領域を形成する工程と、 前記絶縁層をマスクとして前記半導体基板の前記コレク
タ引き出し領域を選択的に除去し、前記コレクタ領域も
しくは前記コレクタ接続領域の不純物分布がピーク濃度
を示す深さまで凹部を形成する工程と、 前記凹部の底にオーミック接続するコレクタ引き出し電
極を形成する工程とを備えたことを特徴とする半導体集
積回路の製造方法。 - 【請求項１１】 第１導電形の半導体基板中に、絶縁層
によって区画されたコレクタ引き出し領域を形成する工
程と、 前記コレクタ引き出し領域を含む領域に第２導電形の不
純物を導入することでコレクタ領域を形成する工程と、 前記コレクタ領域内の所定位置に第１導電形の不純物を
導入することでベース領域を形成する工程と、 前記ベース領域内の所定位置に第２導電形の不純物を導
入することでエミッタ領域を形成する工程と、 前記絶縁層をマスクとして前記半導体基板の前記コレク
タ引き出し領域を選択的に除去し、前記コレクタ領域の
不純物分布がピーク濃度を示す深さより浅く凹部を形成
する工程と、 前記凹部底より前記コレクタ領域の不純物分布がピーク
濃度を示す深さまで第２導電形の不純部を導入すること
で拡散層を形成する工程と、 前記凹部の底にオーミック接続するコレクタ引き出し電
極を形成する工程とを備えたことを特徴とする半導体集
積回路の製造方法。 - 【請求項１２】 第１導電形の半導体基板中に、絶縁層
によって区画されたコレクタ引き出し領域を形成する工
程と、 前記コレクタ引き出し領域を含む領域に第２導電形の不
純物を導入することでコレクタ領域を形成する工程と、 前記コレクタ引き出し領域に前記コレクタ領域より高濃
度に第２導電形の不純物を導入することでコレクタ接続
領域を形成する工程と、 前記コレクタ領域内の所定位置に第１導電形の不純物を
導入することでベース領域を形成する工程と、 前記ベース領域内の所定位置に第２導電形の不純物を導
入することでエミッタ領域を形成する工程と、 前記絶縁層をマスクとして前記半導体基板の前記コレク
タ引き出し領域を選択的に除去し、前記コレクタ領域も
しくは前記コレクタ接続領域の不純物分布がピーク濃度
を示す深さより浅く凹部を形成する工程と、 前記凹部底より前記コレクタ領域もしくは前記コレクタ
接続領域の不純物分布がピーク濃度を示す深さまで第２
導電形の不純部を導入することで拡散層を形成する工程
と、 前記凹部の底にオーミック接続するコレクタ引き出し電
極を形成する工程とを備えたことを特徴とする半導体集
積回路の製造方法。 - 【請求項１３】 請求項９〜１２いずれか１項記載の半
導体集積回路の製造方法において、 前記半導体基板に前記コレクタ領域の形成と同時に第２
導電形の不純物を導入することで第１のウエルを形成す
る工程と、 前記半導体基板に第１導電形の不純物を導入することで
第２のウエルを形成する工程と、 前記第１のウエル領域に第１のＭＯＳトランジスタを形
成する工程と、 前記第１のＭＯＳトランジスタとはチャネルの導電形が
異なる第２のＭＯＳトランジスタを前記第２のウエル領
域に形成する工程とを備えたことを特徴とする半導体集
積回路の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9171657A JP3003632B2 (ja) | 1997-06-27 | 1997-06-27 | 半導体集積回路およびその製造方法 |
| US09/105,458 US6265747B1 (en) | 1997-06-27 | 1998-06-26 | Semiconductor device having OHMIC connection that utilizes peak impurity concentration region |
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|---|---|---|---|
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| KR100302189B1 (ko) * | 1999-10-05 | 2001-11-02 | 윤종용 | 에스.오.아이(ｓｏｉ)구조를 갖는 반도체 소자 및 그 제조방법 |
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| US20030078827A1 (en) * | 2001-03-23 | 2003-04-24 | Hoffman George Harry | System, method and computer program product for strategic supply chain data collection |
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