JP2613598B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に係り、特に、高集積化可能な
超高速バイポーラ半導体装置に関する。

〔従来の技術〕

従来のバイポーラ半導体装置は、特開昭56−1556号公
報に記載されているように、シリコン基板の表面領域に
コレクタ用の高濃度埋込層が形成され、この埋込層の上
に単結晶シリコンからなる島が形成されている。１つの
単結晶シリコンの島には、トランジスタ動作に必要な活
性領域が形成されているが、この活性領域が形成された
単結晶シリコンの島以外に、単結晶シリコンからなる別
の島（サブコレクタ領域）が上記埋込層上に該埋込層と
接続して設けられており、このサブコレクタ領域を介し
て上記シリコン基板表面からコレクタ電極を取り出して
いた。

また、エミッタ領域と、ベース領域の分離には、ベー
ス電極引き出し電極表面に形成した絶縁膜を用い、さら
に、エミッタ電極とベース電極とは、互いに重複しない
ように、平面的に配置されていた。

〔発明が解決しようとする問題点〕

上記従来技術では、素子の微細化に伴い、トランジス
タ動作に必要な活性領域と、サブコレクタ領域の面積比
がほぼ同程度となり、トランジスタ面積が減少し難いと
いう問題点があった。

また、エミッタ電極と、ベース電極とは平面的に重複
しないように配置され、かつ、各電極間は所定の距離だ
け離す必要があり、素子の高集積化が難しいという問題
があった。

本発明の目的は、上記従来技術の問題点を解決し、比
較的簡単な工程で、高集積化可能な超高速バイポーラ半
導体装置を提供することにある。

〔問題点を解決するための手段〕

上記の目的は、コレクタ（トランジスタを逆方向動作
させるときは、エミッタ；以下同様）電極を素子分離溝
内に充填した低抵抗の導電膜を利用して引き出すことに
より達成される。

現在、トランジスタの素子分離には、選択酸化法が用
いられているが、これに代えて、シリコン基板に垂直方
向に深い溝を掘り、この溝を素子分離溝として用いるＵ
型素子分離法が提案されている（特開昭56−88150号公
報参照）。このＵ型素子分離法の方が選択酸化法よりも
微細化には有効である。ところで、このＵ型素子分離溝
は、埋込層の深さよりも深く形成するため、素子分子溝
内部に形成された絶縁膜に開孔部を設けることにより、
埋込層と溝内とを接続可能にすることができる。従っ
て、この素子分離溝内に絶縁膜を介して例えば、多結晶
シリコン等の低抵抗の導電膜を充填することにより、こ
の低抵抗の導電膜を介して半導体基板表面からコレクタ
（エミッタ）電極の取り出しが可能である。

すなわち、本発明の半導体装置は、半導体基体の表面
領域に形成された溝と、 水平方向に配置され、前記溝により電気的に分離され
た複数個のバイポーラトランジスタと、 前記溝の内側表面に形成された絶縁膜と、 前記溝内に前記絶縁膜を介して埋め込まれた低抵抗の
導電膜とを有し、 前記バイポーラトランジスタの少なくとも１つは、垂
直方向に配置された第１導電型のコレクタ領域およびエ
ミッタ領域と、前記コレクタ領域と前記エミッタ領域と
の間に配置された第２導電型のベース領域とを有し、前
記ベース領域の下に位置する前記コレクタ領域または前
記エミッタ領域の底部は、前記溝の底より高い位置にあ
り、 前記絶縁膜は、前記ベース領域の下に位置する前記コ
レクタ領域または前記エミッタ領域に通じる開口を有
し、 前記ベース領域と該ベース領域の下に位置する前記コ
レクタ領域または前記エミッタ領域との間に該コレクタ
領域または該エミッタ領域より低い濃度の不純物を含む
第１導電型のエピタキシャル成長層が形成され、 かつ、前記ベース領域の下に位置する前記コレクタ領
域または前記エミッタ領域は、前記開口を介して、電極
引き出し層である前記導電膜に電気的に接続され、前記
エピタキシャル成長層は前記絶縁膜により該導電膜と絶
縁されていることを特徴とする。

また、前記ベース領域の側面に接続された電極引き出
し層である低抵抗の導電膜が、シリコン層またはシリサ
イド層であることを特徴とする。

〔作用〕

本発明では、素子分離溝内部の低抵抗の導電膜を、溝
の充填層以外に配線層としても用いる。すなわち、素子
分離溝内部をコレクタ（エミッタ）電極引き出し領域と
して使用するものであり、従って、従来のサブコレクタ
（サブエミッタ）領域が不要となり、素子の微細化が実
現できる。

また、エミッタ電極とベース電極を平面的に重複する
ように配置できるので、両電極のパターニングのとき、
両者のマスク合わせ余裕が不要となり、トランジスタ面
積の縮小化が可能となる。

〔実施例〕

実施例１ 第１図は、本発明の第１の実施例の半導体装置の断面
図である。

図において、１はｐ型シリコン基板、２はコレクタ用
のｎ型埋込層、３はｎ型シリコン・エピタキシャル層、
４はｐ型拡散層（ベース領域）、６は低抵抗ｐ型拡散層
（ベース引き出し電極）、５はｎ型拡散層（エミッタ領
域）、13はエミッタ電極、14はベース電極、８、９、1
0、11は絶縁膜、100は素子分離溝、７は素子分離溝100
の内面に形成された絶縁膜、70は絶縁膜７に形成された
開孔部、12は素子分離溝100の内部に絶縁膜７を介して
埋め込まれた多結晶シリコン層である。

第２図〜第７図は、第１図の半導体装置の製造プロセ
スを示す工程断面図である。

まず、第２図に示すように,p型シリコン基板１の一部
にｎ型不純物を拡散してｎ型埋込層２を形成する。この
後、エピタキシャル成長技術を用いて、ｎ型シリコン・
エピタキシャル層３を成長させる。このとき、ｎ型埋込
層２からこのエピタキシャル層３への不純物拡散を抑え
るために、減圧、低温下でエピタキシャル成長させるこ
とが望ましい。続いて、ｎ型エピタキシャル層３の表面
に、例えば二酸化シリコン等の絶縁膜８を形成する。

この後、第３図に示すように、通常のホトリソグラフ
ィーおよびドライエッチング技術を用いて、ｎ型埋込層
２の周囲に、ｎ型埋込層２の拡散深さより深い、素子分
離溝100を設ける。次に、この素子分離溝100の内部に絶
縁膜７を形成する。本実施例では、絶縁膜７として、二
酸化シリコンを用いた。この後、ｎ型埋込層２に接した
側面の絶縁膜７の一部に開孔部70を設けた。

引き続き、第４図に示すように、素子分離溝100の内
部に絶縁膜７を介して誘導体材料を平坦に埋め込んで、
誘電体層12を形成し、素子分離溝100の表面を絶縁膜
８′で覆った。この誘電体材料として、本実施例では、
ｎ型多結晶シリコンを用いたが、他の低抵抗金属材料、
例えば、シリサイドなども適用可能である。この後、絶
縁膜８′の一部に開孔部101を設け、単結晶ｎ型エピタ
キシャル層３を露出させた。

引き続き、固相成長法などを用いて、第５図に示すよ
うに、エピタキシャル層３が露出した開孔部101上は単
結晶シリコン、それ以外の領域は多結晶シリコンとなる
ｐ型拡散層４を形成した。

次に、ベース領域およびベース引き出し電極以外のｐ
型拡散層４の領域を、通常のホトリソグラフィーおよび
ドライエッチング技術を用いて、第６図に示すように除
去した。次いで、ｐ型拡散層（ベース領域）４の表面
に、例えば、二酸化シリコン等の絶縁膜11を設けた。

この後、第７図に示すように、絶縁膜11の一部に開孔
部102を形成した後、ｎ型多結晶シリコン層13を堆積し
た。続いて、非酸化性雰囲気中で熱処理を行ない、ｎ型
多結晶シリコン層13からｎ型不純物を拡散させてｎ型拡
散層（エミッタ領域）５を形成した。再び、ｎ型多結晶
シリコン層13をエッチング加工して、所要部分にのみ多
結晶シリコン層13を残存させた。この後、ｎ型多結晶シ
リコン層（エミッタ電極）13の側壁に、スペーサとし
て、絶縁膜10を堆積した。このスペーサの幅は、絶縁膜
10の厚さにより、任意に制御可能である。次に、このス
ペーサをマスクとして用いて、ｐ型拡散層４のベース領
域以外の部分にｐ型不純物を導入して、低抵抗ｐ型拡散
層（ベース引き出し電極）６を形成する。すなわち、ス
ペーサの絶縁膜10の厚さを制御することにより、ｎ型拡
散層５とｐ型拡散層６との距離を制御できる。なお、こ
のｐ型拡散層６の少なくとも一部に、低抵抗配線材料で
あるシリサイドを用いることも可能である。

この後、絶縁膜９の一部に開孔部103を設けて、第１
図に示すように、素子表面全体に低抵抗配線材料、例え
ば、アルミニウム、多結晶シリコン、シリサイドなどを
堆積した。次いで、この配線層（ベース電極）14をパタ
ーニングした後、表面に絶縁膜11を堆積して、一部に電
極引き出し用開孔部を設けることにより、第１図に示す
本発明の素子構造が完成する。

なお、第８図に、第１図に垂直な方向の素子断面を示
す。15、16は、配線層である。

ｎ型拡散層５の開孔部は、絶縁膜９の一部にのみ示さ
れているが、開孔部の大きさを変えるのは可能である。
これらの構造は、素子の特性に応じて、最適化される。

実施例２ 第９図は、第１図に垂直な方向の第８図と同様の素子
断面図であり、本発明の第２の実施例を示す。第８図で
は、多結晶シリコン層13が絶縁膜９の全体を覆っている
に対して、第９図では、ｎ型多結晶シリコン層13が、絶
縁膜９上の途中で終端している。従って、本実施例の方
が、第８図に示すものより、ベース抵抗が低い利点があ
る。

実施例３ 第10図は、本発明の第３の実施例の半導体装置の断面
図である。本実施例では、ｎ型埋込層２とｐ型シリコン
基板１との間に、絶縁膜19が設けてある。この絶縁膜19
により、埋込層−基板間の寄生容量が減少するので、素
子特性が向上する。

実施例４ 第11図は、本発明の第４の実施例の半導体装置の断面
図である。本実施例では、ｎ型エピタキシャル層３を絶
縁膜８の平面より上部に設けている。すなわち、素子分
離溝100および絶縁膜８を形成した後、エピタキシャル
層３を成長させる。本素子構造では、ｐ型拡散層４の深
さを、基板表面からの不純物導入法、例えば、イオン打
込み法などを用いて、正確に制御できる利点がある。

以上、本発明の実施例を述べてきたが、本発明は、特
許請求の範囲内において種々の変形があり得ることは言
うまでもない。なお、上記すべての実施例において、ｎ
型、ｐ型のすべての導電型を逆転しても、本発明が適用
可能であることは言うまでもない。

〔発明の効果〕

以上説明したように、本発明によれば、素子分離溝内
部に充填した低抵抗の導電膜を用いて、コレクタ（ある
いはエミッタ）電極を引き出すため、従来のサブコレク
タ（サブエミッタ）領域を削減することができ、トラン
ジスタ面積を減少できる。また、エミッタ電極とベース
電極とを平面的に重複させて配置することにより、素子
の微細化が実現できる。この結果、従来型のトランジス
タと比較した場合、同一エミッタ面積のトランジスタ
で、素子面積を約1/2にすることができた。また、寄生
容量が低減するので、回路の遅延速度が30％低減でき
た。

【図面の簡単な説明】

第１図は、本発明の第１の実施例の半導体装置の断面
図、第２図〜第７図は、第１図の半導体装置の製造プロ
セスを示す工程断面図、第８図は、第１図に垂直方向の
断面図、第９図は、本発明の第２の実施例の第８図と同
様の断面図、第10図〜、第11図は、本発明の第３、第４
の実施例の半導体装置の断面図である。 １…ｐ型シリコン基板 ２…ｎ型埋込層 ３…ｎ型エピタキシャル層 ４…ｐ型拡散層 ５…ｎ型拡散層 ６…ｐ型拡散層またはシリサイド層 ７、８、８′、９、10、11、17、18、19…絶縁膜 12…ｎ型多結晶シリコン層（誘電体層） 13…ｎ型多結晶シリコン層 14…低抵抗配線層 15、16…配線層 70…開孔部 100…素子分離溝 101、102、103…開孔部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 徹 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭63−147367（ＪＰ，Ａ) 特開 昭60−241261（ＪＰ，Ａ) 特開 昭56−1556（ＪＰ，Ａ)

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】半導体基体の表面領域に形成された溝と、 水平方向に配置され、前記溝により電気的に分離された
   複数個のバイポーラトランジスタと、 前記溝の内側表面に形成された絶縁膜と、 前記溝内に前記絶縁膜を介して埋め込まれた低抵抗の導
   電膜とを有し、 前記バイポーラトランジスタの少なくとも１つは、垂直
   方向に配置された第１導電型のコレクタ領域およびエミ
   ッタ領域と、前記コレクタ領域と前記エミッタ領域との
   間に配置された第２導電型のベース領域とを有し、前記
   ベース領域の下に位置する前記コレクタ領域または前記
   エミッタ領域の底部は、前記溝の底より高い位置にあ
   り、 前記絶縁膜は、前記ベース領域の下に位置する前記コレ
   クタ領域または前記エミッタ領域に通じる開口を有し、 前記ベース領域と該ベース領域の下に位置する前記コレ
   クタ領域または前記エミッタ領域との間に該コレクタ領
   域または該エミッタ領域より低い濃度の不純物を含む第
   １導電型のエピタキシャル成長層が形成され、 かつ、前記ベース領域の下に位置する前記コレクタ領域
   または前記エミッタ領域は、前記開口を介して、電極引
   き出し層である前記導電膜に電気的に接続され、前記エ
   ピタキシャル成長層は前記絶縁膜により該導電膜と絶縁
   されていることを特徴とする半導体装置。
2. 【請求項２】前記ベース領域の側面に接続された電極引
   き出し層である低抵抗の導電膜が、シリコン層またはシ
   リサイド層であることを特徴とする特許請求の範囲第１
   項記載の半導体装置。