JP2690740B2 - 半導体集積回路装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、MISFET
を有する半導体集積回路装置に適用して有効な技術に関
するものである。

〔従来の技術〕

バイポーラトランジスタの高集積化及び高速化に最適
な技術として、「Extended Abstracts of the 16th Con
ference on Solid State Devices and Materials,論文
番号Ａ−４−2,Aug.1984.」に記載される技術がある。
この技術に記載されるバイポーラトランジスタの製造方
法の概要は次のとおりである。

まず、素子分離用絶縁膜で規定されたバイポーラトラ
ンジスタ形成領域内において、ｎ型エピタキシャル層の
主面上に窒化珪素膜を形成する。

次に、前記窒化珪素膜上に多結晶珪素膜を形成する。
この後、活性ベース領域、エミッタ領域の夫々の形成領
域が開口されるように、前記多結晶珪素膜をパターンニ
ングしてベース電極を形成する。

次に、前記ベース電極にｐ型不純物であるＢを導入す
る。この後、活性ベース領域及びエミッタ領域の夫々の
形成領域から露出する前記窒化珪素膜を耐酸化マスクと
して用い、ベース電極の表面を酸化して酸化珪素膜を形
成する。

次に、ベース電極の表面の酸化珪素膜を耐エッチング
マスクとして用い、活性ベース領域及びエミッタ領域の
夫々の形成領域に露出する窒化珪素膜をエッチングで除
去すると共に、その除去した領域側のベース電極の端部
の下部の窒化珪素膜をサイドエッチングで除去してアン
ダーカット部を形成する。

次に、前記アンダーカットを埋込むように、基板全面
に多結晶珪素膜を堆積する。この後、アンダーカット部
を除き、平坦な部分に堆積された多結晶珪素膜をRIE等
の異方性エッチングで除去し、活性ベース領域及びエミ
ッタ領域の夫々の形成領域のエピタキシャル層の表面を
露出させる。

次に、熱酸化を施し、アンダーカット部に埋込まれた
多結晶珪素膜の一部及び露出するエピタキシャル層の表
面に酸化珪素膜を形成する。

次に、ベース電極で規定された領域のエピタキシャル
層の主面部にｐ型不純物を導入し、ｐ型の活性ベース領
域を形成する。外部ベース領域は、ベース電極に導入さ
れたｐ型不純物がアンダーカット部に埋込まれた多結晶
珪素膜を通してエピタキシャル層の主面部に拡散するこ
とによって形成される。前記活性ベース領域はこの外部
ベース領域に接続される。

次に、基板全面に酸化珪素膜、多結晶珪素膜の夫々を
順次積層した後、これらの膜をRIE等の異方性エッチン
グで除去し、ベース電極で規定される領域内にエミッタ
開口を形成する。

次に、前記エミッタ開口を通して活性ベース領域に接
続するように多結晶珪素膜を形成し、この多結晶珪素膜
に所定のパターンニングを施してエミッタ電極を形成す
る。このエミッタ電極にはｎ型不純物が導入され、この
ｎ型不純物は活性ベース領域に拡散されてｎ型エミッタ
領域を形成する。

このように構成されるバイポーラトランジスタは、外
部ベース領域、活性ベース領域、エミッタ領域、エミッ
タ電極の夫々がベース電極に対して自己整合で形成する
ことができるので、高集積化を図ることができる特徴が
ある。また、バイポーラトランジスタは、ベース電極下
のアンダーカット部のサイドエッチング量及びアンダー
カット部に埋込まれた多結晶珪素膜の一部を酸化する量
でベース領域からのｐ型不純物の拡散する領域が規定さ
れるので、フォトリソグラフィ技術で形成される場合に
比べて小さい外部ベース領域を形成することができ、高
集積化を図ることができる特徴がある。

〔発明が解決しようとする課題〕

本発明者は、前述のバイポーラトランジスタの製造方
法を応用してMISFETを形成することについて検討した結
果、次のような問題点が生じることを見出した。

前記バイポーラトランジスタは、ベース電極の端部の
アンダーカット部に多結晶珪素膜を埋込んだ後、活性ベ
ース領域及びエミッタ領域の夫々の形成領域の多結晶珪
素膜をRIE等の異方性エッチングで除去している。とこ
ろが、この異方性エッチングは、多結晶珪素膜とエピタ
キシャル層とのエッチング選択比が小さい。このため、
活性ベース領域及びエミッタ領域の夫々の領域において
エピタキシャル層の表面がかなりオーバーエッチングさ
れるので、その表面の荒れが著しく、バイポーラトラン
ジスタの電気的特性を劣化させる。すなわち、MISFETに
前述の技術を単純に応用した場合、同様に、ベース電極
に対応するソース電極及びドレイン電極に規定された領
域内のゲート電極形成領域の基板表面が荒れるので、MI
SFETの電気的特性を劣化させる。

本発明の目的は、MISFETを有する半導体集積回路装置
において、高集積化及び高速化を図ると共に、電気的特
性を向上することが可能な技術を提供することにある。

本発明の他の目的は、前記MISFETのゲート電極形成領
域の基板表面の荒れを低減することによって、前記目的
を達成することが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。

MISFETを有する半導体集積回路装置において、珪素基
板の主面上に第１絶縁膜を介在させ珪素膜を主体とする
電極形成層を堆積させ、この電極形成層に前記珪素基板
と反対導電型の不純物を導入し、この電極形成層を異方
性エッチングでパターンニングし、所定の間隔で互いに
離隔されたソース電極、ドレイン電極の夫々を形成し、
互いに対向する側の前記ソース電極の端部、ドレイン電
極の端部の夫々の前記第１絶縁膜を等方性エッチングで
サイドエッチングし、アンダーカット部を形成し、この
アンダーカット部を埋込むように、基板全面に珪素膜を
堆積させ、前記アンダーカット部分を除き、前記珪素膜
を第２絶縁膜に形成し、この絶縁膜のソース電極とドレ
イン電極との間をエッチングで除去し、珪素基板の表面
を露出させ、この露出させた珪素基板の表面にゲート絶
縁膜を介在させてゲート電極を形成する工程とを備える
と共に、前記第２絶縁膜を形成する工程と同一製造工程
若しくはそれ以後の工程で、前記アンダーカット部に埋
込まれた珪素膜を通して、ソース電極、ドレイン電極の
夫々に導入された不純物を珪素基板の主面部に拡散さ
せ、ソース領域、ドレイン領域の夫々を形成する。

〔作 用〕

上述した手段によれば、前記電極形成層に異方性エッ
チングを施してソース電極、ドレイン電極の夫々を形成
する際に、電極形成層の下地の第１絶縁膜で珪素基板の
ゲート絶縁膜形成領域の表面を被覆しているので、その
表面が荒れることを低減することができると共に、前記
アンダーカット部分は除き、前記珪素膜を第２絶縁膜に
形成した後、この第２絶縁膜のゲート電極形成領域をエ
ッチングで除去したので、前記珪素基板と第２絶縁膜と
の間のエッチング選択比を大きくし、珪素基板のゲート
絶縁膜形成領域の表面が荒れることを低減することがで
きる。

また、前記アンダーカット部のサイドエッチング量及
び第２絶縁膜の形成量でソース電極、ドレイン電極の夫
々からソース領域、ドレイン領域の夫々を形成する不純
物を拡散する領域のサイズを規定することができるの
で、ソース領域、ドレイン領域の夫々のサイズを縮小
し、集積度を向上することができる。

また、前記ソース領域、ドレイン領域の夫々と珪素基
板とのpn接合容量を低減することができるので、動作速
度の高速化を図ることができる。

また、前記ソース領域、ドレイン領域の夫々とゲート
電極とをソース電極、ドレイン電極の夫々に対して自己
整合で形成することができるので、集積度を向上するこ
とができる。

以下、本発明の構成について、一実施例とともに説明
する。

なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。

〔発明の実施例〕

第１図（要部断面図）に示すのは、本発明の参考とな
る半導体集積回路装置のバイポーラトランジスタであ
る。

第１図に示すように、バイポーラトランジスタは珪素
基板の主面に構成されている。珪素基板は、p^-型半導体
基板１及びその主面上に成長させたn^-型エピタキシャル
層２で構成されている。バイポーラトランジスタ形成領
域において、半導体基板１とエピタキシャル層２との間
にはn⁺型半導体領域（埋込型コレクタ領域）３が設けら
れている。

バイポーラトランジスタは、素子分離用絶縁膜５、p⁺
型半導体領域４及び半導体基板１で構成される分離領域
でその領域を規定され、他の素子と電気的に分離されて
いる。素子分離用絶縁膜５はエピタキシャル層２を酸化
して形成されている。半導体領域４は、素子分離用絶縁
膜５下の半導体基板１とエピタキシャル層２との間に設
けられている。

バイポーラトランジスタは、主に、コレクタ領域、ベ
ース領域及びエミッタ領域からるnpn型で構成されてい
る。

コレクタ領域は、半導体領域（埋込型コレクタ領域）
３、エピタキシャル層２、図示しない電位引上用n⁺型半
導体領域で構成されている。電位引用用半導体領域は、
第１図に示す領域と異なる領域に素子分離用絶縁膜５で
その領域を規定され、半導体領域３に接続されている。
図示しないが、コレクタ領域は、前記電位引上用半導体
領域にコレクタ配線が接続されるように構成されてい
る。

ベース領域は、外部ベース領域として使用されるp⁺型
半導体領域12、活性ベース領域として使用されるｐ型半
導体領域15で構成されている。活性ベース領域である半
導体領域15は、外部ベース領域である半導体領域12で周
辺を囲まれたその中央部分に設けられている。この活性
ベース領域である半導体領域15は、外部ベース領域であ
る半導体領域12と電気的に接続して設けられている。半
導体領域12、15の夫々は、エピタキシャル層２の主面部
に設けられている。

外部ベース領域である半導体領域12は、アンダーカッ
ト部９に埋込まれた珪素膜10を介在させてベース電極７
に接続されている。ベース電極７は、一端側が活性ベー
ス領域である半導体領域15の周辺を囲むように絶縁膜
（第１絶縁膜）６上に設けられ、他端側が素子分離用絶
縁膜５の上部に引出されている。ベース電極７は、抵抗
値を低減するｐ型不純物（例えばＢ）が導入された多結
晶珪素膜で構成されている。前記珪素膜10は例えば多結
晶珪素膜で構成されている。ベース電極７の他端側は、
層間絶縁膜８及び17に形成された接続孔18を通してベー
ス配線19が接続されている。ベース配線19は、例えばア
ルミニウム膜か、或はCu又は及びSiが添加されたアルミ
ニウム合金膜で形成されている。

エミッタ領域はn⁺型半導体領域16で構成されている。
半導体領域16はベース電極７及びその側壁に形成された
絶縁膜（第２絶縁膜、サイドウォールスペーサ）11に規
定された領域内において、半導体領域15の主面部に構成
されている。半導体領域16は、絶縁膜11でその領域が規
定された接続孔（エミッタ開口）13を通してエミッタ電
極14が接続されている。エミッタ電極14は例えばｎ型不
純物（As又はＰ）が導入された多結晶珪素膜で構成され
ている。エミッタ電極14とベース電極７とは、ベース電
極７の上部に設けられた絶縁膜８及びベース電極７の側
壁に形成された絶縁膜11で電気的に分離されている。エ
ミッタ電極14には、層間絶縁膜17に形成された接続孔18
を通してエミッタ配線19が接続されている。エミッタ配
線19は、前記ベース配線19、図示しないコレクタ配線の
夫々と同一導電性材料で構成されている。

次に、前述のバイポーラトランジスタの製造方法につ
いて、第２図乃至第９図（各製造工程毎に示す要部断面
図）を用いて簡単に説明する。

まず、単結晶珪素からなるp^-型半導体基板１を用意す
る。

次に、バイポーラトランジスタ形成領域において、半
導体基板１の主面部にｎ型不純物を導入する。この後、
バイポーラトランジスタ形成領域間において、半導体基
板１の主面部にｐ型不純物を導入する。

次に、前記半導体基板１の主面上にn^-型エピタキシャ
ル層２を成長させ、珪素基板を構成する。前記エピタキ
シャル層２を成長させる工程によって、前記導入された
ｎ型不純物が引き伸し拡散されてn⁺型半導体領域３が形
成されと共に、前記導入されたｐ型不純物が引き伸し拡
散されてp⁺型半導体領域４が形成される。

次に、バイポーラトランジスタ形成領域間において、
エピタキシャル層２の主面を選択的に酸化し、素子分離
用絶縁膜５を形成する。素子分離用絶縁膜５は、半導体
領域４に接触する程度に形成される。

次に、バイポーラトランジスタ形成領域において、第
２図に示すように、エピタキシャル層２の主面上に絶縁
膜６を形成する。絶縁膜６は、エピタキシャル層２の主
面を酸化した酸化珪素膜で形成し、400〜600［Å］程度
の膜厚で形成する。この絶縁膜６は、主に、エピタキシ
ャル層２と後に形成されるベース電極（７）とを電気的
に分離すると共に、ベース電極（７）をパターンニング
する際のエッチングストッパ層として使用する。

次に、絶縁膜６の上部を含む基板全面にベース電極形
成層7Aを形成する。ベース電極形成層7Aは、例えば常圧
（1.0［torr］程度）CVDで堆積させた多結晶珪素膜で形
成し、2500〜3500［Å］程度の膜厚で形成する。なお、
ベース電極形成層7Aは、多結晶珪素膜の上部に高融点金
属膜若しく高融点金属シリサイド膜を積層した、多結晶
珪素膜を主体とする複合膜で形成してもよい。

次に、前記ベース電極形成層7Aにｐ型不純物（例えば
Ｂ）を高濃度に導入し、その抵抗値を低減させる。

次に、第３図に示すように、ベース電極形成層7Aの上
部全面に絶縁膜８を形成する。絶縁膜８は、例えばCVD
で堆積させた酸化珪素膜で形成し、2000〜3000［Å］程
度の膜厚で形成する。

次に、第４図に示すように、前記絶縁膜８及びベース
電極形成層7Aに所定のパターンニングを施し、ベース電
極７を形成する。このパターンニングは、ベース電極形
成層7Aの活性ベース領域、エミッタ領域の夫々の形成領
域を除去するように行う。パターンニングは、ベース電
極７の加工精度を高め、しかもベース電極７の側壁に急
峻な段差形状を有するように、RIE等の異方性エッチン
グで行う。異方性エッチングは、絶縁膜８、ベース電極
形成層7Aの夫々を順次重ね切りすることができる。エッ
チング液としては、例えばCHF₃,CF₄を使用する。

この異方性エッチングを施す際にはベース電極形成層
7Aの下地に形成された絶縁膜６がエッチングストッパ層
として使用され、この絶縁膜６は活性ベース領域、エミ
ッタ領域の夫々の形成領域のエピタキシャル層２の表面
を保護するようになっている。

次に、第５図に示すように、ベース電極７から露出す
る絶縁膜６を等方性エッチングでエッチングし除去する
と共に、この除去された側、すなわちベース電極７の活
性ベース領域、エミッタ領域及びエミッタ電極形成領域
側の端部の絶縁膜６をサイドエッチングで除去し、アン
ダーカット部９を形成する。アンダーカット部９は、例
えばベース電極７の端部から横方向に1000［Å］程度の
サイドエッチング量を有するように形成される。等方性
エッチング液としては、例えばフッ酸を使用する。

次に、第６図に示すように、前記アンダーカット部９
を埋込むように、基板全面に珪素膜10を形成する。珪素
膜10は、低圧（0.3［torr］程度又はそれ以下）CVDで堆
積した多結晶珪素膜で形成する。珪素膜10は、アンダー
カット部９を実質的に完全に埋込めるように、例えば20
0〜300［Å］程度の膜厚で形成する。本発明者の基礎研
究の結果によれば、低圧CVDで堆積される多結晶珪素膜
は、前述のように微細なサイズで形成されるアンダーカ
ット部９の内部に確実に埋込むことができる。アンダー
カット部９に埋込まれた珪素膜10はベース電極７の下面
に接続される。

次に、第７図に示すように、少なくとも、前記アンダ
ーカット部９部分を除き、前記珪素膜10を絶縁膜11に形
成する。絶縁膜11は、珪素膜10の全表面を熱酸化した酸
化珪素膜で形成される。アンダーカット部９に埋込まれ
た珪素膜10の一部具体的にはベース電極７の側壁から横
方向に約200〜300［Å］程度は絶縁膜11に形成される。

この絶縁膜11を形成する熱酸化工程によって、同第７
図に示すように、ベース電極７に導入されたｐ型不純物
がアンダーカット部９に残存する珪素膜10を通してエピ
タキシャル層２の主面部に拡散され、外部ベース領域と
して使用されるp⁺型半導体領域12が形成される。アンダ
ーカット部９のサイドエッチング量及びアンダーカット
部９に埋込まれた珪素膜10の一部を絶縁膜11に形成する
酸化量でベース電極７からｐ型不純物を拡散する領域の
サイズ（横方向に約700〜800［Å］程度）が規定される
ので、この外部ベース領域として使用される半導体領域
12は、フォトリソグラフィ技術での最小加工寸法に比べ
てかなり小さいサイズで形成することができる。この外
部ベース領域である半導体領域12は、ベース電極７に対
して自己整合で形成することができる。なお、外部ベー
ス領域である半導体領域12は、絶縁膜11を形成する工程
に限らず、この後の工程例えば活性ベース領域やエミッ
タ領域を形成する工程と同一工程、若しくは別工程で形
成してもよい。

次に、活性ベース領域、エミッタ領域、エミッタ電極
の夫々の形成領域において、前記絶縁膜11にその膜厚に
相当する分だけ除去して接続孔13を形成した後、第８図
に示すように、除去された領域に活性ベース領域として
使用されるｐ型半導体領域15を形成する。

前記絶縁膜11の除去はRIE等の異方性エッチングで行
う。この異方性エッチングの使用によって、ベース電極
７の側壁にサイドウォールスペーサとして使用される絶
縁膜11の一部を残存されることができる。絶縁膜11の残
存した一部はベース電極７に対して自己整合で形成され
る。この絶縁膜11は、珪素膜10を利用して形成されるの
で、ベース電極７と後に形成されるエミッタ電極（14）
とを電気的に分離するための絶縁膜を新たに堆積させる
工程をなくすことができる。また、残存した一部の絶縁
膜11の膜厚は異方性エッチング量で簡単に制御すること
ができ、しかもその膜厚はベース電極７の側壁から数千
［Å］程度と薄い膜厚で形成することができる。

また、絶縁膜11は、酸化珪素膜（SiO₂）で形成されて
いるので、異方性エッチングの際にエピタキシャル層
（Si）２とのエッチング選択比を大きくすることができ
る。エッチング選択比は、例えばSiO₂:Si＝10:1程度で
ある。したがって、活性ベース領域、エミッタ領域、エ
ミッタ電極の夫々の形成領域において、絶縁膜11の除去
に際してはエピタキシャル層２の表面の荒れを低減する
ことができる。

前記活性ベース領域である半導体領域15は、エピタキ
シャル層２の主面部にｐ型不純物をイオン内込みで導入
することによって形成することができる。このｐ型不純
物はベース電極７及びその側壁に残存する絶縁膜11に規
定された領域内つまり接続孔13内において導入されるの
で、半導体領域15はベース電極７に対して自己整合で形
成される。

次に、接続孔13を通して活性ベース領域である半導体
領域15に接続するようにエミッタ電極14を形成し、この
後、第９図に示すように、エミッタ領域として使用され
るn⁺型半導体領域16を形成する。

前記エミッタ電極14は、常圧CVDで堆積した多結晶珪
素膜で形成され、ｎ型不純物例えばAs又はＰを導入して
いる。

前記エミッタ領域である半導体領域16は、エミッタ電
極14を通して半導体領域15の主面部にｎ型不純物を導入
して形成する。また、半導体領域16は、エミッタ電極14
に導入されたｎ型不純物を半導体領域16に拡散して形成
してもよい。

このように、バイポーラトランジスタを有する半導体
集積回路装置において、珪素基板（1,2）の主面上に絶
縁膜６を介在させ珪素膜を主体とするベース電極形成層
7Aを堆積させ、このベース電極形成層7Aを異方性エッチ
ングでパターンニングしてベース電極７を形成し、この
ベース電極７のエミッタ電極形成領域側の端部の絶縁膜
６を等方性エッチングでサイドエッチングしてアンダー
カット部９を形成し、このアンダーカット部９を埋込む
ように基板全面に珪素膜10を堆積させ、前記アンダーカ
ット部９部分を除き、前記珪素膜10を絶縁膜11に形成
し、絶縁膜11のエミッタ電極形成領域をエッチングで除
去して珪素基板（２）の表面を露出させ、この露出させ
た珪素基板の表面にエミッタ電極14を形成することによ
り、前記ベース電極形成層7Aに異方性エッチングを施し
てベース電極７を形成する際に、ベース電極形成層7Aの
下地の絶縁膜６で珪素基板のエミッタ電極形成領域の表
面（２）を被覆しているので、その表面が荒れることを
低減することができると共に、前記アンダーカット部９
部分は除き、前記珪素膜10を絶縁膜11に形成した後、こ
の絶縁膜11のエミッタ電極形成領域をエッチングで除去
したので、前記珪素基板（２）と絶縁膜11との間のエッ
チング選択比を大きくし、珪素基板（２）のエミッタ電
極形成領域の表面が荒れることを低減することができ
る。この結果、バイポーラトランジスタの電気的特性を
向上することができる。

また、前記アンダーカット部９のサイドエッチング量
及び絶縁膜11の形成量（酸化量）でベース電極７からｐ
型不純物を拡散する領域のサイズを規定することができ
るので、外部ベース領域である半導体領域12のサイズを
縮小し、高集積化を図ることができる。

また、前記外部ベース領域である半導体領域12、活性
ベース領域である半導体領域15、エミッタ領域である半
導体領域16、エミッタ電極14の夫々をベース電極７に対
して自己整合で形成することができるので、製造工程に
おけるマスク合せ余裕寸法に相当する分、バイポーラト
ランジスタの面積を縮小し、高集積化を図ることができ
る。

また、前記外部ベース領域である半導体領域12は、ア
ンダーカット部９部分だけに小さいサイズで形成するこ
とができるので、コレクタ領域であるエピタキシャル層
２とのpn接合容量を低減し、動作速度の高速化を図るこ
とができる。

前記エミッタ領域である半導体領域16を形成する工程
の後に、層間絶縁膜17、接続孔18を順次形成する。

次に、前記第１図に示すように、エミッタ配線19、ベ
ース配線19及びコレクタ配線を形成する。これら一連の
製造工程を施すことによって、半導体集積回路装置は完
成する。

このように構成される半導体集積回路装置は、動作速
度の高速化を図る目的で構成する場合、バイポーラトラ
ンジスタのみで構成することが望ましいが、これに限定
されずバイポーラトランジスタに相補型MISFET（CMOS）
を組合わせた混在型で構成してもよい。

なお、前述したバイポーラトランジスタは、npn型バ
イポーラトランジスタに限定されず、pnp型バイポーラ
トランジスタに適用することもできる。この場合には、
主にコレクタ領域の表面の荒れを低減することができ
る。

（実 施 例） 本実施例はMISFETを有する半導体集積回路装置に本発
明を適用した例である。

本発明の実施例である半導体集積回路装置のMISFETを
第10図（要部断面図）で示す。

第10図に示すように、MISFETは珪素基板の主面に構成
されている。珪素基板は、p^-型半導体基板１及びその主
面部に形成されたｎ型ウエル領域20で構成されている。

MISFETは、素子分離用絶縁膜21でその領域を規定さ
れ、他の素子と電気的に分離されている。素子分離用絶
縁膜21はウエル領域20の主面を酸化して形成されてい
る。

MISFETは、主に、ウエル領域20、ゲート絶縁膜24、ゲ
ート電極26、ソース領域及びドレイン領域である一対の
p⁺型半導体領域23で構成されている。つまり、MISFETは
ｐチャネルで構成されている。

ウエル領域20はチャネル形成領域として使用される。

ソース領域である半導体領域23は、アンダーカット部
９に埋込まれた珪素膜10を介在させてソース電極（Ｓ）
22に接続されている。同様に、ドレイン領域である半導
体領域23は、アンダーカット部９に埋込まれた珪素膜10
を介在させてドレイン電極（Ｄ）22に接続されている。
ソース電極22、ドレイン電極22の夫々は、一端側が絶縁
膜（第１絶縁膜）６上に設けられ、他端側が素子分離用
絶縁膜21の上部に引出されている。前記実施例Ｉのベー
ス電極７と同様に、ソース電極22、ドレイン電極22の夫
々は、抵抗値を低減するｐ型不純物が導入された多結晶
珪素膜で構成されている。ソース電極22の他端側は接続
孔18を通してソース配線27に接続され、ドレイン電極22
の他端側は接続孔18を通してドレイン配線27（図示しな
い）に接続されている。ソース配線27、ドレイン配線27
の夫々は、例えばアルミニウム膜か、或はCu又は及びSi
が添加されたアルミニウム合金膜で形成されている。

ゲート電極26は、ソース電極22、ドレイン電極22、及
びそれらの側壁に形成された絶縁膜（第２絶縁膜）11に
規定された領域内つまり接続孔25内において、ウエル領
域20の主面上にゲート絶縁膜24を介在させて設けられて
いる。ゲート電極26は、例えばｎ型不純物（As又はＰ）
が導入された多結晶珪素膜で構成されている。ゲート電
極26には接続孔18を通してゲート配線27が接続されてい
る。

次に、前述のMISFETの製造方法について、第11図乃至
第18図（各製造工程毎に示す要部断面図）を用いて簡単
に説明する。

まず、単結晶珪素からなるp^-型半導体基板１を用意す
る。

次に、MISFET形成領域において、前記半導体基板１の
主面部にｎ型ウエル領域20を形成し、珪素基板を構成す
る。

次に、MISFET形成領域間において、ウエル領域20の主
面を選択的に酸化し、素子分離用絶縁膜21を形成する。

次に、MISFET形成領域において、第11図に示すよう
に、ウエル領域20の主面上に絶縁膜６を形成する。絶縁
膜６は、前記バイポーラトランジスタの絶縁膜６と同様
に、ウエル領域20と後に形成されるソース電極及びドレ
イン電極（22）とを電気的に分離すると共に、ソース電
極及びドレイン電極（22）をパターンニングする際のエ
ッチングストッパ層として使用する。

次に、絶縁膜６の上部を含む基板全面に電極形成層
（ソース及びドレイン電極形成層）22Aを形成する。電
極形成層22Aは、例えば常圧CVDで堆積させた多結晶珪素
膜で形成する。

次に、前記電極形成層22Aにｐ型不純物を高濃度に導
入し、その抵抗値を低減させる。

次に、第12図に示すように、電極形成層22Aの上部全
面に絶縁膜８を形成する。

次に、第13図に示すように、前記絶縁膜８及び電極形
成層22Aに所定のパターンニングを施し、ソース電極
（Ｓ）22及びドレイン電極（Ｄ）22を形成する。このパ
ターンニングは、電極形成層22Aのゲート電極形成領域
を除去するように行う。パターンニングはRIE等の異方
性エッチングで行う。

この異方性エッチングを施す際には電極形成層22Aの
下地に形成された絶縁膜６がエッチングストッパ層とし
て使用され、この絶縁膜６はゲート電極形成領域のウエ
ル領域20の表面を保護するようになっている。

次に、第14図に示すように、ソース電極（Ｓ）22、ド
レイン電極（Ｄ）22の夫々で規定された領域内に露出す
る絶縁膜６を等方性エッチングでエッチングし除去する
と共に、この除去された側すなわちゲート電極形成領域
側の端部の絶縁膜６をサイドエッチングで除去し、アン
ダーカット部９を形成する。

次に、第15図に示すように、前記アンダーカット部９
を埋込むように、基板全面に珪素膜10を形成する。珪素
膜10は低圧CVDで堆積した多結晶珪素膜で形成する。

次に、第16図に示すように、少なくとも、前記アンダ
ーカット部９部分を除き、前記珪素膜10を絶縁膜11に形
成する。絶縁膜11は珪素膜10の全表面を熱酸化した酸化
珪素膜で形成する。

この絶縁膜11を形成する熱酸化工程によって、同第16
図に示すように、ソース電極22、ドレイン電極22の夫々
に導入されたｐ型不純物がアンダーカット部９に残存す
る珪素膜10を通してウエル領域20の主面部に拡散され、
ソース領域及びドレイン領域である一対のp⁺型半導体領
域23が形成される。

次に、ゲート電極形成領域において、前記絶縁膜11を
その膜厚に相当する分だけ除去して接続孔25を形成した
後、第17図に示すように、除去されたウエル領域20の主
面上にゲート絶縁膜24を形成する。ゲート絶縁膜24は、
ウエル領域20の主面を酸化した酸化珪素膜で形成し、20
0〜300［Å］程度の膜厚で形成する。

前記絶縁膜11の除去はRIE等の異方性エッチングで行
う。この異方性エッチングの使用によって、ソース電極
22、ドレイン電極22の夫々の側壁にサイドウォールスペ
ーサとして使用される絶縁膜11の一部を残存されること
ができる。

また、前記バイポーラトランジスタと同様に、絶縁膜
11は酸化珪素膜で形成されているので、異方性エッチン
グの際にウエル領域20とのエッチング選択比を大きくす
ることができる。したがって、ゲート電極形成領域にお
いて、絶縁膜11の除去に際してはウエル領域20の表面の
荒れを低減することができる。

次に、第18図に示すように、接続孔25を通して、ウエ
ル領域20の主面上にゲート絶縁膜24を介在させてゲート
電極26を形成する。ゲート電極26は、例えば常圧CVDで
堆積した多結晶珪素膜で形成され、ｎ型不純物例えばＰ
又はAsを導入している。

このように、MISFETを有する半導体集積回路装置にお
いて、珪素基板（1,20）の主面上に絶縁膜６を介在さ
せ、珪素膜を主体とする電極形成層22Aを堆積させ、こ
の電極形成層22Aに前記珪素基板と反対導電型の不純物
を導入し、この電極形成層22Aを異方性エッチングでパ
ターンニングし、所定の間隔で互いに離隔されたソース
電極（Ｓ）22、ドレイン電極（Ｄ）22の夫々を形成し、
互いに対向する側の前記ソース電極22の端部、ドレイン
電極22の端部の夫々の絶縁膜６を等方性エッチングでサ
イドエッチングし、アンダーカット部９を形成し、この
アンダーカット部９を埋込むように、基板全面に珪素膜
10を堆積させ、前記アンダーカット部９部分を除き、前
記珪素膜10を絶縁膜11に形成し、この絶縁膜11のソース
電極22とドレイン電極22との間をエッチングで除去し、
珪素基板（20）の表面を露出させ、この露出させた珪素
基板の表面上にゲート絶縁膜24を介在させてゲート電極
26を形成する工程を備え、前記絶縁膜11を形成する工程
と同一製造工程若しくはそれ以後の工程で、前記アンダ
ーカット部９に埋込まれた珪素膜10を通して、ソース電
極22、ドレイン電極22の夫々に導入された不純物を珪素
基板（20）の主面部に拡散させ、ソース領域、ドレイン
領域の夫々である一対の半導体領域23を形成することに
より、前記電極形成層22Aに異方性エッチングを施して
ソース電極22、ドレイン電極22の夫々を形成する際に、
電極形成層22Aの下地の絶縁膜６で珪素基板（20）のゲ
ート絶縁膜形成領域の表面を被覆しているので、その表
面が荒れることを低減することができると共に、前記ア
ンダーカット部９部分は除き、前記珪素膜10を絶縁膜11
に形成した後、この絶縁膜11のゲート電極形成領域をエ
ッチングで除去したので、前記珪素基板（20）と絶縁膜
11との間のエッチング選択比を大きくし、珪素基板のゲ
ート絶縁膜形成領域の表面が荒れることを低減すること
ができる。

また、前記アンダーカット部９のサイドエッチング量
及びその部分の絶縁膜11の形成量でソース電極22、ドレ
イン電極22の夫々からソース領域及びドレイン領域であ
る一対の半導体領域23を形成する不純物を拡散する領域
のサイズを規定することができるので、半導体領域23の
サイズを縮小し、MISFETの集積度を向上することができ
る。

また、ソース領域及びドレイン領域である一対の半導
体領域23と珪素基板（20）とのpn接合容量を低減するこ
とができるので、MISFETの動作速度の高速化を図ること
ができる。

また、前記ソース領域及びドレイン領域である一対の
半導体領域23、ゲート電極26の夫々をソース電極22、ド
レイン電極22の夫々に対して自己整合で形成することが
できるので、製造工程におけるマスク合せ余裕寸法に相
当する分、MISFETの集積度を向上することができる。

前記ゲート電極26を形成する工程の後に、層間絶縁膜
17、接続孔18の夫々を順次形成し、この後、前記第10図
に示すように、接続孔18を通してソース配線27、ドレイ
ン配線（図示しない）、ゲート配線27の夫々を形成す
る。

これら一連の製造工程を施すことにより、本実施例の
半導体集積回路装置は完成する。

なお、本発明は、ｐチャネルMISFETに限定されず、ｎ
チャネルMISFETに適用することができる。

また、本発明は、前記のバイポーラトランジスタと実
施例のMISFETとを組合せた混在型の半導体集積回路装置
を構成してもよい。この場合、ベース電極７を形成する
工程とソース電極22及びドレイン電極22を形成する工程
とを初め、多くの製造工程を共通にすることができる特
徴がある。

以上、本発明者によってなされた発明を前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。

〔発明の効果〕

本願において開示された発明のうち、代表的なものに
よって得ることができる効果を簡単に説明すれば、次の
とおりである。

MISFETを有する半導体集積回路装置において、高集積
化及び動作速度の高速化を図ることができると共に、ゲ
ート電極形成領域の基板表面の荒れを低減し、電気的特
性を向上することができる。

【図面の簡単な説明】

第１図は、本発明の参考となった半導体集積回路装置の
バイポーラトランジスタを示す要部断面図、 第２図乃至第９図は、前記バイポーラトランジスタを各
製造工程毎に示す要部断面図、 第10図は、本発明の実施例である半導体集積回路装置の
MISFETを示す要部断面図、 第11図乃至第18図は、前記MISFETを各製造工程毎に示す
要部断面図である。 図中、１……半導体基板、２……エピタキシャル層、3,
4,12,15,16,23……半導体領域、6,8,11,……絶縁膜、７
……ベース電極、7A……ベース電極形成層、９……アン
ダーカット部、10……珪素膜、14……エミッタ電極、20
……ウエル領域、22……ソース電極又はドレイン電極、
22A……電極形成層、24……ゲート絶縁膜、26……ゲー
ト電極である。

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】MISFETを有する半導体集積回路装置の製造
   方法において、珪素基板の主面上に第１絶縁膜を介在さ
   せ珪素膜を主体とする電極形成層を堆積させ、この電極
   形成層に前記珪素基板と反対導電型の不純物を導入する
   工程と、該電極形成層を異方性エッチングでパターンニ
   ングし、所定の間隔で互いに離隔されたソース電極、ド
   レイン電極の夫々を形成する工程と、互いに対向する側
   の前記ソース電極の端部、ドレイン電極の端部の夫々の
   前記第１絶縁膜を等方性エッチングでサイドエッチング
   し、アンダーカット部を形成する工程と、該アンダーカ
   ット部を埋込むように、基板全面に珪素膜を堆積させる
   工程と、前記アンダーカット部分を除き、前記珪素膜を
   第２絶縁膜に形成する工程と、該絶縁膜のソース電極と
   ドレイン電極との間をエッチングで除去し、珪素基板の
   表面を露出させる工程と、該露出させた珪素基板の表面
   にゲート絶縁膜を介在させてゲート電極を形成する工程
   とを備えると共に、前記第２絶縁膜を形成する工程と同
   一製造工程若しくはそれ以後の工程で、前記アンダーカ
   ット部に埋込まれた珪素膜を通して、ソース電極、ドレ
   イン電極の夫々に導入された不純物を珪素基板の主面部
   に拡散させ、ソース領域、ドレイン領域の夫々を形成す
   る工程を備えたことを特徴とする半導体集積回路装置の
   製造方法。
2. 【請求項２】前記アンダーカット部に埋込まれる珪素膜
   は、低圧CVDで堆積された多結晶珪素膜であることを特
   徴とする特許請求の範囲第１項に記載の半導体集積回路
   装置の製造方法。
3. 【請求項３】前記第２絶縁膜のゲート電極形成領域のエ
   ッチングは、異方性エッチングが使用されていることを
   特徴とする特許請求の範囲第１項又は第２項に記載の半
   導体集積回路装置の製造方法。
4. 【請求項４】前記ソース電極、ドレイン電極の夫々とゲ
   ート電極との電気的な分離は、前記第２絶縁膜を異方性
   エッチングでエッチングした際にソース電極、ドレイン
   電極の夫々の側壁に残存する第２絶縁膜で行われている
   ことを特徴とする特許請求の範囲第３項に記載の半導体
   集積回路装置の製造方法。
5. 【請求項５】前記第１絶縁膜、第２絶縁膜の夫々は酸化
   珪素膜であることを特徴とする特許請求の範囲第１項乃
   至第４項に記載の夫々の半導体集積回路装置の製造方
   法。