JPH01183150A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、バイポー
ラトランジスタ又は及びＭＩＳＦＥＴを有する半導体集
積回路装置に適用して有効な技術に関するものである。

〔従来の技術〕

バイポーラトランジスタの高集積化及び高速化に最適な
技術として、ｒＥｘｔｅｎｄｅｄ　Ａｂｓｔｒａｃｔｓ
　ｏｆ　ｔｈｅ　１６ｔｈ　Ｃｏｎｆｅｒｅｎｃｅ　ｏ
ｎ　５ｏｌｉｄ　５ｔａｔｅ　Ｄｅｖｉｃｅｓ　ａｎｄ
　Ｍａｔｅｒｉａｌｓ、論文番号Ａ−４−２，Ａｕｇ、
１９８４．Ｊに記載される技術がある。この技術に記載
されるバイポーラトランジスタの製造方法の概要は次の
とおりである。

まず、素子分離用絶縁膜で規定されたバイポーラトラン
ジスタ形成領域内において、ｎ型エピタキシャル層の主
面上に窒化珪素膜を形成する。

次に、前記窒化珪素膜上に多結晶珪素膜を形成する。こ
の後、活性ベース領域、エミッタ領域の夫々の形成領域
が開口されるように、前記多結晶珪素膜をパターンニン
グしてベース電極を形成する。

次に、前記ベース電極にｐ型不純物であるＢを導入する
。この後、活性ベース領域及びエミッタ領域の夫々の形
成領域から露出する前記窒化珪素膜を耐酸化マスクとし
て用い、ベース電極の表面を酸化して酸化珪素膜を形成
する。

次に、ベース電極の表面の酸化珪素膜を耐エツチングマ
スクとして用い、活性ベース領域及びエミッタ領域の夫
々の形成領域に露出する窒化珪素膜をエツチングで除去
すると共に、その除去した領域側のベース電極の端部の
下部の窒化珪素膜をサイドエツチングで除去してアンダ
ーカット部を形成する。

次に、前記アンダーカット部を埋込むように、基板全面
に多結晶珪素膜を堆積する。この後、アンダーカット部
を除き、平担な部分に堆積された多結晶珪素膜をＲＩＥ
等の異方性エツチングで除去し、活性ベース領域及びエ
ミッタ領域の夫々の形成領域のエピタキシャル層の表面
を露出させる。

次に、熱酸化を施し、アンダーカット部に埋込まれた多
結晶珪素膜の一部及び露出するエピタキシャル層の表面
に酸化珪素膜を形成する。

次に、ベース電極で規定された領域のエビタキャル層の
主面部にｐ型不純物を導入し、ｐ型の活性ベース領域を
形成する。外部ベース領域は、ベース電極に導入された
ｐ型不純物がアンダーカット部に埋込まれた多結晶珪素
膜を通してエピタキシャル層の主面部に拡散することに
よって形成される。前記活性ベース領域はこの外部ベー
ス領域に接続される。

次に、基板全面に酸化珪素膜、多結晶珪素膜の夫々を順
次積層した後、これらの膜をＲＩＥ等の異方性エツチン
グで除去し、ベース電極で規定される領域内にエミッタ
開口を形成する。

次に、前記エミッタ開口を通して活性ベース領域に接続
するように多結晶珪素膜を形成し、この多結晶珪素膜に
所定のパターンニングを施してエミッタ電極を形成する
。このエミッタ電極にはｎ型不純物が導入され、このｎ
型不純物は活性ベース領域に拡散されてｎ型エミッタ領
域を形成する。

このように構成されるバイポーラトランジスタは、外部
ベース領域、活性ベース領域、エミッタ領域、エミッタ
電極の夫々がベース電極に対して自己整合で形成するこ
とができるので、高集積化を図ることができる特徴があ
る。また、バイポーラトランジスタは、ベース電極下の
アンダーカット部のサイドエツチング量及びアンダーカ
ット部に埋込まれた多結晶珪素膜の一部を酸化する量で
ベース領域からのｐ型不純物の拡散する領域が規定され
るので、フォトリソグラフィ技術で形成される場合に比
べて小さい外部ベース領域を形成することができ、高集
積化を図ることができる特徴がある。

〔発明が解決しようとする課題〕

本発明者は、前述のバイポーラトランジスタの製造方法
を応用してＭＩＳＦＥＴを形成することについて検討し
た結果、次のような問題点が生じることを見出した。

前記バイポーラトランジスタは、ベース電極の端部のア
ンダーカット部に多結晶珪素膜を埋込んだ後、活性ベー
ス領域及びエミッタ領域の夫々の形成領域の多結晶珪素
膜をＲＩＥ等の異方性エツチングで除去している。とこ
ろが、この異方性エツチングは、多結晶珪素膜とエピタ
キシャル層とのエツチング選択比が小さい。このため、
活性ベース領域及びエミッタ領域の夫々の領域において
エピタキシャル層の表面がかなりオーバーエツチングさ
れるので、その表面の荒れが著しく、バイポーラトラン
ジスタの電気的特性を劣化させる。

すなわち、ＭＩＳＦＥＴに前述の技術を単純に応用した
場合、同様に、ベース電極に対応するソース電極及びド
レイン電極に規定された領域内のゲート電極形成領域の
基板表面が荒れるので、ＭＩＳＦＥＴの電気的特性を劣
化させる。

本発明の目的は、ＭＩＳＦＥＴを有する半導体集積回路
装置において、高集積化及び高速化を図ると共に、電気
的特性を向上することが可能な技術を提供することにあ
る。

本発明の他の目的は、前記ＭＩＳＦＥＴのゲート電極形
成領域の基板表面の荒れを低減することによって、前記
目的を達成することが可能な技術を提供することにある
。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

＝７− ＭＩＳＦＥＴを有する半導体集積回路装置において、珪
素基板の主面上に第１絶縁膜を介在させ珪素膜を主体と
する電極形成層を堆積させ、この電極形成層に前記珪素
基板と反対導電型の不純物を導入し、この電極形成層を
異方性エツチングでパターンニングし、所定の間隔で互
いに離隔されたソース電極、ドレイン電極の夫々を形成
し、互いに対向する側の前記ソース電極の端部、ドレイ
ン電極の端部の夫々の前記第１絶縁膜を等方性エツチン
グでサイドエツチングし、アンダーカット部を形成し、
このアンダーカット部を埋込むように、基板全面に珪素
膜を堆積させ、前記アンダーカット部分を除き、前記珪
素膜を第２絶縁膜に形成し、この絶縁膜のソース電極と
ドレイン電極との間をエツチングで除去し、珪素基板の
表面を露出させ、この露出させた珪素基板の表面にゲー
ト絶縁膜を介在させてゲート電極を形成する工程とを備
えると共に、前記第２絶縁膜を形成する工程と同一製造
工程若しくはそれ以後の工程で、前記アンダーカット部
に埋込まれた珪素膜を通して、＝８− ソース電極、ドレイン電極の夫々に導入された不純物を
珪素基板の主面部に拡散させ、ソース領域、ドレイン領
域の夫々を形成する。

〔作　用〕

上述した手段によれば、前記電極形成層に異方性エツチ
ングを施してソース電極、ドレイン電極の夫々を形成す
る際に、電極形成層の下地の第１絶縁膜で珪素基板のゲ
ート絶縁膜形成領域の表面を被覆しているので、その表
面が荒れることを低減することができると共に、前記ア
ンダーカット部分は除き、前記珪素膜を第２絶縁膜に形
成した後、この第２絶縁膜のゲート電極形成領域をエツ
チングで除去したので、前記珪素基板と第２絶縁膜との
間のエツチング選択比を大きくし、珪素基板のゲート絶
縁膜形成領域の表面が荒れることを低減することができ
る。

また、前記アンダーカット部のサイドエツチング量及び
第２絶縁膜の形成量でソース電極、ドレイン電極の夫々
からソース領域、ドレイン領域の夫々を形成する不純物
を拡散する領域のサイズを規定することができるので、
ソース領域、ドレイン領域の夫々のサイズを縮小し、集
積度を向上することができる。

また、前記ソース領域、ドレイン領域の夫々と珪素基板
とのｐｎ接合容量を低減することができるので、動作速
度の高速化を図ることができる。

また、前記ソース領域、トレイン領域の夫々とゲート電
極とをソース電極、ドレイン電極の夫々に対して自己整
合で形成することができるので、集積度を向上すること
ができる。

以下、本発明の構成について、一実施例とともに説明す
る。

なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

〔発明の実施例〕

（実施例Ｉ） 本実施例■は、バイポーラトランジスタを有する半導体
集積回路装置に本発明を適用した、本発明の第１実施例
である。

本発明の実施例Ｉである半導体集積回路装置のバイポー
ラトランジスタを第１図（要部断面図）で示す。

第１図に示すように、バイポーラトランジスタは珪素基
板の主面に構成されている。珪素基板は、Ｐ−型半導体
基板１及びその主面上に成長させたｎ−型エピタキシャ
ル層２で構成されている。バイポーラトランジスタ形成
領域において、半導体基板１とエピタキシャル層２との
間にはｎ１型半導体領域（埋込型コレクタ領域）３が設
けられている。

バイポーラトランジスタは、素子分離用絶縁膜５、ｐ゛
型半導体領域４及び半導体基板１で構成される分離領域
でその領域を規定され、他の素子と電気的に分離されて
いる。素子分離用絶縁膜５はエピタキシャル層２を酸化
して形成されている。

半導体領域４は、素子分離用絶縁膜５下の半導体基板１
とエピタキシャル層２との間に設けられている。

バイポーラトランジスタは、主に、コレクタ領域、ベー
ス領域及びエミッタ領域からなるｎｐｎ型で構成されて
いる。

コレクタ領域は、半導体領域（埋込型コレクタ領域）３
、エピタキシャル層２、図示しない電位引上用ｎ゛型半
遵体領域で構成されている。電位引用用半導体領域は、
第１図に示す領域と異なる領域に素子分離用絶縁膜５で
その領域を規定され、半導体領域３に接続されている。

図示しないが、コレクタ領域は、前記電位引上用半導体
領域にコレクタ配線が接続されるように構成されている
。

ベース領域は、外部ベース領域として使用されるｐ゛型
半導体領域１２、活性ベース領域として使用されるＰ型
半導体領域１５で構成されている。活性ベース領域であ
る半導体領域１５は、外部ベース領域である半導体領域
１２で周辺を囲まれたその中央部分に設けられている。

この活性ベース領域である半導体領域１５は、外部ベー
ス領域である半導体領域１２と電気的に接続して設けら
れている。半導体領域１２．１５の夫々は、エピタキシ
ャル層２の主面部に設けられている。

外部ベース領域である半導体領域１２は、アンダ一カッ
ト部９に埋込まれた珪素膜１０を介在させてベース電極
７に接続されている。ベース電極７は、一端側が活性ベ
ース領域である半導体領域１５の周辺を囲むように絶縁
膜（第１絶縁膜）６上に設けられ、他端側か素子分離用
絶縁膜５の上部に引出されている。ベース電極７は、抵
抗値を低減するＰ型不純物（例えばＢ）が導入された多
結晶珪素膜で構成されている。前記珪素膜１０は例えば
多結晶珪素膜で構成されている。ベース電極７の他端側
は、層間絶縁膜８及び１７に形成された接続孔１８を通
してベース配線１９が接続されている。ベース配線１９
は、例えばアルミニウム膜か、或はＣｕ又は及びＳｉが
添加されたアルミニウム合金膜で形成されている。

エミッタ領域はｎ゛型半導体領域１６で構成されている
。半導体領域１６はベース電極７及びその側壁に形成さ
れた絶縁膜（第２絶縁膜、サイドウオールスペーサ）１
１に規定された領域内において、半導体領域１５の主面
部に構成されている。半導体領域１６は、絶縁膜１１で
その領域が規定された接続孔（エミッタ開口）１３を通
してエミッタ電極１４が接続されている。エミッタ電極
１４は例えばｎ型不純物（Ａｓ又はＰ）が導入された多
結晶珪素膜で構成されている。エミッタ電極１４とベー
ス電極７とは、ベース電極７の上部に設けられた絶縁膜
８及びベース電極７の側壁に形成された絶縁膜１１で電
気的に分離されている。エミッタ電極１４には、層間絶
縁膜１７に形成された接続孔１８を通してエミッタ配線
１９が接続されている。エミッタ配線１９は、前記ベー
ス配線１９、図示しないコレクタ配線の夫々と同一導電
性材料で構成されている。

次に、前述のバイポーラトランジスタの製造方法につい
て、第２図乃至第９図（各製造工程毎に示す要部断面図
）を用いて簡単に説明する。

まず、単結晶珪素からなるＰ−型半導体基板１を用意す
る。

次に、バイポーラトランジスタ形成領域において、半導
体基板１の主面部にｎ型不純物を導入する。この後、バ
イポーラトランジスタ形成領域間において、半導体基板
１の主面部にｐ型不純物を導入する。

次に、前記半導体基板１の主面上にｎ−型エピタキシャ
ル層２を成長させ、珪素基板を構成する。

前記エピタキシャル層２を成長させる工程によって、前
記導入されたｎ型不純物が引き伸し拡散されてｎ゛型半
導体領域８が形成されど共に、前記導入されたｐ型不純
物が引き伸し拡散されてｐ１型型半体領域４が形成され
る。

次に、バイポーラトランジスタ形成領域間において、エ
ピタキシャル層２の主面を選択的に酸化し、素子分離用
絶縁膜５を形成する。素子分離用絶縁膜５は、半導体領
域４に接触する程度に形成される。

次に、□バイポーラトランジスタ形成領域において、第
２図に示すように、エピタキシャル層２の主面上に絶縁
膜６を形成する。絶縁膜６は、エピタキシャル層２の主
面を酸化した酸化珪素膜で形成し、４００〜６００［人
コ程度の膜厚で形成する。この絶縁膜６は、主に、エピ
タキシャル層２と後に形成されるベース電極（７）とを
電気的に分離すると共に、ベース電極（７）をパターン
ニングする際のエツチングストッパ層として使用する。

次に、絶縁膜６の上部を含む基板全面にベース電極形成
層７Ａを形成する。ベース電極形成層７Ａは、例えば常
圧（１，０［ｔｏｒｒコ程度）ＣＶＤで堆積させた多結
晶珪素膜で形成し、２５００〜３５’ＯＯ［人］程度の
膜厚で形成する。なお、ベース電極形成層７Ａは、多結
晶珪素膜の上部に高融点金属膜若しく高融点金属シリサ
イド膜を積層した、多結晶珪素膜を主体とする複合膜で
形成してもよい。

次に、前記ベース電極形成層７Ａにｐ型不純物（例えば
Ｂ）を高濃度に導入し、その抵抗値を低減させる。

次に、第３図に示すように、ベース電極形成層７Ａの上
部全面に絶縁膜８を形成する。絶縁膜８は、例えばＣＶ
Ｄで堆積させた酸化珪素膜で形成し、２０００〜３００
０［人］程度の膜厚で形成する。

次に、第４図に示すように、前記絶縁膜８及びベース電
極形成層７Ａに所定のパターンニングを施し、ベース電
極７を形成する。このパターンニー１６＝ ングは、ベース電極形成層７Ａの活性ベース領域、エミ
ッタ領域の夫々の形成領域を除去するように行う。パタ
ーンニングは、ベース電極７の加工精度を高め、しかも
ベース電極７の側壁に急峻な段差形状を有するように、
ＲＩＥ等の異方性エツチングで行う。異方性エツチング
は、絶縁膜８、ベース電極形成層７Ａの夫々を順次重ね
切りすることができる。エツチング液としては、例えば
ＣＨＦ３．ＣＦ４を使用する。

この異方性エツチングを施す際にはベース電極形成層７
Ａの下地に形成された絶縁膜６がエツチングストッパ層
として使用され、この絶縁膜６は活性ベース領域、エミ
ッタ領域の夫々の形成領域のエピタキシャル層２の表面
を保護するようになっている。

次に、第５図に示すように、ベース電極７から露出する
絶縁膜６を等方性エツチングでエツチングし除去すると
共に、この除去された側、すなわちベース電極７の活性
ベース領域、エミッタ領域及びエミッタ電極形成領域側
の端部の絶縁膜６をサイドエツチングで除去し、アンダ
ーカット部９を形成する。アンダーカット部９は、例え
ばベース電極７の端部から横方向に１０００［人コ程度
のサイドエツチング量を有するように形成される。等方
性エツチング液としては、例えばフッ酸を使用する。

次に、第６図に示すように、前記アンダーカット部９を
埋込むように、基板全面に珪素膜１０を形成する。珪素
膜１０は、低圧（０，３［ｔｏｒｒ］程度又はそれ以下
）ＣＶＤで堆積した多結晶珪素膜で形成する。珪素膜１
０は、アンダーカット部９を実質的に完全に埋込めるよ
うに、例えば２００〜３００［人コ程度の膜厚で形成す
る。本発明者の基礎研究の結果によれば、低圧ＣＶＤで
堆積される多結晶珪素膜は、前述のように微細なサイズ
で形成されるアンダーカット部９の内部に確実に埋込む
ことができる。

アンダーカット部９に埋込まれた珪素膜１０はベース電
極７の下面に接続される。

次に、第７図に示すように、少なくとも、前記アンダー
カット部９部分を除き、前記珪素膜１０を絶縁膜１１に
形成する。絶縁膜１１は、珪素膜１０の全表面を熱酸化
した酸化珪素膜で形成される。アンダーカット部９に埋
込まれた珪素膜１０の一部具体的にはベース電極７の側
壁から横方向に約２００〜３００［人］程度は絶縁膜１
１に形成される。

この絶縁膜１１を形成する熱酸化工程によって、同第７
図に示すように、ベース電極７に導入されたｐ型不純物
がアンダーカット部９に残存する珪素膜１０を通してエ
ピタキシャル層２の主面部に拡散され、外部ベース領域
として使用されるｐ＋型半導体領域１２が形成される。

アンダーカット部９のサイドエツチング量及びアンダー
カット部９に埋込まれた珪素膜１０の一部を絶縁膜１１
に形成する酸化量でベース電極７からＰ型不純物を拡散
する領域のサイズ（横方向に約７００〜８００［人コ程
度）が規定されるので、この外部ベース領域として使用
される半導体領域１２は、フォトリソグラフィ技術での
最小加工寸法に比べてかなり小さいサイズで形成するこ
とができる。この外部ベース領域である半導体領域１２
は、ベース電極７に対して自己整合で形成することがで
きる。なお、外部ベース領域である半導体領域１２は、
絶縁膜１１を形成する工程に限らず、この後の工程例え
ば活性ベース領域やエミッタ領域を形成する工程と同一
工程、若しくは別工程で形成してもよい。

次に、活性ベース領域、エミッタ領域、エミッタ電極の
夫々の形成領域において、前記絶縁膜１１をその膜厚に
相当する分だけ除去して接続孔１３を形成した後、第８
図に示すように、除去された領域に活性ベース領域とし
て使用されるｐ型半導体領域１５を形成する。

前記絶縁膜１１の除去はＲＩＥ等の異方性エツチングで
行う。この異方性エツチングの使用によって、ベース電
極７の側壁にサイドウオールスペーサとして使用される
絶縁膜１１の一部を残存されることができる。絶縁膜１
１の残存した一部はベース電極７に対して自己整合で形
成される。この絶縁膜１１は、珪素膜１０を利用して形
成されるので、ベース電極７と後に形成されるエミッタ
電極（１４）とを電気的に分離するための絶縁膜を新た
に堆積さ＝２０＝ せる工程をなくすことができる。また、残存した一部の
絶縁膜１１の膜厚は異方性エツチング量で簡単に制御す
ることができ、しかもその膜厚はベース電極７の側壁か
ら数千［人コ程度と薄い膜厚で形成することができる。

また、絶縁膜１１は、酸化珪素膜（ＳｉＯ３）で形成さ
れているので、異方性エツチングの際にエピタキシャル
層（Ｓｉ）２とのエツチング選択比を大きくすることが
できる。エツチング選択比は、例えばＳｉｎ、：　５ｉ
＝１０：１程度である。したがって、活性ベース領域、
エミッタ領域、エミッタ電極の夫々の形成領域において
、絶縁膜１１の除去に際してはエピタキシャル層２の表
面の荒れを低減することができる。

前記活性ベース領域である半導体領域１５は、エピタキ
シャル層２の主面部にｐ型不純物をイオン打込みで導入
することによって形成することができる。このｐ型不純
物はベース電極７及びその側壁に残存する絶縁膜１１に
規定された領域内つまり接続孔１３内において導入され
るので、半導体装置１５はベース電極７に対して自己整
合で形成される。

次に、接続孔１３を通して活性ベース領域である半導体
領域１５に接続するようにエミッタ電極１４を形成し、
この後、第９図に示すように、エミッタ領域として使用
されるｎ゛型半遵体領域１６を形成する。

前記エミッタ電極１４は、常圧ＣＶＤで堆積した多結晶
珪素膜で形成され、ｎ型不純物例えばＡｓ又はＰを導入
している。

前記エミッタ領域である半導体領域１６は、エミッタ電
極１４を通して半導体領域１５の主面部にｎ型不純物を
導入して形成する。また、半導体領域１６は、エミッタ
電極１４に導入されたｎ型不純物を半導体領域１６に拡
散して形成してもよい。

このように、バイポーラトランジスタを有する半導体集
積回路装置において、珪素基板（１，２）の主面上に絶
縁膜６を介在させ珪素膜を主体とするベース電極形成層
７Ａを堆積させ、このベース電極形成層７Ａを異方性エ
ツチングでパターンニングしてベース電極７を形成し、
このベース電極７のエミッタ電極形成領域側の端部の絶
縁膜６を等方性エツチングでサイドエツチングしてアン
ダーカット部９を形成し、このアンダーカット部９を埋
込むように基板全面に珪素膜１０を堆積させ、前記アン
ダーカット部９部分を除き、前記珪素膜１０を絶縁膜１
１に形成し、絶縁膜１１のエミッタ電極形成領域をエツ
チングで除去して珪素基板（２）の表面を露出させ、こ
の露出させた珪素基板の表面にエミッタ電極１４を形成
することにより、前記ベース電極形成層７Ａに異方性エ
ツチングを施してベース電極７を形成する際に、ベース
電極形成層７Ａの下地の絶縁膜６で珪素基板のエミッタ
電極形成領域の表面（２）を被覆しているので、その表
面が荒れることを低減することができると共に、前記ア
ンダーカット部９部分は除き、前記珪素膜１０を絶縁膜
１１に形成した後、この絶縁膜１１のエミッタ電極形成
領域をエツチングで除去したので、前記珪素基板（２）
と絶縁膜１１との間のエツチング選択比を大きくし、珪
素基板（２）のエミッタ電極形成領域の表面が荒れるこ
とを低減することができる。この結果、バイポーラトラ
ンジスタの電気的特性を向上することができる。

また、前記アンダーカット部９のサイドエツチング量及
び絶縁膜１１の形成量（酸化量）でベース電極７からＰ
型不純物を拡散する領域のサイズを規定することができ
るので、外部ベース領域である半導体領域１２のサイズ
を縮小し、高集積化を図ることができる。

また、前記外部ベース領域である半導体領域１２、活性
ベース領域である半導体領域１５、エミッタ領域である
半導体領域１６、エミッタ電極１４の夫々をベース電極
７に対して自己整合で形成することができるので、製造
工程におけるマスク合せ余裕寸法に相当する分、バイポ
ーラトランジスタの面積を縮小し、高集積化を図ること
ができる。

また、前記外部ベース領域である半導体領域１２は、ア
ンダーカット部９部分だけに小さいサイズで形成するこ
とができるので、コレクタ領域であるエピタキシャル層
２とのｐｎ接合容量を低減し、動作速度の高速化を図る
ことができる。

前記エミッタ領域である半導体領域１６を形成する工程
の後に、層間絶縁膜１７、接続孔１８を順次形成する。

次に、前記第１図に示すように、エミッタ配線１９、ベ
ース配線１９及びコレクタ配線を形成する。

これら一連の製造工程を施すことによって、本実施例Ｉ
の半導体集積回路装置は完成する。

このように構成される半導体集積回路装置は、動作速度
の高速化を図る目的で構成する場合、バイポーラトラン
ジスタのみで構成することが望ましいが、これに限定さ
れずバイポーラトランジスタに相補型ＭＩＳＦＥＴ（Ｃ
ＭＯ３）を組合ｆ　タｆｉ在型で構成してもよい。

なお、本発明は、ｎｐｎ型バイポーラトランジスタに限
定されず、ｐｎｐ型バイポーラトランジスタに適用する
ことができる。この場合は、本発明は、主にコレクタ領
域の表面の荒れを低減することができる。

（実施例旧 本実施例■は、ＭＩＳＦＥＴを有する半導体集積回路装
置に本発明を適用した、本発明の第２実施例である。

本発明の実施例■である半導体集積回路装置のＭＩＳＦ
ＥＴを第１０図（要部断面図）で示す。

第１０図に示すように、ＭＩＳＦＥＴは珪素基板の主面
に構成されている。珪素基板は、ｐ−型半導体基板１及
びその主面部に形成されたｎ型ウェル領域２０で構成さ
れている。

ＭＩＳＦＥＴは、素子分離用絶縁膜２１でその領域を規
定され、他の素子と電気的に分離されている。素子分離
用絶縁膜２１はウェル領域２０の主面を酸化して形成さ
れている。

ＭＩＳＦＥＴは、主に、ウェル領域２０、ゲート絶縁膜
２４、ゲート電極２６、ソース領域及びドレイン領域で
ある一対のＰ＋型半導体領域２３で構成されている。つ
まり、ＭＩＳＦＥＴはｐチャネルで構成されている。

ウェル領域２０はチャネル形成領域として使用される。

ソース領域である半導体領域２３は、アンダーカット部
９に埋込まれた珪素膜１０を介在させてソース電極（Ｓ
）２２に接続されている。同様に、ドレイン領域である
半導体領域２３は、アンダーカット部９に埋込まれた珪
素膜１０を介在させてドレイン電極（Ｄ）２２に接続さ
れている。ソース電極２２、ドレイン電極２２の夫々は
、一端側が絶縁膜（第１絶縁膜）６上に設けられ、他端
側が素子分離用絶縁膜２１の上部に引出されている。前
記実施例■のベース電極７と同様に、ソース電極２２、
ドレイン電極２２の夫々は、抵抗値を低減するｐ型不純
物が導入された多結晶珪素膜で構成されている。ソース
電極２２の他端側は接続孔１８を通してソース配線２７
に接続され、ドレイン電極２２の他端側は接続孔１８を
通してドレイン配線２７（図示しない）に接続されてい
る。ソース配線２７、ドレイン配線２７の夫々は、例え
ばアルミニウム膜か、戒はＣｕ又は及びＳｉが添加され
たアルミニウム合金膜で形成されている。

ゲート電極２６は、ソース電極２２、ドレイン電極２２
、及びそれらの側壁に形成された絶縁膜（第２絶縁膜）
１１に規定された領域内つまり接続孔２５内において、
ウェル領域２０の主面上にゲート絶縁膜２４を介在させ
て設けられている。ゲート電極２６は、例えばｎ型不純
物（Ａｓ又はＰ）が導入された多結晶珪素膜で構成され
ている。ゲート電極２６には接続孔１８を通してゲート
配線２７が接続されている。

次に、前述のＭＩＳＦＥＴの製造方法について、第１１
図乃至第１８図（各製造工程毎に示す要部断面図）を用
いて簡単に説明する。

まず、単結晶珪素からなるｐ−型半導体基板１を用意す
る。

次に、ＭＩＳＦＥＴ形成領域において、前記半導体基板
１の主面部にｎ型ウェル領域２０を形成し、珪素基板を
構成する。

次に、ＭＩＳＦＥＴ形成領域間において、ウェル領域２
０の主面を選択的に酸化し、素子分離用絶縁膜２１を形
成する。

次に、ＭＩＳＦＥＴ形成領域において、第１１図に示す
ように、ウェル領域２０の主面上に絶縁膜６を形成する
。絶縁膜６は、前記実施例Ｉの絶縁膜６と同様に、ウェ
ル領域２０と後に形成されるソース電極及びドレイン電
極（２２）とを電気的に分離すると共に、ソース電極及
びドレイン電極（２２）をパターンニングする際のエツ
チングストッパ層として使用する。

次に、絶縁膜６の上部を含む基板全面に電極形成層（ソ
ース及びドレイン電極形成層）２２Ａを形成する。電極
形成層２２Ａは、例えば常圧ＣＶＤで堆積させた多結晶
珪素膜で形成する。

次に、前記電極形成層２２Ａにｐ型不純物を高濃度に導
入し、その抵抗値を低減させる。

次に、第１２図に示すように、電極形成層２２Ａの上部
全面に絶縁膜８を形成する。

次に、第１３図に示すように、前記絶縁膜８及び電極形
成層２２Ａに所定のパターンニングを施し、ソース電極
（Ｓ）２２及びドレイン電極（Ｄ）２２を形成する。こ
のパターンニングは、電極形成層２２Ａのゲート電極形
成領域を除去するように行う。パターンニングはＲＩＥ
等の異方性エツチングで行う。

この異方性エツチングを施す際には電極形成層２２Ａの
下地に形成された絶縁膜６がエツチングストッパ層とし
て使用され、この絶縁膜６はゲート電極形成領域のウェ
ル領域２０の表面を保護するようになっている。

次に、第１４図に示すように、ソース電極（Ｓ）２２、
ドレイン電極（Ｄ）２２の夫々で規定された領域内に露
出する絶縁膜６を等方性エツチングでエツチングし除去
すると共に、この除去された側すなわちゲート電極形成
領域側の端部の絶縁膜６をサイドエツチングで除去し、
アンダーカット部９を形成する。

次に、第１５図に示すように、前記アンダーカット部９
を埋込むように、基板全面に珪素膜１０を形成する。珪
素膜１０は低圧ＣＶＤで堆積した多結晶珪素膜で形成す
る。

次に、第１６図に示すように、少なくとも、前記アンダ
ーカット部９部分を除き、前記珪素膜１０を絶縁膜１１
に形成する。絶縁膜１１は珪素膜１０の全表面を熱酸化
した酸化珪素膜で形成する。

この絶縁膜１１を形成する熱酸化工程によって、同第１
６図に示すように、ソース電極２２、ドレイン電極２２
の夫々に導入されたｐ型不純物がアンダーカット部９に
残存する珪素膜１０を通してウェル領域２０の主面部に
拡散され、ソース領域及びドレイン領域である一対のＰ
゛型半導体領域２３が形成される。

次に、ゲート電極形成領域において、前記絶縁膜１１を
その膜厚に相当する分だけ除去して接続孔２５を形成し
た後、第１７図に示すように、除去されたウェル領域２
０の主面上にゲート絶縁膜２４を形成する。ゲート絶縁
膜２４は、ウェル領域２０の主面を酸化した酸化珪素膜
で形成し、２００〜３００［人コ程度の膜厚で形成する
。

前記絶縁膜１１の除去はＲＩＥ等の異方性エツチングで
行う。この異方性エツチングの使用によって、ソース電
極２２、ドレイン電極２２の夫々の側壁にサイドウオー
ルスペーサとして使用される絶縁膜１１の一部を残存さ
れることができる。

また、前記実施例■と同様に、絶縁膜１１は酸化珪素膜
で形成されているので、異方性エツチングの際にウェル
領域２０とのエツチング選択比を大きくすることができ
る。したがって、ゲート電極形成領域において、絶縁膜
１１の除去に際してはウェル領域２０の表面の荒れを低
減することができる。

次に、第１８図に示すように、接続孔２５を通して、ウ
ェル領域２０の主面上にゲート絶縁膜２４を介在させて
ゲート電極２６を形成する。ゲート電極２６は、例えば
常圧ＣＶＤで堆積した多結晶珪素膜で形成され、ｎ型不
純物例えばＰ又はＡｓを導入している。

このように、ＭＩＳＦＥＴを有する半感体集積回路装置
において、珪素基板（１、２０）の主面上に絶縁膜６を
介在させ、珪素膜を主体とする電極形成層２２Ａを堆積
させ、この電極形成層２２Ａに前記珪素基板と反対導電
型の不純物を導入し、この電極形成Ｍｉ２２Ａを異方性
エツチングでパターンニングし、所定の間隔で互いに離
隔されたソース電極（Ｓ）２２、ドレイン電極（Ｄ）２
２の夫々を形成し、互いに対向する側の前記ソース電極
２２の端部、ドレイン電極２２の端部の夫々の絶縁膜６
を等方性エラチングそサイドエツチングし、アンダーカ
ット部９を形成し、このアンダーカット部９を埋込むよ
うに、基板全面に珪素膜１０を堆積させ、前記アンダー
カット部９部分を除き、前記珪素膜１０を絶縁膜１１に
形成し、この絶縁膜１１のソース電極２２とドレイン電
極２２との間をエツチングで除去し、珪素基板（２０）
の表面を露出させ、この露出させた珪素基板の表面上に
ゲート絶縁膜２４を介在させてゲート電極２６を形成す
る工程を備え、前記絶縁膜１１を形成する工程と同一製
造工程若しくはそれ以後の工程で、前記アンダーカッ１
一部９に埋込まれた珪素膜１０を通して、ソース電極２
２、ドレイン電極２２の夫々に導入された不純物を珪素
基板（２０）の主面部に拡散させ、ソース領域、トレイ
ン領域の夫々である一対の半恋体領域２３を形成するこ
とにより、前記電極形成層２２Ａに異方性エツチングを
施してソース電極２２、ドレイン電極２２の夫々を形成
する際に、電極形成層２２Ａの下地の絶縁膜６で珪素基
板（２０）のゲート絶縁膜形成領域の表面を被覆してい
るので、その表面が荒れることを低減することができる
と共に、前記アンダーカット部９部分は除き、前記珪素
膜１０を絶縁膜１１に形成した後、この絶縁膜１１のグ
ー１〜電極形成領域をエツチングで除去したので、前記
珪素基板（２０）と絶縁膜１１との間のエツチング選択
比を大きくし、珪素基板のゲート絶縁膜形成領域の表面
が荒れることを低減することができる。

また、前記アンダーカット部９のサイドエツチング量及
びその部分の絶縁膜１１の形成量でソース電極２２、ド
レイン電極２２の夫々からソース領域及びドレイン領域
である一対の半導体領域２３を形成する不純物を拡散す
る領域のサイズを規定することができるので、半導体領
域２３のサイズを縮小し、ＭＩＳＦＥＴの集積度を向上
することができる。

また、ソース領域及びトレイン領域である一対の半導体
領域２３と珪素基板（２０）とのｐｎ接合容量を低減す
ることができるので、ＭＩＳＦＥＴの動作速度の高速化
を図ることができる。

また、前記ソース領域及びドレイン領域である一対の半
導体領域２３、ゲート電極２６の夫々をソース電極２２
、ドレイン電極２２の夫々に対して自己整合で形成する
ことができるので、製造工程におけるマスク合せ余裕寸
法に相当する分、ＭＩＳＦＥＴの集積度を向上すること
ができる。

前記ゲート電極２６を形成する工程の後に、層間絶縁膜
１７、接続孔１８の夫々を順次形成し、この後、前記第
１０図に示すように、接続孔１８を通してソース配線２
７、ドレイン配線（図示しない）、ゲート配線２７の夫
々を形成する。

これら一連の製造工程を施すことにより、本実施例■の
半導体集積回路装置は完成する。

なお、本発明は、ｐチャネルＭＩＳＦＥＴに限定されず
、ｎチャネルＭＩＳＦＥＴに適用することができる。

また、本発明は、前記実施例Ｉのバイポーラトランジス
タと実施例■のＭＩＳＦＥＴとを組合せた混在型の半導
体集積回路装置を構成してもよい。

この場合、ベース電極７を形成する工程とソース電極２
２及びドレイン電極２２を形成する工程とを初め、多く
の製造工程を共通にすることができる特徴がある。

以上、本発明者によってなされた発明を前記実施例に基
づき具体的に説明したが、本発明は、前記実施例に限定
されるものではなく、その要旨を逸脱しない範囲におい
て、種々変形し得ることは勿論である。

〔発明の効果〕

本願において開示された発明のうち、代表的なものによ
って得ることができる効果を簡単に説明すれば、次のと
おりである。

ＭＩＳＦＥＴを有する半導体集積回路装置において、高
集積化及び動作速度の高速化を図ること゛ができると共
に、ゲート電極形成領域の基板表面の荒れを低減し、電
気的特性を向上することができる。

【図面の簡単な説明】

第１図は、本発明の実施例■である半導体集積回路装置
のバイポーラトランジスタを示す要部断面図、 第２図乃至第９図は、前記パイボーラトランジ＝３６− スタを各製造工程毎に示す要部断面図、第１０図は、本
発明の実施例■である半導体集積回路装置のＭＩＳＦＥ
Ｔを示す要部断面図、第１１図乃至第１８図は、前記Ｍ
ＩＳＦＥＴを各製造工程毎に示す要部断面図である。 図中、１・・・半導体基板、２・・・エピタキシャル層
、３　、４．１２，１５，１６．２３・・・半導体領域
、６　、８．１１．・・絶縁膜、７・・ベース電極、７
Ａ・・・ベース電極形成層、９・・・アンダーカット部
、１ｏ・・珪素膜、１４・・・エミッタ電極、２０・・
・ウェル領域、２２・・・ソース電極又はドレイン電極
、２２Ａ・・・電極形成層、２４・・・ゲート絶縁膜、
２６・・・ゲート電極である。

Claims (1)

1. 【特許請求の範囲】 １、ＭＩＳＦＥＴを有する半導体集積回路装置の製造方
   法において、珪素基板の主面上に第１絶縁膜を介在させ
   珪素膜を主体とする電極形成層を堆積させ、この電極形
   成層に前記珪素基板と反対導電型の不純物を導入する工
   程と、該電極形成層を異方性エッチングでパターンニン
   グし、所定の間隔で互いに離隔されたソース電極、ドレ
   イン電極の夫々を形成する工程と、互いに対向する側の
   前記ソース電極の端部、ドレイン電極の端部の夫々の前
   記第１絶縁膜を等方性エッチングでサイドエッチングし
   、アンダーカット部を形成する工程と、該アンダーカッ
   ト部を埋込むように、基板全面に珪素膜を堆積させる工
   程と、前記アンダーカット部分を除き、前記珪素膜を第
   ２絶縁膜に形成する工程と、該絶縁膜のソース電極とド
   レイン電極との間をエッチングで除去し、珪素基板の表
   面を露出させる工程と、該露出させた珪素基板の表面に
   ゲート絶縁膜を介在させてゲート電極を形成する工程と
   を備えると共に、前記第２絶縁膜を形成する工程と同一
   製造工程若しくはそれ以後の工程で、前記アンダーカッ
   ト部に埋込まれた珪素膜を通して、ソース電極、ドレイ
   ン電極の夫々に導入された不純物を珪素基板の主面部に
   拡散させ、ソース領域、ドレイン領域の夫々を形成する
   工程を備えたことを特徴とする半導体集積回路装置の製
   造方法。 ２、前記アンダーカット部に埋込まれる珪素膜は、低圧
   ＣＶＤで堆積された多結晶珪素膜であることを特徴とす
   る特許請求の範囲第１項に記載の半導体集積回路装置の
   製造方法。 ３、前記第２絶縁膜のゲート電極形成領域のエッチング
   は、異方性エッチングが使用されていることを特徴とす
   る特許請求の範囲第１項又は第２項に記載の半導体集積
   回路装置の製造方法。 ４、前記ソース電極、ドレイン電極の夫々とゲート電極
   との電気的な分離は、前記第２絶縁膜を異方性エッチン
   グでエッチングした際にソース電極、ドレイン電極の夫
   々の側壁に残存する第２絶縁膜で行われていることを特
   徴とする特許請求の範囲第３項に記載の半導体集積回路
   装置の製造方法。 ５、前記第１絶縁膜、第２絶縁膜の夫々は酸化珪素膜で
   あることを特徴とする特許請求の範囲第１項乃至第４項
   に記載の夫々の半導体集積回路装置の製造方法。