JPH0547787A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0547787A JPH0547787A JP20905191A JP20905191A JPH0547787A JP H0547787 A JPH0547787 A JP H0547787A JP 20905191 A JP20905191 A JP 20905191A JP 20905191 A JP20905191 A JP 20905191A JP H0547787 A JPH0547787 A JP H0547787A
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- JP
- Japan
- Prior art keywords
- source
- contact
- drain
- gate electrode
- poly
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】ＭＯＳＦＥＴの層間絶縁膜を平坦化すると、ソ
ース・ドレインコンタクトとフィールド酸化膜上のポリ
シリコンゲート電極取り出しコンタクトとの層間絶縁膜
の厚さが大幅に異なってくる。層間絶縁膜を選択エッチ
ングしてコンタクトを開口するとき、ゲート電極取り出
しコンタクトが極端なオーバーエッチングになり、信頼
性を低下させている問題を解消する。 【構成】ソース・ドレイン６上にポリシリコン１０を形
成して、ゲート電極取り出しコンタクト９のポリシリコ
ンゲート電極取り出し口５ｂとの高さと等しくする。層
間絶縁膜７の厚さを揃えてコンタクト開口の際にオーバ
ーエッチングする必要がなくなった。
ース・ドレインコンタクトとフィールド酸化膜上のポリ
シリコンゲート電極取り出しコンタクトとの層間絶縁膜
の厚さが大幅に異なってくる。層間絶縁膜を選択エッチ
ングしてコンタクトを開口するとき、ゲート電極取り出
しコンタクトが極端なオーバーエッチングになり、信頼
性を低下させている問題を解消する。 【構成】ソース・ドレイン６上にポリシリコン１０を形
成して、ゲート電極取り出しコンタクト９のポリシリコ
ンゲート電極取り出し口５ｂとの高さと等しくする。層
間絶縁膜７の厚さを揃えてコンタクト開口の際にオーバ
ーエッチングする必要がなくなった。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳＦＥＴを含む半導
体装置に関するものである。
体装置に関するものである。
【０００２】
【従来の技術】成膜技術の進歩につれて、層間絶縁膜の
平坦性が著しく向上している。特に低温での化学気相成
長（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉ
ｏｎ）膜および塗布膜（Ｓｐｉｎ ｏｎ Ｇｌａｓｓ）
技術により、アルミニウム配線下層の層間絶縁膜を完全
に平坦化することが可能になった。
平坦性が著しく向上している。特に低温での化学気相成
長（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉ
ｏｎ）膜および塗布膜（Ｓｐｉｎ ｏｎ Ｇｌａｓｓ）
技術により、アルミニウム配線下層の層間絶縁膜を完全
に平坦化することが可能になった。
【０００３】従来のＰチャネルＭＯＳＦＥＴを含む半導
体装置について、図３（ａ）の平面図およびそのＡ−Ｂ
断面図である図３（ｂ）を参照して説明する。
体装置について、図３（ａ）の平面図およびそのＡ−Ｂ
断面図である図３（ｂ）を参照して説明する。
【０００４】Ｐ型半導体基板１のフィールド酸化膜２に
囲まれた素子領域にＮ型ウェル３を形成する。つぎに素
子領域の表面にゲート酸化膜４を形成したのち、ゲート
ポリシリコン５を形成する。このゲートポリシリコン５
はゲート電極５ａからフィールド酸化膜２上のゲート電
極取り出し口５ｂまで続いている。
囲まれた素子領域にＮ型ウェル３を形成する。つぎに素
子領域の表面にゲート酸化膜４を形成したのち、ゲート
ポリシリコン５を形成する。このゲートポリシリコン５
はゲート電極５ａからフィールド酸化膜２上のゲート電
極取り出し口５ｂまで続いている。
【０００５】つぎにゲートポリシリコン５をマスクとし
てＰ型ソース・ドレイン６を形成する。つぎに全面に層
間絶縁膜７を堆積してから、Ｐ型ソース・ドレイン６上
のソース・ドレインコンタクト８およびゲート電極取り
出し口５ｂ上のゲート電極取り出しコンタクト９を開口
する。
てＰ型ソース・ドレイン６を形成する。つぎに全面に層
間絶縁膜７を堆積してから、Ｐ型ソース・ドレイン６上
のソース・ドレインコンタクト８およびゲート電極取り
出し口５ｂ上のゲート電極取り出しコンタクト９を開口
する。
【０００６】このあとソース・ドレインコンタクト５お
よびゲート電極取り出しコンタクト９に接続するアルミ
ニウム配線（図示せず）を形成して素子部が完成する。
よびゲート電極取り出しコンタクト９に接続するアルミ
ニウム配線（図示せず）を形成して素子部が完成する。
【０００７】このほかＮチャネルＭＯＳＦＥＴについて
も同様である。
も同様である。
【０００８】
【発明が解決しようとする課題】図３（ａ）および
（ｂ）において、層間絶縁膜７を平坦化すると、ソース
・ドレインコンタクト８の層間絶縁膜７の厚さＡと、ゲ
ート電極取り出しコンタクト９の層間絶縁膜７の厚さＢ
との差がフィールド酸化膜２とゲートポリシリコン５と
の和の分だけ薄く、同時に両方のコンタクトを開口する
とき問題が生じる。
（ｂ）において、層間絶縁膜７を平坦化すると、ソース
・ドレインコンタクト８の層間絶縁膜７の厚さＡと、ゲ
ート電極取り出しコンタクト９の層間絶縁膜７の厚さＢ
との差がフィールド酸化膜２とゲートポリシリコン５と
の和の分だけ薄く、同時に両方のコンタクトを開口する
とき問題が生じる。
【０００９】例えばコンタクトをテーパー状に開口する
ため、弗酸などの等方性エッチングで途中までエッチン
グしたのち、残りを異方性エッチングしてコンタクトを
開口している。このとき膜厚差によりゲート電極取り出
しコンタクト９は必然的にオーバーエッチングになる。
ため、弗酸などの等方性エッチングで途中までエッチン
グしたのち、残りを異方性エッチングしてコンタクトを
開口している。このとき膜厚差によりゲート電極取り出
しコンタクト９は必然的にオーバーエッチングになる。
【００１０】この異方性エッチングにはドライエッチン
グが用いられている。通常、四塩化炭素（ＣＦ4 ）ガス
が用いられるが、オーバーエッチング領域でサイドエッ
チングが生じる。コンタクト開口の断面が逆テーパー状
になってゲート電極取り出しコンタクト９のステップカ
バレッジが悪化する。
グが用いられている。通常、四塩化炭素（ＣＦ4 ）ガス
が用いられるが、オーバーエッチング領域でサイドエッ
チングが生じる。コンタクト開口の断面が逆テーパー状
になってゲート電極取り出しコンタクト９のステップカ
バレッジが悪化する。
【００１１】また極端にオーバーエッチングするとゲー
ト電極取り出しコンタクト９に露出したゲートポリシリ
コン５ｂ表面に炭素化合物が堆積し易くなる。コンタク
ト抵抗が増加して、遂にコンタクトオープンに到る。
ト電極取り出しコンタクト９に露出したゲートポリシリ
コン５ｂ表面に炭素化合物が堆積し易くなる。コンタク
ト抵抗が増加して、遂にコンタクトオープンに到る。
【００１２】そのため歩留り低下および信頼性低下の原
因になっている。
因になっている。
【００１３】
【課題を解決するための手段】本発明の半導体装置は、
ソース−ドレイン拡散層の上に層間絶縁膜に形成された
コンタクト開口を通してポリシリコン膜が接続されたＭ
ＯＳＦＥＴを含むものである。
ソース−ドレイン拡散層の上に層間絶縁膜に形成された
コンタクト開口を通してポリシリコン膜が接続されたＭ
ＯＳＦＥＴを含むものである。
【００１４】
【実施例】本発明の第１の実施例について、図１（ａ）
の平面図およびそのＡ−Ｂ断面図である図１（ｂ）を参
照して説明する。
の平面図およびそのＡ−Ｂ断面図である図１（ｂ）を参
照して説明する。
【００１５】Ｐ型半導体基板１のフィールド酸化膜２に
囲まれた素子領域にＮ型ウェル３を形成する。つぎに素
子領域の表面にゲート酸化膜４を形成したのち、ゲート
ポリシリコン５を形成する。このゲートポリシリコン５
はゲート電極５ａからフィールド酸化膜２上のゲート電
極取り出し口５ｂまで続いている。
囲まれた素子領域にＮ型ウェル３を形成する。つぎに素
子領域の表面にゲート酸化膜４を形成したのち、ゲート
ポリシリコン５を形成する。このゲートポリシリコン５
はゲート電極５ａからフィールド酸化膜２上のゲート電
極取り出し口５ｂまで続いている。
【００１６】つぎにゲートポリシリコン５をマスクとし
てＰ型ソース・ドレイン６を形成したのち、ＣＶＤ酸化
膜１１を成長させる。つぎにソース・ドレイン予定領域
上のＣＶＤ酸化膜１１およびゲート酸化膜４を開口し、
全面にポリシリコン１０を成長させる。つぎにボロンを
イオン注入し、レジスト（図示せず）をマスクとしてソ
ース・ドレインコンタクト８上を残してポリシリコン１
０を選択エッチングする。
てＰ型ソース・ドレイン６を形成したのち、ＣＶＤ酸化
膜１１を成長させる。つぎにソース・ドレイン予定領域
上のＣＶＤ酸化膜１１およびゲート酸化膜４を開口し、
全面にポリシリコン１０を成長させる。つぎにボロンを
イオン注入し、レジスト（図示せず）をマスクとしてソ
ース・ドレインコンタクト８上を残してポリシリコン１
０を選択エッチングする。
【００１７】このときポリシリコン１０の表面と、ゲー
ト電極取り出し口５ｂの表面とが同じ高さになるよう
に、ポリシリコン１０の膜厚を決定する。高さに差があ
っても１００ｎｍ以内にすることが望ましい。
ト電極取り出し口５ｂの表面とが同じ高さになるよう
に、ポリシリコン１０の膜厚を決定する。高さに差があ
っても１００ｎｍ以内にすることが望ましい。
【００１８】例えばフィールド酸化膜２が素子形成領域
に対して３００ｎｍの段差があり、ゲートポリシリコン
５の厚さが４００ｎｍ、ＣＶＤ酸化膜１１の厚さが１０
０ｎｍのとき、ポリシリコン１０の膜厚は８００ｎｍに
設定する。
に対して３００ｎｍの段差があり、ゲートポリシリコン
５の厚さが４００ｎｍ、ＣＶＤ酸化膜１１の厚さが１０
０ｎｍのとき、ポリシリコン１０の膜厚は８００ｎｍに
設定する。
【００１９】つぎに全面に層間絶縁膜７を堆積したの
ち、ソース・ドレインコンタクト８およびゲート電極取
り出しコンタクト９を開口する。
ち、ソース・ドレインコンタクト８およびゲート電極取
り出しコンタクト９を開口する。
【００２０】ここでソース・ドレインコンタクト８にお
ける層間絶縁膜７の膜厚Ａとゲート電極取り出しコンタ
クト９における膜厚Ｂとは等しくなって、オーバーエッ
チングする必要がなくなる。製品の歩留りおよび信頼性
が飛躍的に向上した。
ける層間絶縁膜７の膜厚Ａとゲート電極取り出しコンタ
クト９における膜厚Ｂとは等しくなって、オーバーエッ
チングする必要がなくなる。製品の歩留りおよび信頼性
が飛躍的に向上した。
【００２１】本実施例ではＰチャネルＭＯＳＦＥＴにつ
いて説明したが、同様にしてＮチャネルＭＯＳＦＥＴに
適用することができる。
いて説明したが、同様にしてＮチャネルＭＯＳＦＥＴに
適用することができる。
【００２２】本発明はＭＯＳＦＥＴだけでなく、バイポ
ーラトランジスタを含むＢｉ−ＣＭＯＳ集積回路におい
ても、同様の工程で製造することができる。
ーラトランジスタを含むＢｉ−ＣＭＯＳ集積回路におい
ても、同様の工程で製造することができる。
【００２３】つぎに本発明の第２の実施例として、Ｐチ
ャネルＭＯＳＦＥＴとＮＰＮバイポーラトランジスタと
を集積した半導体集積回路について、図２を参照して説
明する。
ャネルＭＯＳＦＥＴとＮＰＮバイポーラトランジスタと
を集積した半導体集積回路について、図２を参照して説
明する。
【００２４】ＰチャネルＭＯＳＦＥＴのソース・ドレイ
ン予定領域６上およびＮＰＮバイポーラトランジスタの
ベース予定領域１４上の両方のポリシリコン１０に同時
にＰ型不純物を拡散する。またＮチャネルＭＯＳＦＥＴ
（図示せず）のソース・ドレイン予定領域上およびＮＰ
Ｎバイポーラトランジスタのコレクタ・エミッタ予定領
域上の両方のポリシリコンに同時にＮ型不純物を拡散す
る。
ン予定領域６上およびＮＰＮバイポーラトランジスタの
ベース予定領域１４上の両方のポリシリコン１０に同時
にＰ型不純物を拡散する。またＮチャネルＭＯＳＦＥＴ
（図示せず）のソース・ドレイン予定領域上およびＮＰ
Ｎバイポーラトランジスタのコレクタ・エミッタ予定領
域上の両方のポリシリコンに同時にＮ型不純物を拡散す
る。
【００２５】最後にポリシリコン１０をパターニングし
たのち、全面に層間絶縁膜７を堆積してからソース・ド
レインコンタクト８、ゲート電極取り出しコンタクト９
およびコレクタ・ベース・エミッタの各コンタクト１
６，１７，１８を同時に開口する。
たのち、全面に層間絶縁膜７を堆積してからソース・ド
レインコンタクト８、ゲート電極取り出しコンタクト９
およびコレクタ・ベース・エミッタの各コンタクト１
６，１７，１８を同時に開口する。
【００２６】
【発明の効果】ＭＯＳＦＥＴのソース・ドレイン領域上
にポリシリコンを形成する。その結果、ソース・ドレイ
ン領域上およびゲート電極取り出し口上のそれぞれの層
間絶縁膜の膜厚を同一にする。コンタクト開口時のオー
バーエッチングを防ぎ、歩留りが良く、信頼性の高い製
品を得ることができる。
にポリシリコンを形成する。その結果、ソース・ドレイ
ン領域上およびゲート電極取り出し口上のそれぞれの層
間絶縁膜の膜厚を同一にする。コンタクト開口時のオー
バーエッチングを防ぎ、歩留りが良く、信頼性の高い製
品を得ることができる。
【図１】（ａ）は本発明の第１の実施例を示す平面図で
ある。 （ｂ）は（ａ）のＡ−Ｂ断面図である。
ある。 （ｂ）は（ａ）のＡ−Ｂ断面図である。
【図２】本発明の第２の実施例を示す断面図である。
【図３】（ａ）は従来技術によるＰチャネルＭＯＳＦＥ
Ｔを示す平面図である。 （ｂ）は（ａ）のＡ−Ｂ断面図である。
Ｔを示す平面図である。 （ｂ）は（ａ）のＡ−Ｂ断面図である。
１ Ｐ型半導体基板 ２ フィールド酸化膜 ３ Ｎ型ウェル ４ ゲート酸化膜 ５ ゲートポリシリコン ５ａ ゲート電極 ５ｂ ゲート取り出し口 ６ Ｐ型ソース・ドレイン ７ 層間絶縁膜 ８ ソース・ドレインコンタクト ９ ゲート電極取り出しコンタクト １０ ポリシリコン １１ ＣＶＤ酸化膜 １２ Ｎ+ 型埋込層 １３ Ｎ+ 型コレクタ １４ Ｐ型ベース １５ Ｎ+ 型エミッタ １６ コレクタコンタクト １７ ベースコンタクト １８ エミッタコンタクト
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/46 Ａ 7738−4Ｍ 29/50 Ｕ 7738−4Ｍ
Claims (2)
- 【請求項１】 ソース−ドレイン拡散層の上に層間絶縁
膜に形成されたコンタクト開口を通してポリシリコン膜
が接続されたＭＯＳＦＥＴを含む半導体装置。 - 【請求項２】 ソース−ドレイン拡散層上のポリシリコ
ン膜の表面と、フィールド酸化膜上のゲート電極取り出
しコンタクトのポリシリコン膜の表面とが実質的に同一
平面上にある請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20905191A JPH0547787A (ja) | 1991-08-21 | 1991-08-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20905191A JPH0547787A (ja) | 1991-08-21 | 1991-08-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0547787A true JPH0547787A (ja) | 1993-02-26 |
Family
ID=16566443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20905191A Pending JPH0547787A (ja) | 1991-08-21 | 1991-08-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0547787A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6844613B2 (en) | 2002-11-28 | 2005-01-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
-
1991
- 1991-08-21 JP JP20905191A patent/JPH0547787A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6844613B2 (en) | 2002-11-28 | 2005-01-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991019 |