JP2574453B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2574453B2 JP2574453B2 JP1050348A JP5034889A JP2574453B2 JP 2574453 B2 JP2574453 B2 JP 2574453B2 JP 1050348 A JP1050348 A JP 1050348A JP 5034889 A JP5034889 A JP 5034889A JP 2574453 B2 JP2574453 B2 JP 2574453B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、高周波特性が要求される半導体装置の製造
方法に関する。
方法に関する。
従来の技術 高周波特性の優れたバイポーラトランジスタまたは、
バイポーラICを得るためには、各端子間の接合容量の低
減が、必要不可欠である。即ち、エミッタ・ベース間接
合容量、ベース・コレクタ間接合容量ならびにコレクタ
・基板間容量を低減することが重要である。これらの容
量を低減させるための一つの方法は、接合部の不純物濃
度を低く抑えることであるが、例えば、コレクタの不純
物濃度を下げると、大電流領域において、ベース押し出
し効果（カーグ効果）によって、実質的な空乏層幅が広
くなる。このため、ベース中のキャリア走行時間が長く
なり、意図するところとは逆に周波数特性を悪くするこ
ともある。バイポーラトランジスタの接合容量を減らす
もう一つの方法として、接合部の面積を小さくする方
法、言いかえれば、素子のサイズを小さくする方法があ
る。なお、素子のサイズを小さくする手法の一つとし
て、自己整合（セルフアライン）技術がある。この技術
では、一つのマスク工程によって拡散層相互の位置が決
定されるため、マスクずれ等によるパターン寸法の余裕
を取らなくてもよく、このため素子のサイズをより小さ
くできる。
バイポーラICを得るためには、各端子間の接合容量の低
減が、必要不可欠である。即ち、エミッタ・ベース間接
合容量、ベース・コレクタ間接合容量ならびにコレクタ
・基板間容量を低減することが重要である。これらの容
量を低減させるための一つの方法は、接合部の不純物濃
度を低く抑えることであるが、例えば、コレクタの不純
物濃度を下げると、大電流領域において、ベース押し出
し効果（カーグ効果）によって、実質的な空乏層幅が広
くなる。このため、ベース中のキャリア走行時間が長く
なり、意図するところとは逆に周波数特性を悪くするこ
ともある。バイポーラトランジスタの接合容量を減らす
もう一つの方法として、接合部の面積を小さくする方
法、言いかえれば、素子のサイズを小さくする方法があ
る。なお、素子のサイズを小さくする手法の一つとし
て、自己整合（セルフアライン）技術がある。この技術
では、一つのマスク工程によって拡散層相互の位置が決
定されるため、マスクずれ等によるパターン寸法の余裕
を取らなくてもよく、このため素子のサイズをより小さ
くできる。
バイポーラICでよく使用されるプロセスの例を第３図
を参照して説明する。第３図は、バイポーラトランジス
タと、ポリシリコン抵抗を組み合わせた集積回路の一部
の断面図である。
を参照して説明する。第３図は、バイポーラトランジス
タと、ポリシリコン抵抗を組み合わせた集積回路の一部
の断面図である。
第３図において、Ｐ型半導体基板１の上に高濃度N+型
埋込拡散層２を選択的に形成し、この上にＮ型エピタキ
シャル層３を成長させたのち、Ｐ型分離拡散層４と、高
濃度Ｎ型コレクタ層５を形成し、表面にシリコ酸化膜９
とこの上にポリシリコン膜11を形成したのちシリコンナ
イトライドを形成する。次に開口部を設け、この開口部
によりＰ型ベース層６、Ｐ型高濃度外部ベース拡散層７
およびＮ型エミッタ拡散層８を自己整合的に形成する。
このあと、Al配線層12を形成し、最後に保護膜層14を形
成する。
埋込拡散層２を選択的に形成し、この上にＮ型エピタキ
シャル層３を成長させたのち、Ｐ型分離拡散層４と、高
濃度Ｎ型コレクタ層５を形成し、表面にシリコ酸化膜９
とこの上にポリシリコン膜11を形成したのちシリコンナ
イトライドを形成する。次に開口部を設け、この開口部
によりＰ型ベース層６、Ｐ型高濃度外部ベース拡散層７
およびＮ型エミッタ拡散層８を自己整合的に形成する。
このあと、Al配線層12を形成し、最後に保護膜層14を形
成する。
この製造方法では、コレクタ・エミッタおよびベース
に対する配線のための開口部と各々の不純物拡散層が、
自己整合的に形成されている。第３図の例では、これら
の不純物拡散層を形成する前に、ポリシリコン抵抗部を
形成する。ところが、ポリシリコン膜11は、これを高い
寸法精度で形成しようとすると、エッチング形状が垂直
に近い形となり、従って、急峻な形状を示す。この上に
シリコンナイトライド膜10を介して、アルミニウム（A
l）等による相互配線を施す場合、ポリシリコン膜11の
段差部の断面形状が垂直な形状であるため、Al配線層12
が断線する危険性がある。しかしながら、この様な従来
の製造方法では、平坦な表面にすることが困難であり、
製品の歩留りにも悪い影響がでることがあった。
に対する配線のための開口部と各々の不純物拡散層が、
自己整合的に形成されている。第３図の例では、これら
の不純物拡散層を形成する前に、ポリシリコン抵抗部を
形成する。ところが、ポリシリコン膜11は、これを高い
寸法精度で形成しようとすると、エッチング形状が垂直
に近い形となり、従って、急峻な形状を示す。この上に
シリコンナイトライド膜10を介して、アルミニウム（A
l）等による相互配線を施す場合、ポリシリコン膜11の
段差部の断面形状が垂直な形状であるため、Al配線層12
が断線する危険性がある。しかしながら、この様な従来
の製造方法では、平坦な表面にすることが困難であり、
製品の歩留りにも悪い影響がでることがあった。
なお、例として示したのは、ポリシリコン抵抗の場合
であるが、CMOSとバイポーラ素子を組み合わせた、いわ
ゆる、Bi/CMOSを製造する場合においても同様の問題を
含んでいた。
であるが、CMOSとバイポーラ素子を組み合わせた、いわ
ゆる、Bi/CMOSを製造する場合においても同様の問題を
含んでいた。
発明が解決しようとする課題 バイポーラトランジスタの形成のために、第３図を参
照して説明した上記の工程を適用するならば、自己整合
によりトランジスタのサイズは小さくできるが、ポリシ
リコン抵抗を使用することなどによって表面に段差がで
きたとき、これを平坦化して、信頼性の高い配線層を形
成することが難しい。しかしながら、ポリシリコン抵抗
は、寄生の接合容量がないため、高周波デバイスでは、
多用される傾向にあり、上記の平坦化を実現することが
多層配線を含むデバイスでは特に必要となっていた。
照して説明した上記の工程を適用するならば、自己整合
によりトランジスタのサイズは小さくできるが、ポリシ
リコン抵抗を使用することなどによって表面に段差がで
きたとき、これを平坦化して、信頼性の高い配線層を形
成することが難しい。しかしながら、ポリシリコン抵抗
は、寄生の接合容量がないため、高周波デバイスでは、
多用される傾向にあり、上記の平坦化を実現することが
多層配線を含むデバイスでは特に必要となっていた。
さらに、従来の製造方法においては、シリコン基板１
上、または、ポリシリコン膜11上に形成する絶縁膜を厚
くすると、エミッタやベースのコンタクト窓の寸法精度
の確保が困難になるため、絶縁膜を厚くすることができ
ず高耐圧の素子の形成や、寄生MOSトランジスタの効果
低減には不利であった。これらの問題点もあわせて解決
できる方法が求められていた。
上、または、ポリシリコン膜11上に形成する絶縁膜を厚
くすると、エミッタやベースのコンタクト窓の寸法精度
の確保が困難になるため、絶縁膜を厚くすることができ
ず高耐圧の素子の形成や、寄生MOSトランジスタの効果
低減には不利であった。これらの問題点もあわせて解決
できる方法が求められていた。
課題を解決するための手段 本発明は、半導体基板上の一面に形成したシリコンナ
イトライド膜の一部を選択的にエッチングして、半導体
素子の電極取り出し用の第１の開口部を設けた後、前記
シリコンナイトライド膜の上に配線層を形成し、前記第
１の開口部，前記シリコンナイトライド膜および前記配
線層を含む表面を覆ってPSG膜を平坦化するように形成
し、次いで、前記シリコンナイトライド膜がエッチング
されない条件で前記PSG膜の前記第１の開口部を包含し
た領域をドライエッチングして第２の開口部を形成した
後、前記第１の開口部と前記第２の開口部との重なった
領域を通して前記半導体基板上の前記半導体素子の電極
配線層を形成することを特徴とする半導体装置の製造方
法を提供するものである。
イトライド膜の一部を選択的にエッチングして、半導体
素子の電極取り出し用の第１の開口部を設けた後、前記
シリコンナイトライド膜の上に配線層を形成し、前記第
１の開口部，前記シリコンナイトライド膜および前記配
線層を含む表面を覆ってPSG膜を平坦化するように形成
し、次いで、前記シリコンナイトライド膜がエッチング
されない条件で前記PSG膜の前記第１の開口部を包含し
た領域をドライエッチングして第２の開口部を形成した
後、前記第１の開口部と前記第２の開口部との重なった
領域を通して前記半導体基板上の前記半導体素子の電極
配線層を形成することを特徴とする半導体装置の製造方
法を提供するものである。
作用 本発明によれば、下地にシリコンナイトライド膜を形
成しているため、厚いPSG膜で形成した層間絶縁膜の所
定領域をドライエッチングして第２の開口部を形成する
際に、オーバーエッチングしないように第１の開口部を
露出するので、半導体素子の電極取り出し用の開口部を
精度良く開口することができ、また、第２の開口部がテ
ーパー状にエッチングされるため、素子に接続する電極
配線層を、下地の段差に拘らず断線しないように形成す
ることができる。また、PSG膜による層間絶縁膜を厚く
することが可能となるため、より高耐圧のデバイスや、
寄生MOS効果の少ないデバイスの製造に対しても有効で
ある。
成しているため、厚いPSG膜で形成した層間絶縁膜の所
定領域をドライエッチングして第２の開口部を形成する
際に、オーバーエッチングしないように第１の開口部を
露出するので、半導体素子の電極取り出し用の開口部を
精度良く開口することができ、また、第２の開口部がテ
ーパー状にエッチングされるため、素子に接続する電極
配線層を、下地の段差に拘らず断線しないように形成す
ることができる。また、PSG膜による層間絶縁膜を厚く
することが可能となるため、より高耐圧のデバイスや、
寄生MOS効果の少ないデバイスの製造に対しても有効で
ある。
実施例 本発明による実施例を第１図，第２図に従って説明す
る。
る。
第１図は、本発明による実施例の完成後の断面図であ
り、第２図（ａ），（ｂ）は、第１図に示す完成品へ至
るまでの途中工程での各断面図である。第２図の（ａ）
では、バイポーラICの製造工程の途中の状態を示してい
る。Ｐ型半導体基板１にN+型埋込拡散層２を設け、この
上にＮ型エピタキシャル層３を成長させる。これにP+型
分離拡散層4,低抵抗のコレクタ拡散層5,P型活性ベース
層６をそれぞれの領域に選択的に周知の方法により形成
する。さらに、応力抑制のためのシリコン酸化膜９を形
成してからシリコンナイトライド膜10をCVD法により形
成する。シリコンナイトライド膜10を周知のフォトリソ
グラフィ法およびドライエッチング法によって、シリコ
ンとの接続のための第１の開口部を全て開口する。この
第１の開口部のうち、Ｐ型のコンタクトを取る部分、例
えばベース電極取出し開口部に、B+またはBF2 +のイオン
を選択的に注入し、Ｐ型高濃度外部ベース拡散層７を形
成する。同様にして、As+イオンを選択的に、エミッタ
やコレクタ電極取出し開口部に注入し、エミッタ拡散層
８およびコレクタコンタクト拡散層81を形成する。これ
に、ポリシリコン層11をCVD法により成長させ、イオン
注入とアニールによってポリシリコンを適当なシート抵
抗になるように調整し、周知のドライエッチング法によ
りパターン形成したのが、第２図の（ａ）状態である。
ここまでは、周知の自己整合工程によるベースとエミッ
タおよびコレクタの形成であり、本発明の本質ではない
ので、詳しい工程の表示は省略した。
り、第２図（ａ），（ｂ）は、第１図に示す完成品へ至
るまでの途中工程での各断面図である。第２図の（ａ）
では、バイポーラICの製造工程の途中の状態を示してい
る。Ｐ型半導体基板１にN+型埋込拡散層２を設け、この
上にＮ型エピタキシャル層３を成長させる。これにP+型
分離拡散層4,低抵抗のコレクタ拡散層5,P型活性ベース
層６をそれぞれの領域に選択的に周知の方法により形成
する。さらに、応力抑制のためのシリコン酸化膜９を形
成してからシリコンナイトライド膜10をCVD法により形
成する。シリコンナイトライド膜10を周知のフォトリソ
グラフィ法およびドライエッチング法によって、シリコ
ンとの接続のための第１の開口部を全て開口する。この
第１の開口部のうち、Ｐ型のコンタクトを取る部分、例
えばベース電極取出し開口部に、B+またはBF2 +のイオン
を選択的に注入し、Ｐ型高濃度外部ベース拡散層７を形
成する。同様にして、As+イオンを選択的に、エミッタ
やコレクタ電極取出し開口部に注入し、エミッタ拡散層
８およびコレクタコンタクト拡散層81を形成する。これ
に、ポリシリコン層11をCVD法により成長させ、イオン
注入とアニールによってポリシリコンを適当なシート抵
抗になるように調整し、周知のドライエッチング法によ
りパターン形成したのが、第２図の（ａ）状態である。
ここまでは、周知の自己整合工程によるベースとエミッ
タおよびコレクタの形成であり、本発明の本質ではない
ので、詳しい工程の表示は省略した。
第２図の（ａ）では、ポリシリコン層11の形状は、垂
直にエッチングされたままで、もしこの上に絶縁膜を形
成し、この絶縁膜を介して、Al配線を横断させるなら
ば、断線する可能性がある。そこで、CVD法によってPSG
または、ホウ素・リンケイ酸ガラス（BPSG）13を成長さ
せ、850℃〜1000℃でリフローさせる。ポリシリコン層1
1の段差はPSG膜（またはBPSG膜）13によって滑らかにな
り、配線をこの上に通しても問題のないレベルとなる。
この場合、PSG膜（またはBPSG膜）13のリフローによる
平坦化の代わりにレジストとPSG膜とのエッチングレー
トを等しくすることを利用するエッチバック法等を利用
して平坦化してもよい。
直にエッチングされたままで、もしこの上に絶縁膜を形
成し、この絶縁膜を介して、Al配線を横断させるなら
ば、断線する可能性がある。そこで、CVD法によってPSG
または、ホウ素・リンケイ酸ガラス（BPSG）13を成長さ
せ、850℃〜1000℃でリフローさせる。ポリシリコン層1
1の段差はPSG膜（またはBPSG膜）13によって滑らかにな
り、配線をこの上に通しても問題のないレベルとなる。
この場合、PSG膜（またはBPSG膜）13のリフローによる
平坦化の代わりにレジストとPSG膜とのエッチングレー
トを等しくすることを利用するエッチバック法等を利用
して平坦化してもよい。
この後、先にシリコンナイトライド膜10をエッチング
した第１の開口部を全て含む領域のフォトレジスト層15
を第２図（ｂ）のように開口する。このとき、開口する
部分は、フォトリソグラフィー工程の許す限り、最小限
とする方がよい。例えば、本実施例では、コレクタか
ら、ベースまでの開口部を含む最小領域である。これ
は、例えば、Ｐ型ベース拡散層６から、P+型分離拡散層
４までは、別な見方をすると寄生のＰチャンネル型MOS
トランジスタとなるわけで、この寄生MOSトランジスタ
のしきい値電圧（Vth）を大きくしないと、Ｐ型ベース
拡散層６からP+型分離拡散層４へのリーク電流が発生す
る。そこで、Vthを高くするため、Ｐ型ベース拡散層６
とP+分離拡散層４の間の酸化膜（PSG膜）13の厚みは、
厚くする方が良いため、この領域は、フォトレジスト層
15によってマスクされている。
した第１の開口部を全て含む領域のフォトレジスト層15
を第２図（ｂ）のように開口する。このとき、開口する
部分は、フォトリソグラフィー工程の許す限り、最小限
とする方がよい。例えば、本実施例では、コレクタか
ら、ベースまでの開口部を含む最小領域である。これ
は、例えば、Ｐ型ベース拡散層６から、P+型分離拡散層
４までは、別な見方をすると寄生のＰチャンネル型MOS
トランジスタとなるわけで、この寄生MOSトランジスタ
のしきい値電圧（Vth）を大きくしないと、Ｐ型ベース
拡散層６からP+型分離拡散層４へのリーク電流が発生す
る。そこで、Vthを高くするため、Ｐ型ベース拡散層６
とP+分離拡散層４の間の酸化膜（PSG膜）13の厚みは、
厚くする方が良いため、この領域は、フォトレジスト層
15によってマスクされている。
次に、フォトレジスト層15をマスクとして、ドライエ
ッチングによりPSG膜13を開口し、第２の開口部を設け
る。この場合、注意しなければならないのは、PSG膜13
をドライエッチングにより開口してシリコン表面の第１
の開口部を露出するまでに、シリコンナイトライド膜10
が、なくべくエッチングされないような条件でPSG膜13
をエッチングすることが重要である。即ち、SiO2/Si3O4
のエッチングの選択比を上げることが望ましい。シリコ
ンナイトライド膜10がなくなると、この上をAl配線層が
通る場合、シリコン表面とAlとでショートまたは、リー
クする危険性があるからである。
ッチングによりPSG膜13を開口し、第２の開口部を設け
る。この場合、注意しなければならないのは、PSG膜13
をドライエッチングにより開口してシリコン表面の第１
の開口部を露出するまでに、シリコンナイトライド膜10
が、なくべくエッチングされないような条件でPSG膜13
をエッチングすることが重要である。即ち、SiO2/Si3O4
のエッチングの選択比を上げることが望ましい。シリコ
ンナイトライド膜10がなくなると、この上をAl配線層が
通る場合、シリコン表面とAlとでショートまたは、リー
クする危険性があるからである。
本実施例では、CHF3とO2との混合ガス比を調整するこ
とによって選択比を５以上としてエッチングを施した。
このエッチングの場合も、先工程のポリシリコン膜11の
エッチングと同様に、段差部の形状が直角に近くなるこ
ともあるが、段差部の上方部をテーパーエッチングする
等の工夫がし易く、これを利用することによりあまり問
題とならない。
とによって選択比を５以上としてエッチングを施した。
このエッチングの場合も、先工程のポリシリコン膜11の
エッチングと同様に、段差部の形状が直角に近くなるこ
ともあるが、段差部の上方部をテーパーエッチングする
等の工夫がし易く、これを利用することによりあまり問
題とならない。
フォトレジスト層15を除去し、Al配線12と保護膜14の
形成を周知の方法によって実施すると、第１図のような
最終断面となり、工程は終了する。
形成を周知の方法によって実施すると、第１図のような
最終断面となり、工程は終了する。
エミッタ・ベースおよびコレクタを、同一マスクを用
いてシリコンナイトライド膜10とシリコン酸化膜９に第
１の開口を施し、各拡散層相互の位置を自己整合的に決
める工程では、その開口すべき絶縁膜の厚みが厚い程、
窓のサイズが、ばらついて素子特性に悪い影響がでやす
い。本実施例の場合は、PSG膜13のリフロー後、再度、
この厚いPSG膜13に第２回の開口をする工程があるた
め、第１の開口では、絶縁膜を厚くする必要はない。こ
れは、先に述べたように、寄生のMOS効果を、厚いPSG膜
13によって防ぐことができるためである。
いてシリコンナイトライド膜10とシリコン酸化膜９に第
１の開口を施し、各拡散層相互の位置を自己整合的に決
める工程では、その開口すべき絶縁膜の厚みが厚い程、
窓のサイズが、ばらついて素子特性に悪い影響がでやす
い。本実施例の場合は、PSG膜13のリフロー後、再度、
この厚いPSG膜13に第２回の開口をする工程があるた
め、第１の開口では、絶縁膜を厚くする必要はない。こ
れは、先に述べたように、寄生のMOS効果を、厚いPSG膜
13によって防ぐことができるためである。
従って、本発明によれば、最初の絶縁膜である薄いシ
リコンナイトライド膜10への開口の窓幅の精度が、極め
て良いため、素子のばらつきに対して強いプロセスがで
きることになる。高精度のアナログ／デジタルコンバー
タまたは、デジタル／アナログコンバータ等の半導体装
置をつくるのに最適といえる。
リコンナイトライド膜10への開口の窓幅の精度が、極め
て良いため、素子のばらつきに対して強いプロセスがで
きることになる。高精度のアナログ／デジタルコンバー
タまたは、デジタル／アナログコンバータ等の半導体装
置をつくるのに最適といえる。
上記実施例では、バイポーラ集積回路を例として示し
たが、同様な構造は、それらにCMOSデバイスを加えたBi
−CMOSプロセスにもある。従って、Bi−CMOSを製造する
にあたっても、本発明は、加めて有効である。
たが、同様な構造は、それらにCMOSデバイスを加えたBi
−CMOSプロセスにもある。従って、Bi−CMOSを製造する
にあたっても、本発明は、加めて有効である。
発明の効果 本発明によって、下地にシリコンナイトライド膜を形
成しているため、厚いPSG膜で形成した層間絶縁膜の所
定領域をドライエッチングして第２の開口部を形成する
際に、第１の開口部をオーバーエッチングせずにに露出
するので、半導体素子の電極取り出し用の開口部を精度
良く開口することができ、また、第２の開口部がテーパ
ー状にエッチングされるため、素子に接続する電極配線
層を、下地の段差に拘らず断線しないように形成するこ
とができる。また、半導体基板表面からAl配線までの絶
縁膜の厚みを任意に厚くできるため、高周波用の集積回
路のみならず、より高耐圧の集積回路に対しても有効で
あり、応用範囲は極めて広い。
成しているため、厚いPSG膜で形成した層間絶縁膜の所
定領域をドライエッチングして第２の開口部を形成する
際に、第１の開口部をオーバーエッチングせずにに露出
するので、半導体素子の電極取り出し用の開口部を精度
良く開口することができ、また、第２の開口部がテーパ
ー状にエッチングされるため、素子に接続する電極配線
層を、下地の段差に拘らず断線しないように形成するこ
とができる。また、半導体基板表面からAl配線までの絶
縁膜の厚みを任意に厚くできるため、高周波用の集積回
路のみならず、より高耐圧の集積回路に対しても有効で
あり、応用範囲は極めて広い。
第１図は本発明の実施例工程で製造された半導体装置の
断面図、第２図（ａ），（ｂ）は第１図に至るまでの途
中工程での各断面図、第３図は従来例の半導体装置の断
面図である。 １……Ｐ型半導体基板、２……高濃度N+型埋込拡散層、
３……Ｎ型エピタキシャル層、４……P+型分離拡散層、
５……高濃度コレクタ拡散層、６……Ｐ型ベース拡散
層、７……Ｐ型高濃度外部ベース拡散層、８……Ｎ型エ
ミッタ拡散層、81……コレクタコンタクト拡散層、９…
…シリコン酸化膜、10……シリコンナイトライド膜、11
……ポリシリコン膜、12……Al配線層、13……PSG膜、1
4……保護膜、15……フォトレジスト層。
断面図、第２図（ａ），（ｂ）は第１図に至るまでの途
中工程での各断面図、第３図は従来例の半導体装置の断
面図である。 １……Ｐ型半導体基板、２……高濃度N+型埋込拡散層、
３……Ｎ型エピタキシャル層、４……P+型分離拡散層、
５……高濃度コレクタ拡散層、６……Ｐ型ベース拡散
層、７……Ｐ型高濃度外部ベース拡散層、８……Ｎ型エ
ミッタ拡散層、81……コレクタコンタクト拡散層、９…
…シリコン酸化膜、10……シリコンナイトライド膜、11
……ポリシリコン膜、12……Al配線層、13……PSG膜、1
4……保護膜、15……フォトレジスト層。
Claims (1)
- 【請求項１】半導体基板上の一面に形成したシリコンナ
イトライド膜の一部を選択的にエッチングして、半導体
素子の電極取り出し用の第１の開口部を設けた後、前記
シリコンナイトライド膜の上に配線層を形成し、前記第
１の開口部，前記シリコンナイトライド膜および前記配
線層を含む表面を覆ってPSG膜を平坦化するように形成
し、次いで、前記シリコンナイトライド膜がエッチング
されない条件で前記PSG膜の前記第１の開口部を包含し
た領域をドライエッチングして第２の開口部を形成した
後、前記第１の開口部と前記第２の開口部との重なった
領域を通して前記半導体基板上の前記半導体素子の電極
配線層を形成することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1050348A JP2574453B2 (ja) | 1989-03-01 | 1989-03-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1050348A JP2574453B2 (ja) | 1989-03-01 | 1989-03-01 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02229435A JPH02229435A (ja) | 1990-09-12 |
| JP2574453B2 true JP2574453B2 (ja) | 1997-01-22 |
Family
ID=12856410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1050348A Expired - Fee Related JP2574453B2 (ja) | 1989-03-01 | 1989-03-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2574453B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63133662A (ja) * | 1986-11-26 | 1988-06-06 | Nec Corp | 半導体装置の製造方法 |
-
1989
- 1989-03-01 JP JP1050348A patent/JP2574453B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02229435A (ja) | 1990-09-12 |
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