JPH0454979B2 - - Google Patents

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JPH0454979B2
JPH0454979B2 JP58085280A JP8528083A JPH0454979B2 JP H0454979 B2 JPH0454979 B2 JP H0454979B2 JP 58085280 A JP58085280 A JP 58085280A JP 8528083 A JP8528083 A JP 8528083A JP H0454979 B2 JPH0454979 B2 JP H0454979B2
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resistor
polysilicon layer
electrode
forming
layer
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Yasutaka Yamaguchi
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Nippon Electric Co Ltd
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Description

【発明の詳細な説明】 本発明は半導体装置の製造方法に関し、特に半
導体基板上に形成される抵抗体の製造方法に関す
る。
通常、抵抗Ｒ及びシート抵抗Rsは抵抗体の幅
Ｗ、抵抗体の長さＬ、抵抗体の厚さｔ比抵抗ρに
よつて決定され次式で表わされる。
Ｒ＝Ｌ／Ｗ・ｔ・ρ ……(1) Rs＝ρ／ｔ ……(2) (1)、(2)式よりわかるように高抵抗を形成する手
段としては次の３つの方法がある。
まず第１の方法は抵抗体の幅Ｗ、長さＬを設計
パターンから調整する事である、ここで抵抗体の
幅Ｗはフオトレジスト工程の解像度下限まで小さ
くできるが、下限に近い設計を行うと、製造のば
らつきが大きくなり、安定した抵抗値を有する抵
抗体が得られないこと及び、抵抗体の長さＬを大
きくして高抵抗を形成すると、集積度が上らない
という欠点もある。
第２の方法は抵抗体の比抵抗ρを上げる事であ
る。しかしながら半導体装置で通常使用される抵
抗層は他の部分でトンネル配線、一般配線、ゲー
ト電極等として使用されており、これらの使用目
的からは、できるだけ比抵抗を下げる事が望まし
い。従つて、抵抗体自身の比抵抗を上げる為に
は、新らたに製造プロセスを追加し、抵抗体用の
抵抗層をつくる必要がある。しかしながら製造プ
ロセス工程の追加はコストの上昇をまねくと共に
欠陥を生じやすくなり、歩留が下がるという欠点
がある。
第３の方法として抵抗体の厚さｔを薄くする事
によつても高抵抗体は形成できるが、第２の方法
と同様に、特別に薄い抵抗層をつくる必要がある
ため第２の方法と同様の欠点がある。又、第３の
方法では、電極引き出し用に抵抗層上部に形成さ
れた層間絶縁膜の開孔を行う時に抵抗層までエツ
チングされる。このため抵抗層の厚さを薄くする
には限度があり、従来この方法は採用されていな
い。
次に抵抗体の長さＬを大きくして高抵抗体を
MISFETと共に製造する従来の半導体装置の製
造方法について図面を用いて説明する。
第１図ａ〜ｅは抵抗体とMISFETとを含む従
来の半導体装置の製造工程における断面図であ
る。
第１図ａに示すように、公知のＮチヤンネル
MISFETの製造の場合と同様にＰ型半導体基板
１上に素子分離の酸化膜２を成長させたのち、第
１ゲート絶縁膜３を形成する。次に素子形成領域
にしきい値コントロールのＰ型不純物、例えばホ
ウ素のイオン注入を行つたのち、第１のポリシリ
コン層４を成長させ、ホトレジスト５を被着しパ
ターニングを行う。
次に第１のポリシリコン層をエツチングし、抵
抗体４１及び第１ゲート電極４２を形成する。そ
してＮ型不純物をイオン注入してソース・ドレイ
ン領域６を形成し、第２ゲート絶縁膜７を成長さ
せる。更に埋込コンタクト部８の第１及び第２ゲ
ート絶縁膜を除去する〔第１図ｂ〕。
次に第２ゲート電極となるＮ型の第２のポリシ
リコン層９を形成し、ホトレジスト５を被着しパ
ターニングする〔第１図ｃ〕。
次に第２のポリシリコン層９をエツチングし第
２ゲート電極９１及び引出し電極９２を形成した
のち、その上部に絶縁膜１０を成長させ所定の開
孔部１１を形成する〔第１図ｄ〕。
次にAlを被着しパターニングすることによつ
て電極１２を形成し、抵抗と書き替え可能な
ROM（以下EPROMと記す）を含む半導体装置が
完成する〔第１図ｅ〕。
第１図ａで形成する第１のポリシリコン層４の
シート抵抗Rsは150〜50Ω／□程度であり、高抵
抗を形成する目的で第１のポリシリコン層４の不
純物濃度を下げRsを大きくすると、第１ゲート
電極４２（フローテイングゲート）上に形成され
る第２ゲート絶縁膜７の耐圧が低下する現象が生
ずるため単にRsを高くするのに不純物濃度を下
げる事は好ましくない。
又第１のポリシリコン層４の厚さを薄くする事
でRsを上げる方法はEPROM素子には何ら問題は
ないが、第１図ｄにおいて、抵抗体４１上部に被
着される絶縁膜１０に開孔部１１を設ける時に抵
抗体である第１のポリシリコン層も一部エツチン
グされ、抵抗体４１がなくなつてしまう場合があ
る。この第１のポリシリコンがエツチングされる
現象は最近、素子の微細化が要求され開孔部のエ
ツチング装置として異方性エツチングが可能な反
応性イオンエツチング装置が使用されてから発生
するようになつた。これは絶縁膜と、ポリシリコ
ンの選択エツチング比が低いことに起因してい
る。このように、第１のポリシリコン層を薄くし
て高抵抗を形成する方法は開孔部形成時にポリシ
リコン層がなくなり電極の引出しができなくなる
という欠点がある。
上記理由から従来高抵抗を形成するには、抵抗
体の幅Ｗに対する長さＬの割合を大きくとる方法
が用いられてきているが、集積度が低く、抵抗値
のばらつきが大きいという欠点があつた。
本発明の目的は、上記欠点を除去し、製造工程
を増すことなく薄い抵抗体を形成し、抵抗体の電
極引出し部のみ抵抗層を厚くした抵抗体を有する
半導体装置の製造方法を提供することにある。
本発明の半導体装置の製造方法は、半導体基板
上に酸化膜を形成したのち第１のポリシリコン層
を形成する工程と、前記第１のポリシリコン層を
パターニングMISトランジスタの第１の電極と抵
抗体層とを同時に形成する工程と、前記第１の電
極上に酸化膜を形成したのち全面に第２のポリシ
リコン層を形成する工程と、前記第２のポリシリ
コン層をパターニングし前記第１の電極上の酸化
膜上にMISトランジスタの第２の電極を形成し、
かつ前記抵抗層の両端部に導電層を形成すると共
に所望の抵抗値が得られように前記抵抗体層の抵
抗領域をエツチングする工程とを含んで構成され
る。
次に本発明の実施例について図面を用いて詳細
に説明する。
第２図ａ〜ｅは本発明に関連する技術を説明す
るための製造工程における半導体チツプの断面図
である。製造工程は第１図ａ〜ｅのMISFET製
造の場合とほぼ同一である。
まず、Ｐ型半導体基板１上に素子分離の酸化膜
２を成長させたのち、第１ゲート絶縁膜３を形成
する。次に素子形成領域にしきい値コントロール
のイオン注入を行つたのち、厚さ500〜5000Åの
第１のポリシリコン層４を成長させホトレジスト
５を被着しパターニングを行なう〔第２図ａ〕。
次に第１のポリシリコン層４をエツチングし抵
抗体４１及び第１のゲート電極４２を形成したの
ちＮ型不純物をイオン注入しソース・ドレイン領
域６を形成する。更に第２ゲート絶縁膜７を形成
したのち埋込コンタクト部８の第１及び第２ゲー
ト絶縁膜及び抵抗体４１上の第２のゲート絶縁膜
７を除去する〔第２図ｂ〕。
次に厚さ4000〜8000ÅのＮ型の第２のポリシリ
コン層９を形成しホトレジスト５を被着しパター
ニングする〔第２図ｃ〕。
次に第２のポリシリコン層９をエツチングし、
第２ゲート電極９１、引出し電極９２及び抵抗引
出し電極９３，９３′を形成する。続いて絶縁膜
１０を成長させたのちホトレジスト５を被着し、
パターニング後開孔部１１を形成する〔第２図
ｄ〕。
次にAlを被着しパターニングすることにより
電極１２を形成し抵抗とEPROMを含む半導体装
置が完成する〔第２図ｅ〕。
このようにして形成された半導体装置は、第１
図ｅの従来の半導体装置に比べ抵抗引出し電極９
３，９３′が余分に形成されている。しかしなが
ら、抵抗引出し電極９３，９３′は第２のポリシ
リコン層９をエツチングし、第２のゲート電極９
１及び引出し電極９２と同時に形成できるので特
別の工程を追加する必要はない。また、高抵抗体
を得るために第１のポリシリコン層を薄く形成し
て抵抗体４１も形成しても、開孔部１１を形成す
る部分には抵抗引出し電極９３，９３′が形成さ
れているため抵抗体がエツチングされてなくなる
恐れはない。
第３図ａ，ｂは本発明の一実施例を説明するた
めの半導体チツプの平面図及びＡ−A′断面図で
ある。なお第３図ａにおいては構造を明確にする
ために絶縁膜を省略してある。
第１のポリシリコン層により形成される抵抗体
４１′が抵抗引出し電極９３，９３′のない部分で
薄く形成されていることを除き第２図に示した関
連技術と同一である。このような構造の抵抗体は
例えば、第１のポリシリコン層を他の部分で低抵
抗層として使用するため厚く形成しなければなら
ない時に、第１のポリシリコン層を厚く形成して
抵抗体を形成したのち、第２図ｃ，ｄに示す製造
工程において第２のポリシリコン層９をエツチン
グする際に、エツチング時間を長くして抵抗体４
１の抵抗領域を所望の抵抗値が得られるようにエ
ツチングすることにより形成することができる。
このようにして第１のポリシリコン層の膜厚を調
整できるので抵抗体のシート抵抗Rsを自由にコ
ントロールする事ができる。このポリシリコン層
のエツチングに際して反応性イオンエツチング装
置を使用すれば、半導体基板面に対して垂直方向
しかエツチングが進まず、従つてパターン幅の寸
法を変化させることなく抵抗体となるポリシリコ
ン層の厚さのみを調整できる。
上記したように本実施例によつて形成される抵
抗は従来の製造工程に何ら特別な工程を追加する
事なく、集積度が高く、歩留が良く、従つて製造
コストを安く作ることができる。又、薄いポリシ
リコンの抵抗体電極部で発生していた断線不良を
生じる事もなくなり、信頼性の高い半導体装置を
製造する事が可能である。上記実施例としてはＮ
チヤンネルEPROMに関して説明をしたが２層以
上の導電体を有するＮチヤンネル及びＰチヤンネ
ル相補型の半導体装置に対しても適用可能であ
る。
以上詳細に説明したように、本発明によれば、
製造工程を追加することなく、抵抗値の高い抵抗
体を有する、集積度の向上した半導体装置の製造
方法が得られるのでその効果は大きい。
【図面の簡単な説明】
第１図ａ〜ｅは従来のEPROMを含む
MISFETの製造工程における半導体チツプの断
面図、第２図ａ〜ｅは本発明の関連技術を説明す
るための製造工程における半導体チツプの断面
図、第３図ａ，ｂは本発明の一実施例を説明する
ための半導体チツプの平面図及び断面図である。 １……Ｐ型半導体基板、２……酸化膜、３……
第１ゲート絶縁膜、４……第１のポリシリコン
層、５……ホトレジスト、６……ソース・ドレイ
ン領域、７……第２ゲート絶縁膜、８……埋込コ
ンタクト部、９……第２のポリシリコン層、１０
……絶縁膜、１１……開孔部、１２……電極、４
１，４１′……抵抗体、４２……第１ゲート電極、
９１……第２ゲート電極、９２……引出し電極、
９３，９３′……抵抗引出し電極。

Claims (1)

    【特許請求の範囲】
  1. １ 半導体基板上に酸化膜を形成したのち第１の
    ポリシリコン層を形成する工程と、前記第１のポ
    リシリコン層をパターニングしMISトランジスタ
    の第１の電極と抵抗体層とを同時に形成する工程
    と、前記第１の電極上に酸化膜を形成したのち全
    面に第２のポリシリコン層を形成する工程と、前
    記第２のポリシリコン層をパターニングし前記第
    １の電極上の酸化膜上にMISトランジスタの第２
    の電極を形成し、かつ前記抵抗層の両端部に導電
    層を形成すると共に所望の抵抗値が得られるよう
    に前記抵抗体層の抵抗領域をエツチングする工程
    とを含むことを特徴とする半導体装置の製造方
    法。
JP58085280A 1983-05-16 1983-05-16 半導体装置の製造方法 Granted JPS59210658A (ja)

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