JP3455282B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置に関し、特に
バイポーラトランジスタに関するものである。

【０００２】

【従来の技術】バイポーラトランジスタが高速性・高駆
動性に優れた半導体素子のひとつであることは広く知ら
れていることであり、バイポーラトランジスタのデバイ
ス性能向上のために、微細化及びデバイス構造の工夫が
なされてきた。

【０００３】図２２は従来のバイポーラトランジスタの
構造を示す断面図であって、図において、１はＰ型のシ
リコン基板からなる基板、２は基板１上に形成されたＮ
型の高濃度コレクタ埋込層、３はこのコレクタ埋込層３
の上部の所定領域に形成されたコレクタ引出し層である
コレクタウォール、４は上記コレクタ埋込層２上に形成
されたＮ型のエピタキシャル層である。５はＮ型エピタ
キシャル層４に形成され、基板１に達するＰＮ分離層
で、Ｐ型領域５ａと高濃度Ｐ型領域５ｂより構成され
る。６はこのエピタキシャル層４上に形成された分離絶
縁膜であるフィールド酸化膜、７はエピタキシャル層４
上のフィールド酸化膜６間に形成されたＰ型の外部ベー
ス領域、８はこれらの外部ベース領域７に挟持されたＰ
型の真性ベース領域、９はこの真性ベース領域８上に形
成されたＮ型のエミッタ領域である。

【０００４】１０はポリシリコン膜からなり上記外部ベ
ース領域７と電気的に接続されたベース電極で、外部ベ
ース領域７上よりフィールド酸化膜６上にまで伸びてい
る。１１はこのベース電極１０上に形成され、絶縁体か
らなる第１の絶縁膜、１２は上記ベース電極１０の側壁
を覆うように形成された絶縁体からなる側壁酸化膜、１
３は上記エミッタ領域９上に形成されたエミッタ電極
で、ポリシリコン膜１３ａとタングステンシリサイド膜
１３ｂから構成されており、このエミッタ電極１３の端
部はベース電極１０に掛かっており、このエミッタ電極
１３とベース電極１０とは第１の絶縁膜１１と側壁酸化
膜１２とによって電気的に絶縁されている。

【０００５】１４はバイポーラトランジスタ素子上に形
成された絶縁膜である層間酸化膜、１５は層間酸化膜１
４の上記エミッタ電極１３、ベース電極１０、又はコレ
クタウォール３上に設けられた開口部であるビアホール
で、１５ａはコレクタウォール３上のビアホール、１５
ｂはエミッタ電極１３上のビアホール、１５ｃはベース
電極１０上のビアホールである。１６はこのビアホール
１５を介してエミッタ電極１３、ベース電極１０又はコ
レクタウォール３と電気的に接続されたアルミニウムか
らなる配線で、１６ａはコレクタウォール３と電気的に
接続される配線、１６ｂはエミッタ電極１３と電気的に
接続される配線、１６ｃはベース電極１０と電気的に接
続される配線である。

【０００６】このように構成されたバイポーラトランジ
スタの製造方法について以下説明する。図２３〜図２６
は従来のバイポーラトランジスタにおける製造工程を順
次示したものである。

【０００７】まず、図２３（ａ）に示すように基板１上
に酸化膜パターン２０を形成し、この酸化膜パターン２
０をマスクとしてＳｂのイオン注入１１１を行い更に高
温アニールを行い基板１表面に高濃度Ｎ型領域２１を形
成する。

【０００８】次に、図２３（ｂ）に示すように酸化膜パ
ターン２０を除去した後、薄い酸化膜２２を形成する。
次にイオン注入用マスクとなるレジストパターン２３を
形成し、Ｂのイオン注入２２２を行った後、高温アニー
ルすることによりＰＮ分離層５となるＰ型領域２４を形
成する。

【０００９】次に図２３（ｃ）に示すようにレジストパ
ターン２３及び酸化膜２２を除去した後、シリコンエピ
タキシャル層２５を形成する。この時、高濃度Ｎ型領域
２１のＳｂ、及びＰ型領域２４のＢが、Ｐ型のシリコン
基板１内とシリコンエピタキシャル層２５内に拡散し、
高濃度コレクタ埋込層２およびＰＮ分離層５が形成され
ることとなる。

【００１０】次に、図２４（ａ）に示すように薄い酸化
膜２６を形成した後、窒化膜（図示せず）を堆積した
後、リソグラフィー技術を用いて窒化膜をパターニング
し、この窒化膜をマスクとして、酸化膜２６越しにＢの
イオン注入（図示せず）を行うことによりＰＮ分離層５
の上方にのみＰ型領域２７を形成する。更に、この窒化
膜をマスクに酸化を行い酸化膜２６の一部分に厚い酸化
膜２６ａを形成する。次に、窒化膜を除去した後、全面
にＰのイオン注入（図示せず）を行うことによりＰ型領
域２７を除く、活性領域表面上のみＮ型領域２８を形成
する。

【００１１】次に、図２４（ｂ）に示すように、高温ア
ニールを行うことにより、シリコンエピタキシャル層２
５はＮ型のエピタキシャル層４となりＰ型領域２７はＰ
Ｎ分離層５となる。その後、酸化膜２４を除去し、薄い
酸化膜２９、ポリシリコン膜３０及び窒化膜３１を順次
堆積した後レジストパターン３２をマスクとして窒化膜
３１のパターニングを行う。

【００１２】次に図２４（ｃ）に示すように、全面にイ
オン注入用マスクとしてレジストパターン３３を形成
し、Ｂのイオン注入３３３を行いチャネルカット領域で
ある高濃度Ｐ型領域５ｂをＰＮ分離層５に形成する。

【００１３】次に図２５（ａ）に示すように、レジスト
３２，３３を除去した後、窒化膜３１パターンをマスク
にしてポリシリコン膜３０を酸化し、その後、窒化膜３
１パターン及び酸化されなかったポリシリコン膜３０を
除去し、軽く酸化膜エッチングを行い、フィールド酸化
膜６を形成する。その後、再度窒化膜３４を堆積してパ
ターニングを行い、さらにリンガラス（図示せず）を堆
積し高温アニールを施すことにより、コレクタウォール
３を形成した後、リンガラスをエッチングにより除去す
る。

【００１４】次に図２５（ｂ）に示すように、全面にベ
ース電極１０となるポリシリコン膜をＣＶＤ法にて堆積
し、Ｂ等のＰ型不純物を全面にイオン注入した後、ＣＶ
Ｄ法にて第１の絶縁膜１１となるＴＥＯＳ膜を堆積後、
リソグラフィ技術を用いて、第１の絶縁膜１１をパター
ニングし、この第１の絶縁膜１１をマスクとしてＰ型と
なったポリシリコン膜を更にパターニングし、ベース電
極１０を形成する。

【００１５】次に図２５（ｃ）に示すように、真性ベー
ス領域８となる領域上を８００〜９００℃程度の熱酸化
法にて薄く酸化する。この時の熱処理で、ベース電極１
０のポリシリコン膜中のボロンが拡散し、外部ベース領
域７が形成される。その後、Ｂをイオン注入４４４し、
真性ベース領域８を形成する。

【００１６】次に図２６（ａ）に示すように、全面にＣ
ＶＤ法にてＴＥＯＳ酸化膜を堆積し、異方性エッチング
することによって、側壁酸化膜１２を形成する。

【００１７】次に図２６（ｂ）に示すように、エミッタ
電極１３となるポリシリコン膜１３ａをＣＶＤ法にて全
面に堆積し、砒素をイオン注入し、このポリシリコン膜
１３ａ上にタングステンシリサイド膜１３ｂを堆積し、
写真製版技術を用いてパターニングし、ポリシリコン膜
１３ａとタングステン膜１３ｂとからなるエミッタ電極
１３を形成する。その後、熱処理を行いポリシリコン膜
１３ａから砒素を拡散させ、エミッタ領域９を形成す
る。

【００１８】次に図２２に示すように、スピンコート法
にてＳＯＧ（ｓｐｉｎ ｏｒ ｇｌａｓｓ）等の塗布膜
を形成した後、更に、ＣＶＤ法にてＣＶＤ酸化膜を堆積
する。この工程を繰り返すことにより、ほぼ平坦な層間
酸化膜１４が形成され所定の膜厚とするためにエッチバ
ックを行い、層間酸化膜１４が完成する。次に、レジス
トパターンをマスクとして、ビアホール１５をドライエ
ッチングにて形成する。その後、レジストを除去し、ス
パッタ法にてＡｌ等の導体膜を全面に堆積し、レジスト
パターンをマスクとして、所望パターンにエッチング
し、配線１６を形成する。

【００１９】

【発明が解決しようとする課題】しかしながら、上述し
たバイポーラトランジスタにおいては、エミッタ電極１
３とベース電極１０とコレクタウォール３の表面との高
さがそれぞれ異なるが、これらの上に形成された層間酸
化膜１４にビアホール１５を形成する工程においては、
ビアホール１５は同時にこれらの電極上に形成されるこ
ととなるため、一番高さの低い面であるコレクタウォー
ル３の表面に合わせてエッチングされることとなるの
で、エミッタ電極１３及びベース電極１０ではオーバー
エッチングされることとなる。

【００２０】従って、これらのエミッタ電極１３及びベ
ース電極１０上のビアホール１５ｂ、１５ｃの径は、マ
スク寸法より大きくなるために、マスク設計時にはこの
ようなことを考慮したうえで、マスクのそれぞれのビア
ホールの径を設定する必要があり、マスク設計が非常に
複雑となるという問題があった。

【００２１】また、ビアホール１６がマスク寸法通りに
形成できないため各電極とビアホール１６及びビアホー
ル１６と配線の重なりマージンが必要となり、このマー
ジンが素子の微細化を進める障害となってきた。

【００２２】また、エミッタ電極１３、ベース電極１
０、コレクタウォール３表面間の段差が大きいために、
層間酸化膜１４の形成工程において、平坦化を行うため
に工程数が増えたり、平坦化するためにさらに膜厚が厚
くなり、長時間のエッチバックが必要となったりするた
めに、製造コストが増加するという課題も生じてきた。

【００２３】本発明は係る課題を解決するためなされた
ものであって、エミッタ電極とベース電極及びコレクタ
電極との段差を低減することにより、素子の微細化を図
れる半導体装置を得ることを目的とする。

【００２４】さらに、製造コストを抑えた半導体装置を
得ることを目的とする。

【００２５】

【課題を解決するための手段】本発明の請求項１記載の
半導体装置においては、第１の導電型の半導体基板と、
この半導体基板に形成された第２導電型のコレクタ埋込
層と、このコレクタ埋込層上に形成された第２導電型の
エピタキシャル層と、このエピタキシャル層の表面に形
成された凹部と、この凹部の底部に形成された真性ベー
ス領域とこの外側に形成された外部ベース領域とからな
る第１導電型のベース領域と、上記真性ベース領域上に
形成された第２導電型のエミッタ領域と、一端に上記外
部ベース領域の表面が接合され、他端に配線が接合され
るベース電極と、上記エミッタ領域上に形成されるとと
もに、上記ベース電極と絶縁層を介して形成された上表
面が平坦な構造で、この平坦な上表面に配線が接合され
るエミッタ電極とを備え、上記ベース電極と配線とが接
合される接合面下に形成され、上記ベース電極と配線と
の接合面を持ち上げる積み上げ層を有するものである。

【００２６】また、本発明の請求項２記載の半導体装置
においては、積み上げ層の膜厚を、ベース電極と配線と
の接合面とエミッタ電極と配線との接合面とが同一高さ
となるように設定したものである。

【００２７】さらに、本発明の請求項３記載の半導体装
置においては、積み上げ層が導体物からなることを特徴
とするものである。

【００２８】さらに、本発明の請求項４記載の半導体装
置においては、エミッタ領域幅が、エミッタ電極を形成
する膜の膜厚の２倍以下であることを特徴とするもので
ある。

【００２９】また、本発明の請求項５記載の半導体装置
においては、エミッタ電極が、エミッタ領域上に接して
形成された第１のエミッタ電極膜の凹部に第２のエミッ
タ電極膜が埋め込まれた構造を有することを特徴とする
ものである。

【００３０】また、本発明の請求項６記載の半導体装置
においては、第１の導電型の半導体基板と、この半導体
基板に形成された第２導電型のコレクタ埋込層と、この
コレクタ埋込層上に形成された第２導電型のエピタキシ
ャル層と、このエピタキシャル層の表面に形成された凹
部と、この凹部の底部に形成された真性ベース領域とこ
の外側に形成された外部ベース領域とからなる第１導電
型のベース領域と、上記真性ベース領域上に形成された
第２導電型のエミッタ領域と、一端に上記外部ベース領
域の表面が接合され、他端に配線が接合されるベース電
極と、上記エミッタ領域上に形成されるとともに、上記
ベース電極と絶縁層を介して形成され、このベース電極
との平坦な重なり領域を有し、この平坦な領域に配線が
接合されるエミッタ電極を備え、上記ベース電極と配線
との接合面を持ち上げる積み上げ層を有することを特徴
とするものである。

【００３１】さらに、本発明の請求項７記載の半導体装
置においては、コレクタ埋込層の一部領域上に形成さ
れ、エピタキシャル層表面にコレクタ引出し口を有する
コレクタ引出し層と、上記コレクタ引出し口上に形成さ
れ、上表面に配線が接続される導電体からなるコレクタ
電極とを備えたものである。

【００３２】さらに、本発明の請求項８記載の半導体装
置においては、コレクタ電極の上表面を平坦な構造とし
たことを特徴とするものである。

【００３３】さらに、本発明の請求項９記載の半導体装
置においては、コレクタ電極と配線との接合面と、エミ
ッタ電極と配線との接合面と、上記ベース電極と配線と
の接合面とが同一高さに形成されたことを特徴とするも
のである。

【００３４】さらに、本発明の請求項１０記載の半導体
装置においては、コレクタ引出し口が分離絶縁膜により
包囲され、このコレクタ引出し口の幅がコレクタ電極を
形成する膜の膜厚の２倍以下であることを特徴とするも
のである。

【００３５】また、本発明の請求項１１記載の半導体装
置においては、コレクタ電極が、第１のコレクタ電極膜
の凹部に第２のコレクタ電極膜が埋め込まれた構造を有
することを特徴とするものである。

【００３６】さらに、本発明の請求項１２記載の半導体
装置においては、コレクタ埋込層の一部領域上に形成さ
れ、エピタキシャル層表面に分離絶縁膜により包囲され
たコレクタ引出し口を有するコレクタ引出し層と、上記
コレクタ引出し口から分離絶縁膜上に形成され、分離絶
縁膜との平坦な重なり領域を有し、この平坦な領域に配
線が接合されるコレクタ電極を備えたことを特徴とする
ものである。

【００３７】さらに、本発明の請求項１３記載の半導体
装置においては、コレクタ引出し層表面に凹部が形成さ
れ、コレクタ電極の一部が上記凹部内に埋め込まれた構
造としたことを特徴とするものである。

【００３８】また、本発明の請求項１４記載の半導体装
置においては、ベース電極を高融点金属シリサイド膜に
て形成したことを特徴とするものである。

【００３９】

【作用】請求項１記載の半導体装置においては、ベース
電極と配線とが接合される接合面下に積み上げ層を形成
し、ベース電極と配線の接合面を持ち上げることによっ
て、その上表面と平坦なエミッタ電極と配線との接合面
との段差が緩和される。

【００４０】さらに、請求項２記載の半導体装置におい
ては、積み上げ層の膜厚を調整することにより、ベース
電極と配線との接合面と、エミッタ電極と配線との接合
面とを同一高さとしたので、絶縁層の開口部を同一条件
で形成することができる。

【００４１】また、請求項３記載の半導体装置において
は、積み上げ層が導体物で形成されているので、ベース
電極の配線抵抗が低減される。

【００４２】さらに、請求項４記載の半導体装置におい
ては、エミッタ領域幅の１／２以上の膜厚を有するエミ
ッタ電極膜を形成することにより、容易に平坦なエミッ
タ電極が形成できる。

【００４３】請求項５記載の半導体装置においては、エ
ミッタ領域幅にかかわらずエミッタ領域上に接して形成
されている第１のエミッタ電極膜の凹部に、導体物から
なる第２のエミッタ電極膜を埋め込むことにより、エミ
ッタ電極の上表面を平坦化できる。

【００４４】請求項６記載の半導体装置においては、ベ
ース電極と絶縁層を介して形成されるエミッタ電極の平
坦な領域に配線が接合され、ベース電極と配線との接合
面下に積み上げ層が設けられこれらの接合面の段差が緩
和させる。

【００４５】さらに、請求項７記載の半導体装置におい
ては、コレクタ引出し口にコレクタ電極が形成され、こ
のコレクタ電極上に配線が接続されるので、さらに各電
極と配線との接合面の段差を緩和することができる。

【００４６】請求項８記載の半導体装置においては、コ
レクタ電極の上表面が平坦となっているので、さらに絶
縁層の開口部の形成が容易となる。

【００４７】さらに、請求項９記載の半導体装置におい
ては、エミッタ電極と配線、ベース電極と配線、及びコ
レクタ電極と配線との接合面が同じ高さなので、絶縁層
の開口部が同一条件で形成されるため、各電極と配線と
の重なりマージン、開口部と配線との重なりマージンが
小さくでき、素子の小型化が図れる。

【００４８】また、請求項１０記載の半導体装置におい
ては、分離絶縁膜によって囲まれたコレクタ引出し口の
幅の１／２以上の膜厚を有するコレクタ電極膜を形成す
ることにより、容易に平坦なコレクタ電極が形成でき
る。

【００４９】また、請求項１１記載の半導体装置におい
ては、上記コレクタ引出し口の幅にかかわらず、第１コ
レクタ電極膜の凹部に第２のコレクタ電極膜を埋め込む
ことにより、コレクタ電極の上表面を平坦化できる。

【００５０】また、請求項１２記載の半導体装置におい
ては、コレクタ電極と分離絶縁膜の平坦な重なり領域に
配線が接合されるので、配線との各電極膜との接合面の
段差が解消できる。

【００５１】さらに、請求項１３記載の半導体装置にお
いては、コレクタ引出し層に凹部を設け、この凹部上に
コレクタ電極が形成されるので、コレクタ電極とコレク
タ引出し層とのコンタクト面積が増加し、コンタクト抵
抗を低減できる。

【００５２】また、請求項１４記載の半導体装置におい
ては、ベース電極を低抵抗な高融点金属シリサイド膜と
することにより、この高融点金属シリサイド膜の膜厚を
小さくできるので、素子の段差が小さくなり、各電極上
の絶縁膜の膜厚が小さくできるために、この絶縁膜の開
口部が容易に形成できる。

【００５３】

【実施例】

実施例１．図１は本発明の一実施例であるバイポーラト
ランジスタを示す一部断面図であって、図において、従
来例と同一のものには同一番号を付し、詳細な説明は省
略する。３０はＮ型のエピタキシャル層４の表面に形成
された例えば深さ２００〜３００ｎｍ、幅約２００ｎｍ
の凹部、３１はこの凹部３０の底面に形成されたＮ型の
エミッタ領域、３２はこのエミッタ領域３１下に形成さ
れたＰ型の真性ベース領域である。３３は真性ベース領
域３２の両側に形成されたＰ型の外部ベース領域であっ
て、この外部ベース領域３３と真性ベース領域３２とで
ベース領域は構成される。

【００５４】３４はベース電極の一部であって外部ベー
ス領域３３上よりフィールド酸化膜６上にまで引き出さ
れた膜厚約７０ｎｍの導体膜である高融点金属シリサイ
ド膜のチタンシリサイド膜からなる外部ベース引出し電
極、３５はこの外部ベース引出し電極３４と一部のフィ
ールド酸化膜６間に形成された積み上げ層である例えば
ポリシリコン膜からなる例えば膜厚約１５０ｎｍのポリ
シリコン膜、３６はエミッタ領域３１上に形成され、上
表面が平坦となったエミッタ電極で、上記凹部３０を埋
め込んだ膜厚約１００ｎｍのポリシリコン膜３６ａとこ
のポリシリコン膜３６ａ上に形成された膜厚約１００ｎ
ｍのタングステンシリサイド膜３６ｂとからなる。

【００５５】この実施例におけるバイポーラトランジス
タにおいては、凹部３０の幅が２００ｎｍであり、この
凹部３０を埋め込むポリシリコン膜３６ａの膜厚１００
ｎｍの２倍以下に設定してあるので、凹部３０はポリシ
リコン膜３６ａによって完全に埋め込まれるとともに、
ポリシリコン膜３６ａの上表面は平坦となる。つまり、
凹部３０の幅が埋め込まれる膜の膜厚の２倍以下である
ならば、上表面は平坦となる。従って、エミッタ電極３
６の上表面は平坦となる。

【００５６】また、外部ベース引出し電極３４下のフィ
ールド酸化膜６上にポリシリコン膜３５を積み上げるこ
とにより、外部ベース引出し電極３４と配線１６ｃとの
接合面の基板１の主表面からの高さが約４７０ｎｍとな
り、また、エミッタ電極３６と配線１６ｂとの接合面の
高さ約４７０ｎｍと同一高さとなる。

【００５７】次に、上述したバイポーラトランジスタの
製造方法について、以下説明する。フィールド酸化膜６
の形成工程までは、図２３〜図２５（ａ）に示す従来の
製造方法と全く同一であり省略し、それ以後の工程につ
いて、図２及び図３を用いて詳細に説明する。図２及び
図３はこの実施例のバイポーラトランジスタの工程を順
次示した工程断面図である。

【００５８】まず、図２（ａ）に示すように基板１の全
面にＣＶＤ法にて膜厚約１５０ｎｍのポリシリコン膜３
５を堆積した後、このポリシリコン膜３５上にリソグラ
フィー技術によりレジストパターンを形成し、異方性エ
ッチングによりポリシリコン膜３５をコレクタウォール
３上及びフィールド酸化膜６上に残す。ここで、フィー
ルド酸化膜６上のポリシリコン膜３５は外部ベース引出
し電極３４とアルミ配線１６ｃが接続されるビアホール
１５ｃが形成される位置に残されることとなる。次に、
全面に４０ＫｅＶのエネルギーで４×１０¹⁵ｃｍ^-2のＢ
Ｆ₂ ⁺のイオン注入４４４を行い、後工程での熱処理によ
って深さ約０．２μｍ〜０．３μｍの外部ベース領域３
３と不純物がドープされたＰ型のポリシリコン膜３５が
形成される。

【００５９】次に、図２（ｂ）に示すように、全面に膜
厚約７０ｎｍのチタンシリサイド膜３４及び約２００ｎ
ｍの酸化膜１１を順次堆積し、レジストマスクにて、エ
ミッタ領域３１が形成される予定領域の酸化膜１１を異
方性ドライエッチングにより除去し、このパターニング
された酸化膜１１をマスクとして、チタンシリサイド膜
３４及び外部ベース領域３３をエッチングし、幅０．２
μｍ、深さ約０．２〜０．３μｍの凹部３０を形成す
る。この凹部３０の深さは、外部ベース領域３３と、エ
ピタキシャル層４との界面付近に設定されることとな
る。また凹部３０の幅は、後にここに埋め込まれるポリ
シリコン膜３６ａの２倍以下に設定する。

【００６０】次に、図３（ａ）に示すように８５０℃の
熱処理により凹部３０の底面に薄い酸化膜を形成した
後、全面に１０〜２０ＫｅＶのエネルギーで１〜３×１
０¹⁴ｃｍ^-2のボロンをイオン注入５５５し、真性ベース
領域３２を形成する。ここで、ボロンのイオン注入の際
には、基板１をイオン注入方向より数度傾け、回転させ
ることによって、真性ベース領域３２と外部ベース領域
３３を接続させる。

【００６１】次に図３（ｂ）に示すように、チタンシリ
サイド膜３４及び酸化膜１１をリソグラフィー技術によ
りレジストパターンを形成し、このレジストパターンを
マスクとして、チタンシリサイド膜３４及び酸化膜１１
をエッチングし、外部ベース引出し電極３４と、この上
に形成される第１の絶縁膜１１が形成される。ここで、
このエッチングの際に、コレクタウォール３上のポリシ
リコン膜３５も除去される。

【００６２】次に、従来例で示したものと同様にＴＥＯ
Ｓ酸化膜を全面に堆積した後、異方性ドライエッチング
を施すことによって、凹部３０に面する外部ベース領域
３３及びチタンシリサイド膜３４及び第１の絶縁膜１１
の側壁に側壁酸化膜１２を形成する。続いて、エミッタ
電極３６となる膜厚約１００ｎｍのポリシリコン膜３６
ａをＣＶＤ法にて全面に堆積した後、全面に砒素をイオ
ン注入した後、スパッタ法にて膜厚約１００ｎｍのタン
グステンシリサイド膜３６ｂを堆積する。このとき、ポ
リシリコン膜３６ａの膜厚は、凹部３０の幅の１／２以
上となるように設定することによって、ポリシリコン膜
３６ａの上表面は平坦となる。

【００６３】次に、図３（ｃ）に示すように、レジスト
マスクを形成後、タングステンシリサイド膜３６ｂ及び
ポリシリコン膜３６ａを異方性ドライエッチングにより
パターニングすることにより、エミッタ電極３６が形成
され、次に、熱処理を施すことによりポリシリコン膜３
６ａから砒素を拡散させ、エミッタ領域３１を形成す
る。次に、従来例で示したものと同様に、層間酸化膜１
４を形成後ドライエッチングにより、ビアホール１５を
形成した後、配線１６を形成する。

【００６４】上記説明したように形成されたバイポーラ
トランジスタにおいては、外部ベース引出し電極３３と
フィールド酸化膜６間にポリシリコン膜３５を形成する
ことによって、ビアホール１５が形成されるエミッタ電
極３６と外部ベース引出し電極３４面の高さが同じとな
っているので、コレクタウォール３との高さの差のみを
考慮すればよく、ビアホール１５を形成するため用いら
れるマスクの設計が容易となる。

【００６５】また、外部ベース引出し電極３４を、低抵
抗なチタンシリサイド膜によって形成することによっ
て、外部ベース引出し電極３４の膜厚が薄くできるため
に、エミッタ電極３６と外部ベース引出し電極３４との
重ね合わさる部分の高さが低くでき、つまりエミッタ電
極３６表面の高さが低くなるので、素子全体の段差が小
さくなり層間酸化膜１４の平坦化が容易となるととも
に、層間酸化膜１４の膜厚が小さくできる。従って、ビ
アホール１５の形成も容易となる。

【００６６】さらに、基板１の主表面に凹部３０が形成
され、その底部に真性ベース領域３２が形成されている
ので、この真性ベース領域３２からコレクタ埋込層３ま
での距離を短くできるので、抵抗が小さくなり、トラン
ジスタの性能が向上する。

【００６７】実施例２．図４はこの発明の実施例２であ
るバイポーラトランジスタの一部断面図であって、この
実施例２のバイポーラトランジスタが実施例１と異なる
点は、コレクタ埋込層２のコレクタ引出し層であるコレ
クタウォール３表面上に、膜厚約１００ｎｍのポリシリ
コン膜４０ａと膜厚約１００ｎｍのタングステンシリサ
イド膜４０ｂとからなるコレクタ電極４０が形成された
ことである。

【００６８】この実施例におけるバイポーラトランジス
タの製造方法は、ほぼ実施例１と同様であって、コレク
タ電極４０を形成するための工程を増やすのではなく、
エミッタ電極３６を形成する工程において、コレクタ電
極４０も同時に形成される。つまり、エミッタ電極３６
を形成する際のレジストマスクにコレクタ電極４０のレ
ジストマスクを追加し、同時にエッチングし形成される
こととなる。従って、マスク設計を変えるだけで、コレ
クタ電極４０も形成できる。

【００６９】この実施例２のバイポーラトランジスタに
おいては、実施例１のものと比較して、さらにコレクタ
ウォール３上にもコレクタ電極４０が形成されているた
めに、エミッタ電極３６、外部ベース引出し電極３４お
よびコレクタ電極４０上に形成されるビアホール１５の
深さの差が低減されるために、ビアホール１５形成時の
オーバーエッチングが抑えられエミッタ電極３６、外部
ベース引出し電極３４、コレクタ電極４０とビアホール
１５の重ね合わせマージンを小さくすることができるの
で、さらに素子の微細化を図ることができる。

【００７０】また、コレクタ電極４０を形成することに
よって素子内の段差が低減されることとなるので、層間
酸化膜１４を平坦に形成するための工程数が減少すると
ともに、層間酸化膜１４の膜厚が薄くできるので、製造
コストを抑えることができる。

【００７１】さらに、層間酸化膜１４が薄くなり、ビア
ホール１５の深さをほぼ揃えることにより、ビアホール
におけるマイクロローディング効果による開孔不良が生
じにくくなる。

【００７２】実施例３．図５はこの発明の実施例３であ
るバイポーラトランジスタの一部断面図であって、この
実施例は、実施例２のコレクタ電極４０とコレクタウォ
ール３の構造を改良させたものである。フィールド酸化
膜６に包囲されたコレクタウォール幅を、コレクタ電極
４０となるポリシリコン膜４０ａの膜厚の２倍以下とす
ることによって、ポリシリコン膜４０ａ及びタングステ
ンシリサイド膜４０ｂがフィールド酸化膜６によって囲
まれたコレクタウォール３内に埋め込まれ、平坦な膜と
なり、これらの膜をエッチングすることによって、上表
面が平坦なコレクタ電極４０が形成されたものである。

【００７３】上述したバイポーラトランジスタは、実施
例２と全く同一の製造方法にて形成される。

【００７４】このように構成されたバイポーラトランジ
スタにおいては、基板１の主表面より高さ約２５０ｎｍ
のフィールド酸化膜６上に約１００ｎｍのポリシリコン
膜３５と約１００ｎｍのチタンシリサイド膜からなる外
部ベース引出し電極３４が形成され、基板１の主表面よ
り高さ約４５０ｎｍのコレクタ電極４０が構成され、高
さ約４７０ｎｍのエミッタ電極３６と高さ約４７０ｎｍ
の外部ベース引出し電極３４となり、電極間の段差がほ
ぼ解消されることとなるため、層間酸化膜１４を形成す
るために必要な工程数が減るとともに、膜厚も小さくで
きるので、ビアホール１５の形成も容易となる。

【００７５】さらに、電極間の段差がないので、オーバ
ーエッチングすることなく、各電極４０、３６、３４上
にビアホール１５を形成することができるので、各電極
４０、３６、３４とビアホール１５の重ね合わせマージ
ン、及び配線１６とビアホール１５の重ね合わせマージ
ンがさらに小さくできるので、素子の微細化を図ること
ができる。

【００７６】さらに上述したバイポーラトランジスタに
おいて、酸化膜１１の膜厚を調整することによって、フ
ィールド酸化膜６の基板１主表面よりの高さと、外部ベ
ース領域３３上の酸化膜１１の高さとを一致させること
により、コレクタ電極４０及びエミッタ電極３６の表面
高さを一致させることができ、さらに外部ベース引出し
電極３４のポリシリコン膜３５の膜厚を調整することに
よって３つの電極を同じ高さとできる。

【００７７】実施例４．図６は本発明の実施例４である
バイポーラトランジスタの一部断面図である。この実施
例は、実施例３のコレクタ電極４０とコレクタウォール
３の構造を改良したものであって、コレクタウォール３
の表面をエッチングし、凹部４１を形成し、この凹部４
１内をポリシリコン膜４０ａとタングステンシリサイド
膜４０ｂとで埋め込み、表面が平坦なコレクタ電極４０
を形成したものである。

【００７８】このように構成されたバイポーラトランジ
スタにおいても、実施例３と同様に、３つの電極４０、
３６、３４の表面高さを一致させることができるので、
上記実施例３と同様の効果を有するとともに、コレクタ
ウォール３に凹部４１を形成することにより、コレクタ
電極４０コレクタウォール３とのコンタクト面積が大き
くできるのでコレクタ電極４０のコンタクト抵抗が低減
できる。

【００７９】次に、上述したコレクタウォール３の凹部
４１の形成方法について、図７に基づいて説明する。実
施例１において説明したように、側壁酸化膜１２まで形
成した後、図７（ａ）に示すように基板全面にレジスト
を塗布し、リソグラフィー技術により凹部４１となる部
分のみ開口部となるレジストマスク４２を形成する。次
に、図７（ｂ）に示すように、異方性ドライエッチング
を行い、レジストマスク４２を除去し、凹部４１が形成
される。以後の工程においては、実施例２で説明したも
のと同一である。

【００８０】実施例５．図８は本発明の実施例５である
バイポーラトランジスタの構造を示す断面図であって、
この実施例は図に示すように、エミッタ領域が底部に形
成される凹部３０を多数形成したものであって、多数形
成することによって、エミッタ領域３１の面積が大きく
できるので、電流が多く流れるために、高駆動能力のト
ランジスタが得られる。

【００８１】上述したバイポーラトランジスタにおいて
は、実施例１で示した製造工程と全く同一の工程にて形
成できる。つまり、図２（ｂ）に示される実施例１の凹
部３０の形成工程以降の写真製版用のマスク変換だけで
よい。また、この実施例５においても、多数の凹部３０
の幅は、エミッタ電極３６となるポリシリコン膜３６ａ
の２倍以下とすることによって、平坦な電極とできる。

【００８２】実施例６．図９は本発明の実施例６である
バイポーラトランジスタの構造を示す断面図であって、
この実施例が上記実施例１と異なる点はエミッタ領域３
１が底部に形成される凹部３０の幅が、エミッタ電極３
６を構成する第１のエミッタ電極膜となるポリシリコン
膜３６ａの膜厚の２倍以上となるようにしたもので、エ
ミッタ電極３６となるポリシリコン膜３６ａの上表面の
凹部４３に、第２のエミッタ電極膜となるタングステン
シリサイド膜３６ｂを埋め込んで、エミッタ電極３６の
上表面を平坦としたものである。

【００８３】上記のように構成されたバイポーラトラン
ジスタにおいては、実施例１のように凹部３０の幅をエ
ミッタ電極３６を構成する膜の膜厚の２倍以下に設定す
る必要がなく、必要な機能及び性能のトランジスタを形
成できるとともに、エミッタ領域３１の面積が大きくで
きるために実施例１と比較して高駆動能力のトランジス
タが形成できる。また、実施例５と比べて、凹部３０を
数箇所形成せずとも、エミッタ領域３１の面積が拡大で
きるので、素子の小型化が図れる。

【００８４】また、この実施例においても、実施例１と
同様にフィールド酸化膜６上のポリシリコン膜３５の膜
厚を調整することによって、エミッタ電極３６と外部ベ
ース引出し電極３４との表面の高さを一致させることが
できる。

【００８５】次に、このバイポーラトランジスタの製造
方法について説明する。この実施例は、実施例１と比べ
てエミッタ電極３６の製造方法のみが異なるので、その
製造工程について図１０に基づいて詳細に説明する。図
１０（ａ）に示すように、実施例１と同様に側壁酸化膜
１２まで形成される。次に、図１０（ｂ）に示すよう
に、基板全面にＣＶＤ法にて膜厚約１００ｎｍのポリシ
リコン膜が堆積され、砒素がイオン注入され、エミッタ
電極３６となるパターンのレジストマスクを形成し、異
方性ドライエッチングが行われ、レジストマスクを除去
する。

【００８６】次に、図１０（ｃ）に示すように、ポリシ
リコン膜３６ａの上表面の凹部４３の幅の１／２より厚
い膜厚のタングステンシリサイド膜３６ｂを堆積した
後、エッチバックを行うことにより、凹部４３がタング
ステンシリサイド膜３６ｂで埋まったエミッタ電極３６
が完成する。これ以後の工程は実施例１と全く同一であ
る。

【００８７】実施例７．図１１は本発明の実施例７であ
るバイポーラトランジスタの構造を示す断面図であっ
て、実施例６と異なる点は、コレクタウォール３上に、
エミッタ電極３６と同様の構造を有するコレクタ電極４
０を形成した点である。

【００８８】この実施例のバイポーラトランジスタの製
造方法は、実施例６で説明したものとほぼ同一であっ
て、エミッタ電極３６の形成工程において、エミッタ電
極３６のポリシリコン膜３６ａをパターニングする際
に、コレクタ電極４０となるポリシリコン膜４０ａをコ
レクタウォール３上に残し、全面にタングステンシリサ
イド膜を堆積し、エッチバックすることによって、コレ
クタ電極４０の凹部もタングステンシリサイド膜４０ｂ
で埋まり、同時にエミッタ電極３６とコレクタ電極４０
を形成できる。

【００８９】従って、実施例６と比較して製造工程を増
やすことなく、さらに段差の少ないバイポーラトランジ
スタを形成できる。また、この実施例においても、実施
例２と同様にフィールド酸化膜６の主表面の高さと外部
ベース引出し電極３４上の酸化膜１１の高さとを、この
酸化膜１１の膜厚を調整することにより一致させること
によってコレクタ電極４０とエミッタ電極３６の高さを
一致することができ、さらに、フィールド酸化膜６上の
ポリシリコン膜３５の膜厚を調整することにより、３つ
の電極４０、３６、３４の高さを一致させることができ
る。

【００９０】実施例８．図１２は本発明の実施例８であ
るバイポーラトランジスタの構造を示す一部断面図であ
って、この実施例が実施例７と異なる点は、フィールド
酸化膜６で囲まれたコレクタウォール３の幅は従来同様
に限定されることなく大きく形成されており、このコレ
クタウォール３の表面に凹部４１が形成されており、こ
の凹部４１にエミッタ電極３６と同じ構造のコレクタ電
極４０を形成した点である。

【００９１】このように構成されたバイポーラトランジ
スタの製造方法は、実施例７で示した製造方法とほぼ同
一であるが、側壁酸化膜１２を形成した後、実施例４で
示した方法にてコレクタウォール３の表面に凹部４１を
形成する。

【００９２】この実施例のバイポーラトランジスタにお
いては、コレクタウォール３の表面に凹部４１を形成し
た後に、コレクタ電極４０を形成するので、コンタクト
面積を大きくできコンタクト抵抗を小さくできる。

【００９３】実施例９．図１３は本発明の実施例９であ
るバイポーラトランジスタの構造を示す一部断面図であ
って、この実施例が実施例１と異なる点は、エミッタ電
極３６と外部ベース引出し電極３４との重なり部分を広
くすることによってこの重なった平坦な部分上にビアホ
ール１５ｂを形成した点である。

【００９４】上述した実施例においても、実施例１と同
様にフィールド酸化膜６上のポリシリコン膜３５の膜厚
を調整することによって、エミッタ電極３６と外部ベー
ス引出し電極３４との表面の高さを一致させることがで
きる。

【００９５】また、この実施例では、エミッタ領域３１
となる凹部３０の幅を何ら制限することはなく、自由に
設定できる。

【００９６】さらに、製造方法については、実施例１と
全く同一で、ビアホール１５ｂの位置を、エミッタ電極
３６と外部ベース引出し電極３４との重なり部分に変更
するだけでよい。

【００９７】実施例１０．図１４は本発明の実施例１０
であるバイポーラトランジスタの構造を示す一部断面図
であって、この実施例は、実施例８のコレクタウォール
３上に、エミッタ電極３６と同じ構造のコレクタ電極４
０を形成したものであって、実施例８で示した製造工程
と同一の製造工程で製造できる。

【００９８】この実施例では、実施例９と比較して製造
工程を増やすことなく、さらに段差の小さいバイポーラ
トランジスタを形成できる。また、この実施例において
も、酸化膜１１の膜厚を調整し、フィールド酸化膜６の
主表面の高さと外部ベース引出し電極３４上の酸化膜１
１の高さとを一致させることによって、エミッタ電極３
６とコレクタ電極４０との配線の接合面の高さを一致さ
せることができる。

【００９９】実施例１１．図１５は本発明の実施例１１
であるバイポーラトランジスタの構造を示すもので、こ
の実施例では実施例１のエミッタ電極３６に上記実施例
１０に示したコレクタ電極４０を形成したもので、この
ような構造とすることによって、上述した実施例と同様
に３つの電極３６、４０、３４上に形成されるビアホー
ルの深さを一致させることができる。

【０１００】さらに、この実施例においては、フィール
ド酸化膜６によって囲まれたコレクタウォール３の幅に
限定されることなく、各電極３６、４０、３４と配線１
６との接合面の高さを一致させることができるので、コ
レクタ電極４０とコレクタウォール３の接合面積を大き
くでき、コンタクト抵抗を低減することができる。

【０１０１】実施例１２．図１６は本発明の実施例１２
であるバイポーラトランジスタの構造を示す断面図であ
って、この実施例は、従来例と同様に外部ベース領域７
と同一表面にエミッタ領域８を形成し、更にエミッタ電
極３６の表面を平坦に形成し、フィールド酸化膜６上に
積み上げ層となるポリシリコン膜３５を形成し、このエ
ミッタ電極３６と外部ベース引出し電極３４とのビアホ
ール１５ｂ、１５ｃの形成位置の高さを一致させたもの
である。

【０１０２】このように構成されたバイポーラトランジ
スタにおいても、実施例１と同様の効果が得られる。

【０１０３】次に、上述したバイポーラトランジスタの
製造方法について以下説明する。従来例にて説明したよ
うに、図２５（ａ）に示されるフィールド酸化膜６まで
形成した後、ポリシリコン膜３５を全面に堆積し、リソ
グラフィー技術にてレジストパターン（図示せず）を形
成し、ドライエッチングによりポリシリコン膜３５をパ
ターニングし、フィールド酸化膜６上にポリシリコン膜
３５を残す。次に、図１７（ａ）に示すようにエミッタ
領域８が形成される予定領域及びコレクタウォール３上
にリソグラフィー技術にてレジストマスク４４を形成
し、全面にエネルギー４０ＫｅＶ、４×１０¹⁵ｃｍ^-2程
度のＢＦ₂ ⁺のイオン注入を行い、外部ベース領域と、Ｐ
型にドープされたポリシリコン膜３５が形成され、レジ
ストマスク４４は除去する。

【０１０４】次に図１７（ｂ）に示されるように、全面
にチタンシリサイド膜３４及び酸化膜１１を形成し、外
部ベース引出し電極３４形成予定領域上のみにレジスト
パターンを形成し、酸化膜エッチングを行い、続いて、
この酸化膜１１をマスクとしてチタンシリサイド膜３４
をエッチングし、外部ベース引出し電極３４が形成され
る。さらに、８５０℃の熱処理によってシリコン基板上
を薄く酸化させた後、ボロンをエネルギー１０〜２０Ｋ
ｅＶ、１〜３×１０¹⁴ｃｍ^-2程度のイオン注入６６６を
行い、真性ベース領域９を形成し、図１７（ｃ）に示す
ように、実施例１と同様にエミッタ電極３６形成後、熱
処理によってエミッタ領域８を形成する。

【０１０５】これ以後の工程は、実施例１の工程と全く
同一である。よって、実施例１〜１１に示すように凹部
３０の底部に真性ベース領域及びエミッタ領域を形成せ
ずとも、この実施例で示すように、外部ベース領域７と
同一平面上にエミッタ領域８を形成してもこの発明にお
いて何ら問題が生じず、コレクタ電極４０、エミッタ電
極３６の形状が上記実施例１〜１１のいずれの構造であ
っても同様の効果があることは言うまでもないことであ
る。

【０１０６】実施例１３．実施例１３は、上述した例え
ば実施例３で示したバイポーラトランジスタの構造をＢ
ｉＣＭＯＳに用いたもので、図１８に示すようにフィー
ルド酸化膜６上のポリシリコン膜３５と、ＮＭＯＳトラ
ンジスタ及びＰＭＯＳトランジスタのゲート電極３５
ｂ、３５ｃとを同時に形成するものである。

【０１０７】次に、上述したＢｉＣＭＯＳの製造方法に
ついて説明する。図１９（ａ）に示すように、従来例と
同様に、Ｐ型シリコン基板１上にＮ型のコレクタ埋込層
２と、Ｐ型高濃度領域４５、ＰＮ分離層５となるＰ型領
域５ａ、Ｎ型ウェル領域４、Ｐ型ウェル領域４６、コレ
クタウォール領域３及びフィールド酸化膜６を形成した
後、外部ベース領域となる部分が開口部となったレジス
トマスクを形成し、ボロンをイオン注入７７７し、外部
ベース領域３３を形成する。

【０１０８】次に、図１９（ｂ）に示すように熱処理に
より全面を薄く酸化し、ＭＯＳトランジスタ活性領域表
面上にゲート酸化膜４７を形成する。続いて、Ｐ型にド
ープされたポリシリコン膜３５を全面に堆積し、パター
ニングすることによりコレクタウォール３上、フィール
ド酸化膜６上、ＭＯＳトランジスタ活性領域上にポリシ
リコン膜３５を残す。その後、ウェットエッチングによ
りバイポーラトランジスタ活性領域上のゲート酸化膜４
７を除去した後、全面にチタンシリサイド膜３４を堆積
する。

【０１０９】次に、図１９（ｃ）に示すように酸化膜１
１を堆積した後、酸化膜１１をエッチングし、その酸化
膜１１をマスクとして、実施例１と同様の方法でチタン
シリサイド膜３４と外部ベース領域３３の一部をエッチ
ングし、その凹部の底面にＢのイオン注入８８８を行い
真性ベース領域３１を形成する。

【０１１０】次に、図２０（ａ）に示すように、チタン
シリサイド膜３４、酸化膜１１、ポリシリコン膜３５を
パターニングし、外部ベース引出し電極３４、ゲート電
極３５ｂ、３５ｃを形成する。

【０１１１】次に、図２０（ｂ）に示すように、レジス
トマスク５０を形成し、ＮＭＯＳトランジスタ形成予定
領域に薄く、リンのイオン注入９９９を行い、第１のソ
ース／ドレイン領域４８ａを形成する。

【０１１２】次に、レジストマスク５０を除去後、図２
０（ｃ）に示すようにレジストマスク５１形成後ＰＭＯ
Ｓトランジスタ形成予定領域に薄くＢＦ₂ ⁺のイオン注入
１１１１を行い、ＰＭＯＳの第１のソース／ドレイン領
域４８ｂを形成する。

【０１１３】次に、レジストマスク５１を除去後、図２
１（ａ）に示すようにゲート電極と凹部に実施例１と同
様の方法にて、側壁酸化膜１２を形成し、レジストマス
ク５２を形成後、砒素のイオン注入２２２２を全面に行
い、エミッタ領域３１とＮＭＯＳトランジスタの第２の
ソース／ドレイン領域４９ａを形成する。

【０１１４】次に、レジストマスク５２を除去後、図２
１（ｂ）に示すように、レジストマスク５３を形成し、
ＢＦ₂ ⁺のイオン注入３３３３を行い、ＰＭＯＳトランジ
スタの第２のソース／ドレイン電極４９ｂを形成する。

【０１１５】次に、図２１（ｃ）に示すように実施例３
と同様の方法にてエミッタ電極３６とコレクタ電極４０
及びエミッタ領域３１を形成する。

【０１１６】次に、従来例にて説明したように図１８に
示すように、層間酸化膜１４を堆積し、ビアホール１５
を形成後、配線１６を形成し、ＢｉＣＭＯＳ構造が完成
する。

【０１１７】このように構成されたＢｉＣＭＯＳにおい
ては、フィールド酸化膜６上のポリシリコン膜３５をゲ
ート電極膜３５ｂ、３５ｃに用いることができ、ポリシ
リコン膜３５形成時に同時にゲート電極膜３５ｂ、３５
ｃを形成できる。

【０１１８】また、この実施例において、バイポーラト
ランジスタの構造に実施例３のものを用いて説明した
が、実施例１〜実施例１２のいずれの構造を用いても何
ら問題はない。

【０１１９】また上述した実施例１〜１３においては、
フィールド酸化膜６上の積み上げ層は、Ｐ型のポリシリ
コン膜について説明したがこれに限るものでなく導体膜
であれば、配線抵抗は低減できる。さらに、積み上げ層
は、外部ベース引出し電極３４下に形成されたものにつ
いて説明したが、導体物からなるものであれば上に形成
してもよい。また、積み上げ層は、導体膜に限らず、絶
縁膜等であっても、外部ベース引出し電極３４と配線１
６との接合面を持ち上げ上記説明したような効果が得ら
れる。

【０１２０】また、素子間の分離はＰＮ分離を用いてい
るが、トレンチ分離又は酸化膜分離等いずれの分離方法
を用いてもよいことは言うまでもない。

【０１２１】さらに、上記実施例においてはＮＰＮ型の
バイポーラトランジスタについて説明したが、ＰＮＰ型
のバイポーラトランジスタにおいても同様の効果を示す
ことは言うまでもない。

【０１２２】

【発明の効果】本発明の請求項１記載の半導体装置にお
いては、エミッタ電極の上表面が平坦化され、ベース電
極に積み上げ層を設けることによって、エミッタ電極と
配線及びベース電極と配線との接合面の段差を緩和する
ことができるという効果を有する。

【０１２３】また、請求項２記載の半導体装置において
は、さらに上記積み上げ層の膜厚の調整を行うことによ
って、エミッタ電極と配線との接合面とベース電極と配
線との接合面とを同一高さとすることにより、コレクタ
引出し口と配線との接合面との段差のみ考慮すればよ
く、絶縁層の開口部形成のためのマスク設計が容易とな
り、製造コストを抑えることができるという効果を有す
る。

【０１２４】さらに、請求項３記載の半導体装置におい
ては、積み上げ層が導体物より形成されているので、ベ
ース電極の配線抵抗を低減することができるという効果
を有する。

【０１２５】また、請求項４記載の半導体装置において
は、エミッタ領域幅が、このエミッタ領域上に形成され
るエミッタ電極膜の膜厚の２倍以下とすることにより、
製造工程数を増やすことなく平坦なエミッタ電極を形成
することができる。

【０１２６】また、請求項５記載の半導体装置において
は、エミッタ領域の幅及び電極膜の膜厚にかかわらず、
平坦なエミッタ電極を形成することができるという効果
を有する。

【０１２７】また、請求項６記載の半導体装置は、ベー
ス電極と絶縁層を介して形成されるエミッタ電極の平坦
な領域に配線されさらにベース電極と配線との接合面下
に積み上げ層が形成されているので、これらの接合面の
段差を緩和できる。

【０１２８】さらに、請求項７記載の半導体装置におい
ては、最も低い領域となるコレクタ引出し口に、コレク
タ電極が形成され、このコレクタ電極上に配線が接続さ
れるので、各電極と配線面との段差が緩和され、この電
極上に形成される絶縁層に形成される開口部形成時のオ
ーバーエッチングを減少でき、素子の小型化を図ること
ができるという効果を有する。

【０１２９】さらに、請求項８記載の半導体装置におい
ては、上記コレクタ電極の上表面が平坦となっているの
でさらに段差は緩和でき、素子の小型化を図ることがで
きるという効果を有する。

【０１３０】さらに、請求項９記載の半導体装置におい
ては、エミッタ電極、ベース電極、コレクタ電極と配線
との接合面が同一平面上に構成されているので、各電極
上の絶縁膜の開口部を同一径に形成でき、さらに素子の
小型化が図れるという効果を有する。

【０１３１】また、請求項１０記載の半導体装置におい
ては、分離絶縁膜によって囲まれたコレクタ引出し口の
幅の１／２以上の膜厚を有するコレクタ電極膜を形成す
ることにより、製造工程を増やすことなく、平坦なコレ
クタ電極を形成することができる。

【０１３２】さらに、請求項１１記載の半導体装置にお
いては、上記コレクタ引出し口の幅及びコレクタ電極膜
の膜厚にかかわらず、平坦なコレクタ電極を形成するこ
とができる。

【０１３３】また、請求項１２記載の半導体装置におい
ては、コレクタ電極と分離絶縁膜との重なり領域に配線
を接合させることによって、製造工程を変えることな
く、エミッタ電極、コレクタ電極、ベース電極と配線と
の接合面の段差を緩和できるという効果を有する。

【０１３４】さらに、請求項１３記載の半導体装置にお
いては、コレクタ引出し層に凹部を設け、この凹部上に
コレクタ電極が形成されるので、コンタクト面積が大き
くなり、コンタクト抵抗が低減できるという効果を有す
る。

【０１３５】また、請求項１４記載の半導体装置におい
ては、ベース電極が低抵抗な高融点金属シリサイド膜に
より形成されているので、ベース電極の膜厚を小さくで
き、全体としての素子の段差が小さくなるため電極上に
形成される絶縁膜の膜厚も薄くなり、開口部の形成が容
易となり、製造コストが低減できるという効果を有す
る。

【図面の簡単な説明】

【図１】 本発明の実施例１である半導体装置を示す一
部断面図である。

【図２】 本発明の実施例１である半導体装置の製造方
法を示す工程断面図である。

【図３】 本発明の実施例１である半導体装置の製造方
法を示す工程断面図である。

【図４】 本発明の実施例２である半導体装置を示す一
部断面図である。

【図５】 本発明の実施例３である半導体装置を示す一
部断面図である。

【図６】 本発明の実施例４である半導体装置を示す一
部断面図である。

【図７】 本発明の実施例４である半導体装置の製造方
法を示す工程断面図である。

【図８】 本発明の実施例５である半導体装置を示す一
部断面図である。

【図９】 本発明の実施例６である半導体装置を示す一
部断面図である。

【図１０】 本発明の実施例６である半導体装置の製造
方法を示す工程断面図である。

【図１１】 本発明の実施例７である半導体装置を示す
一部断面図である。

【図１２】 本発明の実施例８である半導体装置を示す
一部断面図である。

【図１３】 本発明の実施例９である半導体装置を示す
一部断面図である。

【図１４】 本発明の実施例１０である半導体装置を示
す一部断面図である。

【図１５】 本発明の実施例１１である半導体装置を示
す一部断面図である。

【図１６】 本発明の実施例１２である半導体装置を示
す一部断面図である。

【図１７】 本発明の実施例１２である半導体装置の製
造方法を示す工程断面図である。

【図１８】 本発明の実施例１３である半導体装置を示
す一部断面図である。

【図１９】 本発明の実施例１３である半導体装置の製
造方法を示す工程断面図である。

【図２０】 本発明の実施例１３である半導体装置の製
造方法を示す工程断面図である。

【図２１】 本発明の実施例１３である半導体装置の製
造方法を示す工程断面図である。

【図２２】 従来の半導体装置を示す一部断面図であ
る。

【図２３】 従来の半導体装置の製造方法を示す断面工
程図である。

【図２４】 従来の半導体装置の製造方法を示す断面工
程図である。

【図２５】 従来の半導体装置の製造方法を示す断面工
程図である。

【図２６】 従来の半導体装置の製造方法を示す断面工
程図である。

【符号の説明】

１ 基板、２ コレクタ埋込層、３ コレクタウォー
ル、４ エピタキシャル層、６ フィールド酸化膜、１
１ 酸化膜、１２ 側壁酸化膜、１４ 層間酸化膜、１
５ ビアホール、１６ 配線、３０ 凹部、３１ エミ
ッタ領域、３２ 真性ベース領域、３３ 外部ベース領
域、３４ 外部ベース引出し電極、３５ ポリシリコン
膜、３６ エミッタ電極、４０ コレクタ電極、４１
第２の凹部。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/331 H01L 29/732

Claims (14)

(57)【特許請求の範囲】
1. 【請求項１】 第１の導電型の半導体基板と、この半導
   体基板に形成された第２導電型のコレクタ埋込層と、こ
   のコレクタ埋込層上に形成された第２導電型のエピタキ
   シャル層と、このエピタキシャル層の表面に形成された
   凹部と、この凹部の底部に形成された真性ベース領域と
   この外側に形成された外部ベース領域とからなる第１導
   電型のベース領域と、上記真性ベース領域上に形成され
   た第２導電型のエミッタ領域と、一端に上記外部ベース
   領域の表面が接合され、他端に配線が接合されるベース
   電極と、上記エミッタ領域上に形成されるとともに、上
   記ベース電極と絶縁層を介して形成された上表面が平坦
   な構造で、この平坦な上表面に配線が接合されるエミッ
   タ電極とを備え、上記ベース電極と配線とが接合される
   接合面下に形成され、上記ベース電極と配線との接合面
   を持ち上げる積み上げ層を有することを特徴とする半導
   体装置。
2. 【請求項２】 積み上げ層の膜厚を、ベース電極と配線
   との接合面とエミッタ電極と配線との接合面とが同一高
   さとなるように設定したことを特徴とする請求項１記載
   の半導体装置。
3. 【請求項３】 積み上げ層が導体物からなることを特徴
   とする請求項１又は２記載の半導体装置。
4. 【請求項４】 エミッタ領域幅が、エミッタ電極を形成
   する膜の膜厚の２倍以下であることを特徴とする請求項
   １〜３のいずれかに記載の半導体装置。
5. 【請求項５】 エミッタ電極が、エミッタ領域上に接し
   て形成された第１のエミッタ電極膜の凹部に第２のエミ
   ッタ電極膜が埋め込まれた構造を有することを特徴とす
   る請求項１〜３のいずれかに記載の半導体装置。
6. 【請求項６】 第１の導電型の半導体基板と、この半導
   体基板に形成された第２導電型のコレクタ埋込層と、こ
   のコレクタ埋込層上に形成された第２導電型のエピタキ
   シャル層と、このエピタキシャル層の表面に形成された
   凹部と、この凹部の底部に形成された真性ベース領域と
   この外側に形成された外部ベース領域とからなる第１導
   電型のベース領域と、上記真性ベース領域上に形成され
   た第２導電型のエミッタ領域と、一端に上記外部ベース
   領域の表面が接合され、他端に配線が接合されるベース
   電極と、上記エミッタ領域上に形成されるとともに、上
   記ベース電極と絶縁層を介して形成され、このベース電
   極との平坦な重なり領域を有し、この平坦な領域に配線
   が接合されるエミッタ電極を備え、上記ベース電極と配
   線との接合面を持ち上げる積み上げ層を有することを特
   徴とする半導体装置。
7. 【請求項７】 コレクタ埋込層の一部領域上に形成さ
   れ、エピタキシャル層表面にコレクタ引出し口を有する
   コレクタ引出し層と、上記コレクタ引出し口上に形成さ
   れ、上表面に配線が接続される導電体からなるコレクタ
   電極とを備えた請求項１〜６のいずれかに記載の半導体
   装置。
8. 【請求項８】 コレクタ電極の上表面を平坦な構造とし
   たことを特徴とする請求項７記載の半導体装置。
9. 【請求項９】 コレクタ電極と配線との接合面と、エミ
   ッタ電極と配線との接合面と、上記ベース電極と配線と
   の接合面とが同一高さに形成されたことを特徴とする請
   求項８記載の半導体装置。
10. 【請求項１０】 コレクタ引出し口が分離絶縁膜により
    包囲され、このコレクタ引出し口の幅がコレクタ電極を
    形成する膜の膜厚の２倍以下であることを特徴とする請
    求項８又は９記載の半導体装置。
11. 【請求項１１】 コレクタ電極が、第１のコレクタ電極
    膜の凹部に第２のコレクタ電極膜が埋め込まれた構造を
    有することを特徴とする請求項８又は９記載の半導体装
    置。
12. 【請求項１２】 コレクタ埋込層の一部領域上に形成さ
    れ、エピタキシャル層表面に分離絶縁膜により包囲され
    たコレクタ引出し口を有するコレクタ引出し層と、上記
    コレクタ引出し口から分離絶縁膜上に形成され、分離絶
    縁膜との平坦な重なり領域を有し、この平坦な領域に配
    線が接合されるコレクタ電極を備えたことを特徴とする
    請求項７又は８記載の半導体装置。
13. 【請求項１３】 コレクタ引出し層表面に凹部が形成さ
    れ、コレクタ電極の一部が上記凹部内に埋め込まれた構
    造としたことを特徴とする請求項７〜１２のいずれかに
    記載の半導体装置。
14. 【請求項１４】 ベース電極を高融点金属シリサイド膜
    にて形成したことを特徴とする請求項１〜１３のいずれ
    かに記載の半導体装置。