JP2914117B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に高速動作に優れた半導体装置の製造方法に
関する。
に関し、特に高速動作に優れた半導体装置の製造方法に
関する。
【０００２】
【従来の技術】半導体装置の製造方法において、半導体
素子間分離領域とコレクタ分離領域とのＵ字溝を同時に
形成する技術が従来より提案されている(特公平4−2026
1号公報参照)。
素子間分離領域とコレクタ分離領域とのＵ字溝を同時に
形成する技術が従来より提案されている(特公平4−2026
1号公報参照)。
【０００３】従来の上記半導体装置の製造方法を図１１
及び図１２に基づいて説明する。図１１は、従来の半導
体装置の製造工程Ａ〜Ｄよりなる工程順断面図(従来技
術の絶縁分離構造を得る工程順断面図)であり、図１２
は、図１１に続く工程Ｅ〜Ｇよりなる工程順断面図(バ
イポ−ラトランジスタを作製する工程Ｅ〜Ｇよりなる工
程順断面図)である。
及び図１２に基づいて説明する。図１１は、従来の半導
体装置の製造工程Ａ〜Ｄよりなる工程順断面図(従来技
術の絶縁分離構造を得る工程順断面図)であり、図１２
は、図１１に続く工程Ｅ〜Ｇよりなる工程順断面図(バ
イポ−ラトランジスタを作製する工程Ｅ〜Ｇよりなる工
程順断面図)である。
【０００４】従来の半導体装置の製造方法は、まず、図
１１工程Ａに示すように、ｐ型シリコン基板01の一主面
上に膜厚1.5μｍのｎ型埋込領域02を形成し、次に、厚
さ1.5μｍのｎ型エピタキシャル領域03を堆積し、続い
て、膜厚0.15μｍの二酸化シリコン膜45、膜厚0.35μｍ
の窒化シリコン膜46及び膜厚１μｍのＰＳＧ膜(リンシ
リカガラス膜)47の３層を順次形成する。
１１工程Ａに示すように、ｐ型シリコン基板01の一主面
上に膜厚1.5μｍのｎ型埋込領域02を形成し、次に、厚
さ1.5μｍのｎ型エピタキシャル領域03を堆積し、続い
て、膜厚0.15μｍの二酸化シリコン膜45、膜厚0.35μｍ
の窒化シリコン膜46及び膜厚１μｍのＰＳＧ膜(リンシ
リカガラス膜)47の３層を順次形成する。
【０００５】次に、図１１工程Ｂに示すように、フォト
レジスト(図示せず)をマスクにリアクティブイオンエッ
チング(以下“ＲＩＥ”という)を行い、素子分離領域48
のＰＳＧ膜47、窒化シリコン膜46及び二酸化シリコン膜
45を除去し、続いて、別のフォトレジスト(図示せず)を
マスクにＲＩＥを行い、コレクタ分離領域49のＰＳＧ膜
47を除去する。
レジスト(図示せず)をマスクにリアクティブイオンエッ
チング(以下“ＲＩＥ”という)を行い、素子分離領域48
のＰＳＧ膜47、窒化シリコン膜46及び二酸化シリコン膜
45を除去し、続いて、別のフォトレジスト(図示せず)を
マスクにＲＩＥを行い、コレクタ分離領域49のＰＳＧ膜
47を除去する。
【０００６】次に、図１１工程Ｃに示すように、四塩化
炭素と三塩化ホウ素を用いてＲＩＥを行い、素子分離領
域48部分に底面がｐ型シリコン基板01内に到達する第１
の溝04を形成する。この際、コレクタ分離領域49では、
残存していた窒化シリコン膜46と二酸化シリコン膜45に
よりエッチングが遅れ、第１の溝04より浅い第２の溝12
がｎ型埋込領域02上に形成される(図１１工程Ｃ参照)。
炭素と三塩化ホウ素を用いてＲＩＥを行い、素子分離領
域48部分に底面がｐ型シリコン基板01内に到達する第１
の溝04を形成する。この際、コレクタ分離領域49では、
残存していた窒化シリコン膜46と二酸化シリコン膜45に
よりエッチングが遅れ、第１の溝04より浅い第２の溝12
がｎ型埋込領域02上に形成される(図１１工程Ｃ参照)。
【０００７】この第２の溝12の深さは、上記のように、
その底部がｎ型埋込領域02に達する程度となるように窒
化シリコン46と二酸化シリコン膜45の厚さが調整され
る。以上の工程Ａ〜Ｃにより、ｎ型エピタキシャル領域
03は、03ａと03ｂに分離される。その後、ＰＳＧ膜47を
除去する。このときの断面が図１１工程Ｃに相当する。
その底部がｎ型埋込領域02に達する程度となるように窒
化シリコン46と二酸化シリコン膜45の厚さが調整され
る。以上の工程Ａ〜Ｃにより、ｎ型エピタキシャル領域
03は、03ａと03ｂに分離される。その後、ＰＳＧ膜47を
除去する。このときの断面が図１１工程Ｃに相当する。
【０００８】次に、図１１工程Ｄに示すように、熱酸化
処理を行い、第１の溝04及び第２の溝12の内面に二酸化
シリコン膜50を形成し、続いて、ポリシリコン51を堆積
して第１の溝04及び第２の溝12内部を埋設した後、エッ
チバックし、第１の溝04及び第２の溝12内部以外のポリ
シリコンを除去する。次に、熱酸化処理を行い、ポリシ
リコン51の表面に二酸化シリコン膜56を形成する。その
後、窒化シリコン膜46を除去する。このときの断面が図
１１工程Ｄに相当する。
処理を行い、第１の溝04及び第２の溝12の内面に二酸化
シリコン膜50を形成し、続いて、ポリシリコン51を堆積
して第１の溝04及び第２の溝12内部を埋設した後、エッ
チバックし、第１の溝04及び第２の溝12内部以外のポリ
シリコンを除去する。次に、熱酸化処理を行い、ポリシ
リコン51の表面に二酸化シリコン膜56を形成する。その
後、窒化シリコン膜46を除去する。このときの断面が図
１１工程Ｄに相当する。
【０００９】以上の図１１工程Ａ〜Ｄにより、従来技術
の分離構造が得られる。この絶縁分離構造を用いてバイ
ポ−ラトランジスタを作製する場合の従来法の一例を図
１２工程Ｅ〜Ｇに示す。
の分離構造が得られる。この絶縁分離構造を用いてバイ
ポ−ラトランジスタを作製する場合の従来法の一例を図
１２工程Ｅ〜Ｇに示す。
【００１０】図１１工程Ｄに続いて、まず、ｎ型エピタ
キシャル領域03のうち03ｂにイオン注入法などにより濃
いｎ型不純物を導入し、図１２工程Ｅに示すように、ｎ
+コレクタ引出し部16を形成し、次に、二酸化シリコン
膜07を堆積し、続いてフォトレジスト(図示せず)をマス
クに二酸化シリコン膜07、同45のエッチングを行い、開
口09を形成する。その後、上記開口09にボロンを含有す
るｐ+ポリシリコン17を堆積し、フォトレジスト(図示せ
ず)をマスクにパタ−ニングする。続いて、全面に二酸
化シリコン膜18を堆積する。このときの断面が図１２工
程Ｅに相当する。
キシャル領域03のうち03ｂにイオン注入法などにより濃
いｎ型不純物を導入し、図１２工程Ｅに示すように、ｎ
+コレクタ引出し部16を形成し、次に、二酸化シリコン
膜07を堆積し、続いてフォトレジスト(図示せず)をマス
クに二酸化シリコン膜07、同45のエッチングを行い、開
口09を形成する。その後、上記開口09にボロンを含有す
るｐ+ポリシリコン17を堆積し、フォトレジスト(図示せ
ず)をマスクにパタ−ニングする。続いて、全面に二酸
化シリコン膜18を堆積する。このときの断面が図１２工
程Ｅに相当する。
【００１１】次に、開口09で囲まれた部分の二酸化シリ
コン膜18及びｐ+ポリシリコン17をフォトレジスト(図示
せず)をマスクにエッチングし、図１２工程Ｆに示すよ
うに、エミッタ開口19を形成する。その後、イオン注入
法等により真性ベ−ス領域21を形成し、次にエミッタ側
壁22を形成した後、ヒ素を含有するポリシリコンを堆積
し、フォトレジスト(図示せず)をマスクにパタ−ニング
し、エミッタポリシリコン23を形成する。続いて、熱処
理によりエミッタ領域24及び外部ベ−ス領域20を形成す
る。このときの断面が図１２工程Ｆに相当する。
コン膜18及びｐ+ポリシリコン17をフォトレジスト(図示
せず)をマスクにエッチングし、図１２工程Ｆに示すよ
うに、エミッタ開口19を形成する。その後、イオン注入
法等により真性ベ−ス領域21を形成し、次にエミッタ側
壁22を形成した後、ヒ素を含有するポリシリコンを堆積
し、フォトレジスト(図示せず)をマスクにパタ−ニング
し、エミッタポリシリコン23を形成する。続いて、熱処
理によりエミッタ領域24及び外部ベ−ス領域20を形成す
る。このときの断面が図１２工程Ｆに相当する。
【００１２】次に、図１２工程Ｇに示すように、二酸化
シリコン膜44を堆積後、フォトレジスト(図示せず)をマ
スクに配線コンタクト25を形成する。続いて、アルミを
堆積し、フォトレジスト(図示せず)をマスクにパタ−ニ
ングし、アルミ配線27を形成する。このときの断面が図
１２工程Ｇに相当する。
シリコン膜44を堆積後、フォトレジスト(図示せず)をマ
スクに配線コンタクト25を形成する。続いて、アルミを
堆積し、フォトレジスト(図示せず)をマスクにパタ−ニ
ングし、アルミ配線27を形成する。このときの断面が図
１２工程Ｇに相当する。
【００１３】以上図１２工程Ｅ〜Ｇにより、バイポ−ラ
トランジスタを完成する。このようにして得られた従来
のバイポ−ラトランジスタの平面図を図１３に示す。な
お図１３中のＡ−Ａ線断面が図１２工程Ｇに相当し、図
１３中の各符号は、前記工程Ａ〜Ｇと同一である。
トランジスタを完成する。このようにして得られた従来
のバイポ−ラトランジスタの平面図を図１３に示す。な
お図１３中のＡ−Ａ線断面が図１２工程Ｇに相当し、図
１３中の各符号は、前記工程Ａ〜Ｇと同一である。
【００１４】
【発明が解決しようとする課題】ところで、従来の上記
半導体装置の製造方法では、第１の溝04と第２の溝12と
は別々のフォトレジストマスクを使用し(前記図１１工
程Ｂ、同Ｃ参照)、また、開口09の形成(図１２工程Ｅ参
照)にも、別のフォトレジストマスクを使用する方法で
ある。このように別々のフォトレジストマスクを使用す
る場合、相互のフォトレジストマスクの位置合わせを行
う必要がある。このような位置合わせに対して、一般に
0.2μｍ程度の誤差が生じる。
半導体装置の製造方法では、第１の溝04と第２の溝12と
は別々のフォトレジストマスクを使用し(前記図１１工
程Ｂ、同Ｃ参照)、また、開口09の形成(図１２工程Ｅ参
照)にも、別のフォトレジストマスクを使用する方法で
ある。このように別々のフォトレジストマスクを使用す
る場合、相互のフォトレジストマスクの位置合わせを行
う必要がある。このような位置合わせに対して、一般に
0.2μｍ程度の誤差が生じる。
【００１５】従来の上記半導体装置の製造方法では、第
１の溝04のパタ−ンと第２の溝12のパタ−ンとで0.2μ
ｍ程度、第１の溝04と開口09とで0.2μｍ程度の誤差が
生じる。また、第２の溝12と開口09とでは最大0.4μｍ
の誤差が生じる。この誤差により、例えば第１の溝04又
は第２の溝12上に開口09をあけるような事態が生じ、そ
のため絶縁不良が発生する等不良品が得られることにな
る。
１の溝04のパタ−ンと第２の溝12のパタ−ンとで0.2μ
ｍ程度、第１の溝04と開口09とで0.2μｍ程度の誤差が
生じる。また、第２の溝12と開口09とでは最大0.4μｍ
の誤差が生じる。この誤差により、例えば第１の溝04又
は第２の溝12上に開口09をあけるような事態が生じ、そ
のため絶縁不良が発生する等不良品が得られることにな
る。
【００１６】そこで、この位置合わせに基づく誤差に対
処するため、即ち、絶縁不良を生じる等半導体装置が不
良にならないようにするため、従来の半導体装置では、
各パタ−ン間に位置合わせのための余裕を設ける必要が
あった。従来の半導体装置では、このような余裕を設け
るために、第１の溝04と開口09との間を0.4μｍ以上近
づけることができず、その結果、外部ベ−ス領域20とｎ
型エピタキシャル領域03との間の接合容量は外部ベ−ス
領域20の外周にも生じ、この外部ベ−ス領域20を微細化
してもベ−ス・コレクタ間寄生容量を減らすことはでき
なかった。
処するため、即ち、絶縁不良を生じる等半導体装置が不
良にならないようにするため、従来の半導体装置では、
各パタ−ン間に位置合わせのための余裕を設ける必要が
あった。従来の半導体装置では、このような余裕を設け
るために、第１の溝04と開口09との間を0.4μｍ以上近
づけることができず、その結果、外部ベ−ス領域20とｎ
型エピタキシャル領域03との間の接合容量は外部ベ−ス
領域20の外周にも生じ、この外部ベ−ス領域20を微細化
してもベ−ス・コレクタ間寄生容量を減らすことはでき
なかった。
【００１７】本発明は、従来の半導体装置における上記
問題点に鑑み成されたものであって、その目的は、外部
ベ−ス領域の寄生容量を大幅に低減し、素子を高速化す
る半導体装置の製造方法を提供することにある。また、
本発明の他の目的は、各溝を極微細に形成することがで
き、素子の小型化、寄生容量低減が可能な半導体装置の
製造方法を提供するにある。
問題点に鑑み成されたものであって、その目的は、外部
ベ−ス領域の寄生容量を大幅に低減し、素子を高速化す
る半導体装置の製造方法を提供することにある。また、
本発明の他の目的は、各溝を極微細に形成することがで
き、素子の小型化、寄生容量低減が可能な半導体装置の
製造方法を提供するにある。
【００１８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、 (1) 半導体基板の主面上に第１の絶縁膜を形成する工
程、 (2) 前記第１の絶縁膜に第１の開口を形成する工程、 (3) 前記第１の開口内周の側壁に沿って環状の第１の膜
を形成する工程、 (4) 前記第１の膜で囲まれた前記半導体基板表面に第２
の膜を形成する工程、 (5) 前記第１の膜をエッチング除去し前記半導体基板を
環状に露出させる工程、 (6) 前記半導体基板の露出部分をエッチングし、コレク
タ引き出し部とベース領 域との間の半導体基板表面にベ
ース領域よりも深い環状の溝を形成する工程、 (7) 前記溝の中を含む前記半導体基板主面上全面に少な
くとも絶縁膜を含む膜を 形成する工程、とを有すること
を特徴とし、これにより上記目的とする半導体装置の製
造方法を提供するものである。
造方法は、 (1) 半導体基板の主面上に第１の絶縁膜を形成する工
程、 (2) 前記第１の絶縁膜に第１の開口を形成する工程、 (3) 前記第１の開口内周の側壁に沿って環状の第１の膜
を形成する工程、 (4) 前記第１の膜で囲まれた前記半導体基板表面に第２
の膜を形成する工程、 (5) 前記第１の膜をエッチング除去し前記半導体基板を
環状に露出させる工程、 (6) 前記半導体基板の露出部分をエッチングし、コレク
タ引き出し部とベース領 域との間の半導体基板表面にベ
ース領域よりも深い環状の溝を形成する工程、 (7) 前記溝の中を含む前記半導体基板主面上全面に少な
くとも絶縁膜を含む膜を 形成する工程、とを有すること
を特徴とし、これにより上記目的とする半導体装置の製
造方法を提供するものである。
【００１９】
【００２０】
【実施例】以下、本発明の実施例について、本発明に係
る参考例（本発明の製造方法で得られる半導体装置）を
併記しながら、図面を参照して説明する。
る参考例（本発明の製造方法で得られる半導体装置）を
併記しながら、図面を参照して説明する。
【００２１】（参考例１） 図１は、本発明に係る第１の参考例の半導体装置(参考
例１)を説明するための図であって、図１(Ａ)はその平
面図、図１(Ｂ)は、図１(Ａ)のＡ−Ａ線断面図である。
本参考例１の半導体装置は、図１(Ａ)、(Ｂ)、特に図１
(Ｂ)に示すように、シリコン層57上に二酸化シリコン膜
07を有し、この二酸化シリコン膜07の一部に開口09を有
する。
例１)を説明するための図であって、図１(Ａ)はその平
面図、図１(Ｂ)は、図１(Ａ)のＡ−Ａ線断面図である。
本参考例１の半導体装置は、図１(Ａ)、(Ｂ)、特に図１
(Ｂ)に示すように、シリコン層57上に二酸化シリコン膜
07を有し、この二酸化シリコン膜07の一部に開口09を有
する。
【００２２】そして、上記開口09の内側に沿って環状の
第２の溝12を有し、この第２の溝12の内部に二酸化シリ
コン膜13及び埋設物14を有しており、第２の溝12で囲ま
れたシリコン層57が露出している構造からなる。本参考
例１において、上記第２の溝12内の埋設物14としては、
絶縁物の１種を使用することができる。
第２の溝12を有し、この第２の溝12の内部に二酸化シリ
コン膜13及び埋設物14を有しており、第２の溝12で囲ま
れたシリコン層57が露出している構造からなる。本参考
例１において、上記第２の溝12内の埋設物14としては、
絶縁物の１種を使用することができる。
【００２３】（参考例２） 本参考例２は、上記参考例１で示した絶縁分離構造をバ
イポ−ラ型デバイスに応用した例であり、これを図２に
基づいて説明する。なお、図２は、本発明に係る第２の
参考例の半導体装置(参考例２)を説明するための図であ
って、図２(Ａ)はその平面図、図２(Ｂ)は、図２(Ａ)の
Ａ−Ａ線断面図である。
イポ−ラ型デバイスに応用した例であり、これを図２に
基づいて説明する。なお、図２は、本発明に係る第２の
参考例の半導体装置(参考例２)を説明するための図であ
って、図２(Ａ)はその平面図、図２(Ｂ)は、図２(Ａ)の
Ａ−Ａ線断面図である。
【００２４】本参考例２の半導体装置(バイポ−ラ型デ
バイス)は、図２(Ａ)、(Ｂ)、特に図２(Ｂ)に示すよう
に、ｎ型エピタキシャル領域03(前記参考例１のシリコ
ン層57に相当)の第２の溝12に沿った部分に外部ベ−ス
領域20を有し、この外部ベ−ス領域20で囲まれたｎ型エ
ピタキシャル領域03の表面近傍に真性ベ−ス領域21を有
し、真性ベ−ス領域21で囲まれたｎ型エピタキシャル領
域03の表面にエミッタ領域24を有している。
バイス)は、図２(Ａ)、(Ｂ)、特に図２(Ｂ)に示すよう
に、ｎ型エピタキシャル領域03(前記参考例１のシリコ
ン層57に相当)の第２の溝12に沿った部分に外部ベ−ス
領域20を有し、この外部ベ−ス領域20で囲まれたｎ型エ
ピタキシャル領域03の表面近傍に真性ベ−ス領域21を有
し、真性ベ−ス領域21で囲まれたｎ型エピタキシャル領
域03の表面にエミッタ領域24を有している。
【００２５】そして、外部ベ−ス領域20は、表面におい
てＰ+ポリシリコン17と接続され、また、エミッタ領域2
4は、その表面でエミッタポリシリコン23と接続され、
Ｐ+ポリシリコン17とエミッタポリシリコン23の間は、
エミッタ側壁22により絶縁分離されている構造からな
る。なお、図２(Ａ)、(Ｂ)における他の符号は、次の図
３及び図４の各符号と同一であり、そこで説明するの
で、ここでは省略する。
てＰ+ポリシリコン17と接続され、また、エミッタ領域2
4は、その表面でエミッタポリシリコン23と接続され、
Ｐ+ポリシリコン17とエミッタポリシリコン23の間は、
エミッタ側壁22により絶縁分離されている構造からな
る。なお、図２(Ａ)、(Ｂ)における他の符号は、次の図
３及び図４の各符号と同一であり、そこで説明するの
で、ここでは省略する。
【００２６】（実施例１） 図３及び図４は、本発明の第１の実施例の半導体装置の
製造方法(実施例１)を説明するための図であって、 図３
は、上記参考例２の半導体装置(バイポ−ラ型デバイス)
を製造する工程Ａ〜Ｃからなる工程順断面図であり、図
４は、図３に続く工程Ｄ〜Ｆからなる工程順断面図であ
る。
製造方法(実施例１)を説明するための図であって、 図３
は、上記参考例２の半導体装置(バイポ−ラ型デバイス)
を製造する工程Ａ〜Ｃからなる工程順断面図であり、図
４は、図３に続く工程Ｄ〜Ｆからなる工程順断面図であ
る。
【００２７】まず、図３工程Ａに示すように、ｐ型シリ
コン基板01上に選択的にヒ素等のｎ型不純物を導入して
厚さ1〜3μｍ程度のｎ型埋込領域02を形成し、続いて、
厚さ0.4〜1μｍ程度で比抵抗0.5〜2Ωｃｍ程度のｎ型エ
ピタキシャル領域03を形成する。
コン基板01上に選択的にヒ素等のｎ型不純物を導入して
厚さ1〜3μｍ程度のｎ型埋込領域02を形成し、続いて、
厚さ0.4〜1μｍ程度で比抵抗0.5〜2Ωｃｍ程度のｎ型エ
ピタキシャル領域03を形成する。
【００２８】次に、図３工程Ｂに示すように、フォトレ
ジスト(図示せず)をマスクにＲＩＥを行い、ｎ型エピタ
キシャル領域03、ｎ型埋込領域02及びｐ型シリコン基板
01をエッチングし、幅0.6〜1.2μｍの第１の溝04の開口
を行う。第１の溝04の深さは、ｎ型埋込領域02の底面よ
りさらに0.5〜2μｍ深い程度が好ましい。
ジスト(図示せず)をマスクにＲＩＥを行い、ｎ型エピタ
キシャル領域03、ｎ型埋込領域02及びｐ型シリコン基板
01をエッチングし、幅0.6〜1.2μｍの第１の溝04の開口
を行う。第１の溝04の深さは、ｎ型埋込領域02の底面よ
りさらに0.5〜2μｍ深い程度が好ましい。
【００２９】次に、第１の溝04内に埋設物06を埋設す
る。この埋設手段としては、例えば第１の溝04内に二酸
化シリコン膜05を形成した後、第１の溝04の幅以上の厚
さのBPSG又はポリシリコンなどステップカバレッジの良
好な膜を全面に形成し、エッチバックにより第１の溝04
内のみに残す方法により行うことができる。また、第１
の溝04を形成する代わりに、ｐｎ分離法又はLOCOS分離
法などにより素子分離を行うこともできる。
る。この埋設手段としては、例えば第１の溝04内に二酸
化シリコン膜05を形成した後、第１の溝04の幅以上の厚
さのBPSG又はポリシリコンなどステップカバレッジの良
好な膜を全面に形成し、エッチバックにより第１の溝04
内のみに残す方法により行うことができる。また、第１
の溝04を形成する代わりに、ｐｎ分離法又はLOCOS分離
法などにより素子分離を行うこともできる。
【００３０】次に、厚さ0.4μｍの二酸化シリコン膜07
及び厚さ0.05μｍの窒化シリコン膜08を順次堆積した
後、フォトレジスト(図示せず)をマスクに窒化シリコン
膜08と二酸化シリコン膜07を順次選択的にエッチング
し、開口09を形成する。続いて、熱酸化法によりｎ型エ
ピタキシャル領域03の表面を酸化し、厚さ5〜40ｎｍ程
度の二酸化シリコン膜31を形成する。
及び厚さ0.05μｍの窒化シリコン膜08を順次堆積した
後、フォトレジスト(図示せず)をマスクに窒化シリコン
膜08と二酸化シリコン膜07を順次選択的にエッチング
し、開口09を形成する。続いて、熱酸化法によりｎ型エ
ピタキシャル領域03の表面を酸化し、厚さ5〜40ｎｍ程
度の二酸化シリコン膜31を形成する。
【００３１】次に、窒化シリコン膜を堆積後エッチバッ
クを行い、開口09内面に窒化シリコン膜10を形成する。
その後、熱酸化によりｎ型エピタキシャル領域03の表面
を酸化し、例えば厚さ0.1μｍの二酸化シリコン膜11を
形成する(図３工程Ｂ参照)。なお、この二酸化シリコン
膜11は、例えば厚さ5〜50ｎｍの熱酸化による二酸化シ
リコン膜と選択液層成長法による二酸化シリコン膜との
２層を用いることができる。
クを行い、開口09内面に窒化シリコン膜10を形成する。
その後、熱酸化によりｎ型エピタキシャル領域03の表面
を酸化し、例えば厚さ0.1μｍの二酸化シリコン膜11を
形成する(図３工程Ｂ参照)。なお、この二酸化シリコン
膜11は、例えば厚さ5〜50ｎｍの熱酸化による二酸化シ
リコン膜と選択液層成長法による二酸化シリコン膜との
２層を用いることができる。
【００３２】次に、図３工程Ｃに示すように、例えば熱
リン酸溶液により前記工程Ｂの窒化シリコン膜08及び同
10をエッチング除去し、続いてＲＩＥにより同じく二酸
化シリコン膜31を除去し、ｎ型エピタキシャル領域03を
露出させる。次に、露出したｎ型エピタキシャル領域03
をＲＩＥよりエッチングし、ｎ型埋込領域02に到達する
第２の溝12を形成する。これによりエピタキシャル領域
03を03ａと03ｂとに分割する(図３工程Ｃ参照)。
リン酸溶液により前記工程Ｂの窒化シリコン膜08及び同
10をエッチング除去し、続いてＲＩＥにより同じく二酸
化シリコン膜31を除去し、ｎ型エピタキシャル領域03を
露出させる。次に、露出したｎ型エピタキシャル領域03
をＲＩＥよりエッチングし、ｎ型埋込領域02に到達する
第２の溝12を形成する。これによりエピタキシャル領域
03を03ａと03ｂとに分割する(図３工程Ｃ参照)。
【００３３】次に、例えば厚さ10ｎｍの二酸化シリコン
膜13を形成し、続いて、例えば第２の溝12の幅と同程度
以上の二酸化シリコン膜、BPSG膜等の埋設物14を形成す
る。このときの断面が図３工程Ｃに相当する。その後、
ＲＩＥにより埋設物14及び二酸化シリコン膜13、同07
を、図３工程Ｃに点線(エッチバック終了後の表面32)で
示したところまでエッチバックする。
膜13を形成し、続いて、例えば第２の溝12の幅と同程度
以上の二酸化シリコン膜、BPSG膜等の埋設物14を形成す
る。このときの断面が図３工程Ｃに相当する。その後、
ＲＩＥにより埋設物14及び二酸化シリコン膜13、同07
を、図３工程Ｃに点線(エッチバック終了後の表面32)で
示したところまでエッチバックする。
【００３４】次に、図４工程Ｄに示すように、フォトレ
ジスト58をマスクに希フッ酸により開口09と第１の溝04
で囲まれた部分の二酸化シリコン膜07を例えば200〜500
オングストロ−ム残してエッチングし、コレクタ不純物
導入口15を形成する。続いて、リンなどのｎ型不純物
を、残存した二酸化シリコン膜07を通してｎ型エピタキ
シャル領域03ｂにイオン注入し、コレクタ引出し部16を
形成する。このときの断面が図４工程Ｄに相当する。
ジスト58をマスクに希フッ酸により開口09と第１の溝04
で囲まれた部分の二酸化シリコン膜07を例えば200〜500
オングストロ−ム残してエッチングし、コレクタ不純物
導入口15を形成する。続いて、リンなどのｎ型不純物
を、残存した二酸化シリコン膜07を通してｎ型エピタキ
シャル領域03ｂにイオン注入し、コレクタ引出し部16を
形成する。このときの断面が図４工程Ｄに相当する。
【００３５】次に、フォトレジスト58を除去した後熱処
理を行い、図４工程Ｅに示すように、コレクタ引出し部
16の濃いｎ型不純物をｎ型埋込領域02に到達させる。一
方、開口09の上にｐ+ポリシリコン17を形成する。この
ｐ+ポリシリコン17は、例えば減圧気相成長法により厚
さ0.2μｍのノンド−プポリシリコンを形成し、ボロン
を加速エネルギ−20keV、ド−ズ量1016ｃｍ-2でイオン
注入して形成する。
理を行い、図４工程Ｅに示すように、コレクタ引出し部
16の濃いｎ型不純物をｎ型埋込領域02に到達させる。一
方、開口09の上にｐ+ポリシリコン17を形成する。この
ｐ+ポリシリコン17は、例えば減圧気相成長法により厚
さ0.2μｍのノンド−プポリシリコンを形成し、ボロン
を加速エネルギ−20keV、ド−ズ量1016ｃｍ-2でイオン
注入して形成する。
【００３６】このｐ+ポリシリコン17を、ベ−ス電極を
形成する部分を残してパタ−ニングする。その後、例え
ば厚さ0.2μｍの二酸化シリコン膜18を形成する。この
ときの断面が図４工程Ｅに相当する。
形成する部分を残してパタ−ニングする。その後、例え
ば厚さ0.2μｍの二酸化シリコン膜18を形成する。この
ときの断面が図４工程Ｅに相当する。
【００３７】次に、図４工程Ｆに示すように、第２の溝
12で囲まれた部分の二酸化シリコン膜18とｐ+ポリシリ
コン17とを、フォトレジスト(図示せず)をマスクに異方
性エッチングし、例えば幅0.6μｍ、長さ1.2μｍのエミ
ッタ開口19を形成する。続いてボロン又はＢＦ2をイオ
ン注入して真性ベ−ス領域21を形成する。イオン注入の
条件は、ボロンの場合例えば30keV、ド−ズ量2〜5×10
13ｃｍ-2程度により行うことができる。
12で囲まれた部分の二酸化シリコン膜18とｐ+ポリシリ
コン17とを、フォトレジスト(図示せず)をマスクに異方
性エッチングし、例えば幅0.6μｍ、長さ1.2μｍのエミ
ッタ開口19を形成する。続いてボロン又はＢＦ2をイオ
ン注入して真性ベ−ス領域21を形成する。イオン注入の
条件は、ボロンの場合例えば30keV、ド−ズ量2〜5×10
13ｃｍ-2程度により行うことができる。
【００３８】次に、例えば厚さ0.1μｍの絶縁膜よりな
るエミッタ側壁22を形成した後、例えばヒ素を含む厚さ
20ｎｍのエミッタポリシリコン23を形成し、例えば1000
℃で15秒のラビットサ−マルアニ−ル(RTA)処理又は900
℃で30分のファ−ネス炉による熱処理を行い、エミッタ
ポリシリコン23中のヒ素を真性ベ−ス領域21に導入して
エミッタ領域24を形成する。また、同時にポリシリコン
17中のボロンをｎ型エピタキシャル領域03に導入して外
部ベ−ス領域20を形成する。このときの断面が図４工程
Ｆに相当する。
るエミッタ側壁22を形成した後、例えばヒ素を含む厚さ
20ｎｍのエミッタポリシリコン23を形成し、例えば1000
℃で15秒のラビットサ−マルアニ−ル(RTA)処理又は900
℃で30分のファ−ネス炉による熱処理を行い、エミッタ
ポリシリコン23中のヒ素を真性ベ−ス領域21に導入して
エミッタ領域24を形成する。また、同時にポリシリコン
17中のボロンをｎ型エピタキシャル領域03に導入して外
部ベ−ス領域20を形成する。このときの断面が図４工程
Ｆに相当する。
【００３９】最後に、前記図２(Ａ)、(Ｂ)に示したよう
に、二酸化シリコン膜44を形成後、二酸化シリコン膜44
と同18に配線コンタクト25を形成し、続いてアルミを全
面に堆積した後パタ−ニングしてアルミ配線27を形成
し、前記参考例２の半導体装置(バイポ−ラ型デバイス)
を完成する。
に、二酸化シリコン膜44を形成後、二酸化シリコン膜44
と同18に配線コンタクト25を形成し、続いてアルミを全
面に堆積した後パタ−ニングしてアルミ配線27を形成
し、前記参考例２の半導体装置(バイポ−ラ型デバイス)
を完成する。
【００４０】本実施例１の半導体装置の製造方法におい
て、第２の溝12の幅が狭い場合、集積度は向上する半
面、この第２の溝12を挟んで生じる寄生容量が増加す
る。逆に、第２の溝12の幅が広い場合、寄生容量が低下
する半面、集積度が低下する。このため、半導体装置の
用途に応じて第２の溝12の幅を適宜調整することができ
るが、この幅としては、0.05〜0.4μｍ程度が妥当であ
る。
て、第２の溝12の幅が狭い場合、集積度は向上する半
面、この第２の溝12を挟んで生じる寄生容量が増加す
る。逆に、第２の溝12の幅が広い場合、寄生容量が低下
する半面、集積度が低下する。このため、半導体装置の
用途に応じて第２の溝12の幅を適宜調整することができ
るが、この幅としては、0.05〜0.4μｍ程度が妥当であ
る。
【００４１】また、第２の溝12は、底部がｎ型埋込領域
02の上部付近の程度の深さが好ましい。但し、コレクタ
引出し部16の高濃度ｎ型不純物がトランジスタに悪影響
を及ぼさなければ、これより浅くすることもできる。本
実施例１では、ｎｐｎ型バイポ−ラトランジスタを示し
たが、不純物の種類を変えることによりｐｎｐ型トラン
ジスタも作製可能である。
02の上部付近の程度の深さが好ましい。但し、コレクタ
引出し部16の高濃度ｎ型不純物がトランジスタに悪影響
を及ぼさなければ、これより浅くすることもできる。本
実施例１では、ｎｐｎ型バイポ−ラトランジスタを示し
たが、不純物の種類を変えることによりｐｎｐ型トラン
ジスタも作製可能である。
【００４２】また、本実施例１の半導体装置の製造方法
では、開口09と第２の溝12及び外部ベ−ス領域20が同一
のフォトレジストマスクにより形成されている。これに
より外部ベ−ス領域20は、ベ−ス引出しに必要な真性ベ
−ス領域21に接する部分のみに作られ、また、外部ベ−
ス領域20の外周に第２の溝12が位置している構造である
(図２(Ｂ)参照)。
では、開口09と第２の溝12及び外部ベ−ス領域20が同一
のフォトレジストマスクにより形成されている。これに
より外部ベ−ス領域20は、ベ−ス引出しに必要な真性ベ
−ス領域21に接する部分のみに作られ、また、外部ベ−
ス領域20の外周に第２の溝12が位置している構造である
(図２(Ｂ)参照)。
【００４３】ここで、本発明の製造方法による半導体装
置（前記参考例１、２の半導体装置を含む）の効果につ
いて、図５及び図６を参照して説明する。図５(Ａ)は、
本発明の製造方法による半導体装置の平面図であり、図
５(Ｂ)は、図５(Ａ)のＡ−Ａ線断面図である。また、図
６(Ａ)は、図５に対応する従来の半導体装置の平面図で
あり、図６(Ｂ)は、図６(Ａ)のＡ−Ａ線断面図である。
なお、図５及び図６中の符号は、前記図１〜４並びに前
記図１１〜１３における共通部分と同一であり、重複す
るため、該符号の説明を省略する。
置（前記参考例１、２の半導体装置を含む）の効果につ
いて、図５及び図６を参照して説明する。図５(Ａ)は、
本発明の製造方法による半導体装置の平面図であり、図
５(Ｂ)は、図５(Ａ)のＡ−Ａ線断面図である。また、図
６(Ａ)は、図５に対応する従来の半導体装置の平面図で
あり、図６(Ｂ)は、図６(Ａ)のＡ−Ａ線断面図である。
なお、図５及び図６中の符号は、前記図１〜４並びに前
記図１１〜１３における共通部分と同一であり、重複す
るため、該符号の説明を省略する。
【００４４】従来の半導体装置では、図６(Ａ)、(Ｂ)に
示すように、接合容量が外部ベ−ス領域20の第２の溝12
側にも形成されているのに対し、本発明の製造方法によ
る半導体装置では、図５(Ａ)、(Ｂ)に示すように、第２
の溝側に接合容量は形成されない。以上の対比から明ら
かなように、本発明の製造方法による半導体装置におけ
るベ−スコレクタ間接合容量は、従来の半導体装置にお
けるベ−スコレクタ間接合容量に比較して低減する効果
が生じる。
示すように、接合容量が外部ベ−ス領域20の第２の溝12
側にも形成されているのに対し、本発明の製造方法によ
る半導体装置では、図５(Ａ)、(Ｂ)に示すように、第２
の溝側に接合容量は形成されない。以上の対比から明ら
かなように、本発明の製造方法による半導体装置におけ
るベ−スコレクタ間接合容量は、従来の半導体装置にお
けるベ−スコレクタ間接合容量に比較して低減する効果
が生じる。
【００４５】例えば、本発明の製造方法による半導体装
置及び従来の半導体装置とも、そのエミッタ開口19の寸
法を0.6μｍ×1.4μｍとし、接合容量の空乏層幅を0.3
μｍとする。また、本発明の製造方法による半導体装置
のエミッタ開口19と第２の溝12の間隔を0.3μｍとし、
一方、従来の半導体装置のエミッタ開口19と開口09の間
隔を0.3μｍとする。そして、本発明の製造方法による
半導体装置において、開口09と第２の溝12の間隔を0.6
μｍとした場合、本発明の製造方法による半導体装置の
ベ−スコレクタ間接合容量は、従来の半導体装置のベ−
スコレクタ間接合容量に比べ、半分以下に低減すること
になる。
置及び従来の半導体装置とも、そのエミッタ開口19の寸
法を0.6μｍ×1.4μｍとし、接合容量の空乏層幅を0.3
μｍとする。また、本発明の製造方法による半導体装置
のエミッタ開口19と第２の溝12の間隔を0.3μｍとし、
一方、従来の半導体装置のエミッタ開口19と開口09の間
隔を0.3μｍとする。そして、本発明の製造方法による
半導体装置において、開口09と第２の溝12の間隔を0.6
μｍとした場合、本発明の製造方法による半導体装置の
ベ−スコレクタ間接合容量は、従来の半導体装置のベ−
スコレクタ間接合容量に比べ、半分以下に低減すること
になる。
【００４６】（参考例３） 図７は、本発明に係る第３の参考例の半導体装置(参考
例３)を説明するための図であって、図７(Ａ)はその平
面図、図７(Ｂ)は、図７(Ａ)のＡ−Ａ線断面図である。
なお、図７中の符号は、前記図１〜４における共通部分
と同一であり、重複するため、該符号の説明を省略す
る。本参考例３の半導体装置は、図７(Ａ)、(Ｂ)に示す
ように、第１の溝04の一部が第２の溝12と３辺において
重なっている構造のものである。
例３)を説明するための図であって、図７(Ａ)はその平
面図、図７(Ｂ)は、図７(Ａ)のＡ−Ａ線断面図である。
なお、図７中の符号は、前記図１〜４における共通部分
と同一であり、重複するため、該符号の説明を省略す
る。本参考例３の半導体装置は、図７(Ａ)、(Ｂ)に示す
ように、第１の溝04の一部が第２の溝12と３辺において
重なっている構造のものである。
【００４７】（実施例２） 上記参考例３ の半導体装置の製造方法(実施例２)は、リ
ソグラフイ−マスクパタ−ンを変更する以外は前記実施
例１に示したものと同様である。なお、上記参考例３の
半導体装置は、前記参考例２の半導体装置に比べてｎ型
埋込領域02及びｎ型エピタキシャル領域03が小さく、ま
た、寄生容量が小さく、集積度が向上できる利点を有す
る。
ソグラフイ−マスクパタ−ンを変更する以外は前記実施
例１に示したものと同様である。なお、上記参考例３の
半導体装置は、前記参考例２の半導体装置に比べてｎ型
埋込領域02及びｎ型エピタキシャル領域03が小さく、ま
た、寄生容量が小さく、集積度が向上できる利点を有す
る。
【００４８】（参考例４） 図８は、本発明に係る第４の参考例の半導体装置(参考
例４)を説明するための図であって、図８(Ａ)はその平
面図、図８(Ｂ)は、図８(Ａ)のＡ−Ａ線断面図である。
なお、図８中の符号は、前記図１〜４における共通部分
と同一であり、重複するため、該符号の説明を省略す
る。本参考例４の半導体装置は、図８(Ａ)、(Ｂ)に示す
ように、ＭＯＳ型トランジスタ周囲のｎ型エピタキシャ
ル領域03が第２の溝12によって分離されている構造のも
のである。
例４)を説明するための図であって、図８(Ａ)はその平
面図、図８(Ｂ)は、図８(Ａ)のＡ−Ａ線断面図である。
なお、図８中の符号は、前記図１〜４における共通部分
と同一であり、重複するため、該符号の説明を省略す
る。本参考例４の半導体装置は、図８(Ａ)、(Ｂ)に示す
ように、ＭＯＳ型トランジスタ周囲のｎ型エピタキシャ
ル領域03が第２の溝12によって分離されている構造のも
のである。
【００４９】（実施例３） この参考例４の半導体装置の製造方法(実施例３)につい
て説明すると、第２の溝12の埋設までは前記実施例１に
示したものと同様である(前記図３工程Ａ〜Ｃ参照)。前
記図３工程Ｃに続いてＲＩＥにより埋設物14及び二酸化
シリコン膜07を、前記図３工程Ｃに点線(エッチバック
終了後の表面32)で示したところまでエッチバックした
後、図８(Ｂ)に示すように、熱酸化によりゲ−ト膜37を
形成する。
て説明すると、第２の溝12の埋設までは前記実施例１に
示したものと同様である(前記図３工程Ａ〜Ｃ参照)。前
記図３工程Ｃに続いてＲＩＥにより埋設物14及び二酸化
シリコン膜07を、前記図３工程Ｃに点線(エッチバック
終了後の表面32)で示したところまでエッチバックした
後、図８(Ｂ)に示すように、熱酸化によりゲ−ト膜37を
形成する。
【００５０】次に、ポリシリコンを堆積後パタ−ニング
を行い、ゲ−ト電極38を形成する。続いて、ｐ型不純物
を導入してソ−ス領域35及びドレイン領域36を形成し、
図８(Ａ)、(Ｂ)に示す実施例４の半導体装置(ＭＯＳ型
トランジスタ)を完成する。本参考例４の半導体装置で
は、ドレイン・ソ−ス各電極とシリコン基板間の寄生容
量減少に効果があり、また、隣接する他の素子との間の
寄生容量低減に効果がある。
を行い、ゲ−ト電極38を形成する。続いて、ｐ型不純物
を導入してソ−ス領域35及びドレイン領域36を形成し、
図８(Ａ)、(Ｂ)に示す実施例４の半導体装置(ＭＯＳ型
トランジスタ)を完成する。本参考例４の半導体装置で
は、ドレイン・ソ−ス各電極とシリコン基板間の寄生容
量減少に効果があり、また、隣接する他の素子との間の
寄生容量低減に効果がある。
【００５１】（参考例５） 図９は、本発明に係る第５の参考例の半導体装置(参考
例５)を説明するための図であって、図９(Ａ)はその平
面図、図９(Ｂ)は、図９(Ａ)のＡ−Ａ線断面図である。
なお、図９中の符号は、前記図１〜４における共通部分
と同一であり、重複するため、該符号の説明を省略す
る。本参考例５の半導体装置は、図９(Ａ)、(Ｂ)に示す
ように、ｎ型エピタキシャル領域03上の二酸化シリコン
膜13上に抵抗ポリシリコン39を有し、そして、ｎ型エピ
タキシャル領域03は、第２の溝12により抵抗ポリシリコ
ン39の下に当る部分(抵抗素子下のｎ型エピタキシャル
領域53)及びそれ以外の部分(抵抗素子下以外のｎ型エピ
タキシャル領域54)に絶縁分離している構造からなる。
例５)を説明するための図であって、図９(Ａ)はその平
面図、図９(Ｂ)は、図９(Ａ)のＡ−Ａ線断面図である。
なお、図９中の符号は、前記図１〜４における共通部分
と同一であり、重複するため、該符号の説明を省略す
る。本参考例５の半導体装置は、図９(Ａ)、(Ｂ)に示す
ように、ｎ型エピタキシャル領域03上の二酸化シリコン
膜13上に抵抗ポリシリコン39を有し、そして、ｎ型エピ
タキシャル領域03は、第２の溝12により抵抗ポリシリコ
ン39の下に当る部分(抵抗素子下のｎ型エピタキシャル
領域53)及びそれ以外の部分(抵抗素子下以外のｎ型エピ
タキシャル領域54)に絶縁分離している構造からなる。
【００５２】この参考例５の半導体装置の有する効果に
ついて、図１０(Ａ)、(Ｂ)を参照して説明する。なお、
図１０は、参考例５の半導体装置の効果を説明するため
の図であり、このうち図１０(Ａ)は、図９(Ｂ)中のＷ〜
Ｚ点間の寄生容量を示し、図１０(Ｂ)は、本参考例５の
半導体装置の第２の溝12がない場合の寄生容量を示す。
図１０(Ａ)、(Ｂ)中Ｃ1は、Ｗ−Ｘ間の絶縁膜を挟んだ
容量、Ｃ2はＸ−Ｙ間の第２の溝12を通した容量、Ｃ3は
Ｘ−Ｚ間のＰＮ接合容量、Ｃ4はＺ−Ｙ間のＰＮ接合容
量をそれぞれ示す(図９(Ｂ)参照)。
ついて、図１０(Ａ)、(Ｂ)を参照して説明する。なお、
図１０は、参考例５の半導体装置の効果を説明するため
の図であり、このうち図１０(Ａ)は、図９(Ｂ)中のＷ〜
Ｚ点間の寄生容量を示し、図１０(Ｂ)は、本参考例５の
半導体装置の第２の溝12がない場合の寄生容量を示す。
図１０(Ａ)、(Ｂ)中Ｃ1は、Ｗ−Ｘ間の絶縁膜を挟んだ
容量、Ｃ2はＸ−Ｙ間の第２の溝12を通した容量、Ｃ3は
Ｘ−Ｚ間のＰＮ接合容量、Ｃ4はＺ−Ｙ間のＰＮ接合容
量をそれぞれ示す(図９(Ｂ)参照)。
【００５３】抵抗ポリシリコン39とｐ型シリコン基板01
の間の寄生容量は、Ｗ−Ｘ間の寄生容量Ｃ1とＸ−Ｚ間
の寄生容量Ｃ3とを直列にしたものである(図９(Ｂ)参
照)。そして、Ｘ−Ｚ間の寄生容量Ｃ3は、第２の溝12が
ある場合(参考例５の半導体装置の場合)「Ｃ3＋(Ｃ2-1
＋Ｃ4-1)-1」であるのに対し、第２の溝12が無い場合
「Ｃ3＋Ｃ4」である。「(Ｃ2-1＋Ｃ4-1)-1＜Ｃ4」であ
るため、第２の溝12により、即ち、参考例５の半導体装
置では、寄生容量低減が図れるものである。
の間の寄生容量は、Ｗ−Ｘ間の寄生容量Ｃ1とＸ−Ｚ間
の寄生容量Ｃ3とを直列にしたものである(図９(Ｂ)参
照)。そして、Ｘ−Ｚ間の寄生容量Ｃ3は、第２の溝12が
ある場合(参考例５の半導体装置の場合)「Ｃ3＋(Ｃ2-1
＋Ｃ4-1)-1」であるのに対し、第２の溝12が無い場合
「Ｃ3＋Ｃ4」である。「(Ｃ2-1＋Ｃ4-1)-1＜Ｃ4」であ
るため、第２の溝12により、即ち、参考例５の半導体装
置では、寄生容量低減が図れるものである。
【００５４】
【発明の効果】以上説明したように、本発明の製造方法
による半導体装置における第２の溝は、外部ベ−ス領域
の外周に沿って自己整合的に形成され、また、この第２
の溝に接してｐｎ接合を有する半導体領域を自己整合的
に形成できる。このため、本発明の製造方法による半導
体装置における接合容量は、従来の半導体装置に比べて
半分以下になり、素子の高速性能が向上するという効果
が生じる。
による半導体装置における第２の溝は、外部ベ−ス領域
の外周に沿って自己整合的に形成され、また、この第２
の溝に接してｐｎ接合を有する半導体領域を自己整合的
に形成できる。このため、本発明の製造方法による半導
体装置における接合容量は、従来の半導体装置に比べて
半分以下になり、素子の高速性能が向上するという効果
が生じる。
【００５５】また、本発明の製造方法により形成される
溝の幅は、0.05〜0.4μｍとリソグラフイ−の最小加工
寸法よりもはるかに細いものが作製可能である。このた
め、本発明の製造方法によれば、素子の小型化、寄生容
量低減が可能となる効果が生じる。
溝の幅は、0.05〜0.4μｍとリソグラフイ−の最小加工
寸法よりもはるかに細いものが作製可能である。このた
め、本発明の製造方法によれば、素子の小型化、寄生容
量低減が可能となる効果が生じる。
【図１】本発明に係る第１の参考例の半導体装置(参考
例１)を説明するための図であって、図１(Ａ)はその平
面図、図１(Ｂ)は図１(Ａ)のＡ−Ａ線断面図。
例１)を説明するための図であって、図１(Ａ)はその平
面図、図１(Ｂ)は図１(Ａ)のＡ−Ａ線断面図。
【図２】本発明に係る第２の参考例の半導体装置(バイ
ポ−ラ型デバイス：参考例２)を説明するための図であ
って、図２(Ａ)はその平面図、図２(Ｂ)は図２(Ａ)のＡ
−Ａ線断面図。
ポ−ラ型デバイス：参考例２)を説明するための図であ
って、図２(Ａ)はその平面図、図２(Ｂ)は図２(Ａ)のＡ
−Ａ線断面図。
【図３】本発明の第１の実施例の“半導体装置の製造方
法”を説明するための図であって、参考例２の半導体装
置(バイポ−ラ型デバイス)を製造する工程Ａ〜Ｃからな
る工程順断面図。
法”を説明するための図であって、参考例２の半導体装
置(バイポ−ラ型デバイス)を製造する工程Ａ〜Ｃからな
る工程順断面図。
【図４】図３に続く工程Ｄ〜Ｆからなる工程順断面図。
【図５】本発明の製造方法による半導体装置の効果を説
明するための図であって、図５(Ａ)はその半導体装置の
平面図、図５(Ｂ)は図５(Ａ)のＡ−Ａ線断面図。
明するための図であって、図５(Ａ)はその半導体装置の
平面図、図５(Ｂ)は図５(Ａ)のＡ−Ａ線断面図。
【図６】図５に対応する従来の半導体装置を説明するた
めの図であって、図６(Ａ)はその半導体装置の平面図、
図６(Ｂ)は図６(Ａ)のＡ−Ａ線断面図。
めの図であって、図６(Ａ)はその半導体装置の平面図、
図６(Ｂ)は図６(Ａ)のＡ−Ａ線断面図。
【図７】本発明に係る第３の参考例の半導体装置(参考
例３)を説明するための図であって、図７(Ａ)はその平
面図、図７(Ｂ)は図７(Ａ)のＡ−Ａ線断面図。
例３)を説明するための図であって、図７(Ａ)はその平
面図、図７(Ｂ)は図７(Ａ)のＡ−Ａ線断面図。
【図８】本発明に係る第４の参考例の半導体装置(参考
例４)を説明するための図であって、図８(Ａ)はその平
面図、図８(Ｂ)は図８(Ａ)のＡ−Ａ線断面図。
例４)を説明するための図であって、図８(Ａ)はその平
面図、図８(Ｂ)は図８(Ａ)のＡ−Ａ線断面図。
【図９】本発明に係る第５の参考例の半導体装置(参考
例５)を説明するための図であって、図９(Ａ)はその平
面図、図９(Ｂ)は図９(Ａ)のＡ−Ａ線断面図。
例５)を説明するための図であって、図９(Ａ)はその平
面図、図９(Ｂ)は図９(Ａ)のＡ−Ａ線断面図。
【図１０】参考例５の半導体装置の効果を説明するため
の図であり、このうち(Ａ)は、図９(Ｂ)中のＷ〜Ｚ点間
の寄生容量を示す図であり、(Ｂ)は第２の溝がない場合
の寄生容量を示す図。
の図であり、このうち(Ａ)は、図９(Ｂ)中のＷ〜Ｚ点間
の寄生容量を示す図であり、(Ｂ)は第２の溝がない場合
の寄生容量を示す図。
【図１１】従来の半導体装置の製造工程Ａ〜Ｄよりなる
工程順断面図(従来技術の絶縁分離構造を得る工程順断
面図)。
工程順断面図(従来技術の絶縁分離構造を得る工程順断
面図)。
【図１２】図１１に続く工程Ｅ〜Ｇよりなる工程順断面
図(従来のバイポ−ラトランジスタを作製する工程Ｅ〜
Ｇよりなる工程順断面図)。
図(従来のバイポ−ラトランジスタを作製する工程Ｅ〜
Ｇよりなる工程順断面図)。
【図１３】図１２工程Ｅ〜Ｇにより得られた従来のバイ
ポ−ラトランジスタの平面図。
ポ−ラトランジスタの平面図。
01 ｐ型シリコン基板 02 ｎ型埋込領域 03 ｎ型エピタキシャル領域 04 第１の溝 05、07、11、13、18、31、44、45、50、56 二酸化シリ
コン膜 06、14 埋設物 08、10、46 窒化シリコン膜 09 開口 12 第２の溝 15 コレクタ不純物導入口 16 ｎ+コレクタ引出し部 17 ｐ+ポリシリコン 19 エミッタ開口 20 外部ベ−ス領域 21 真性ベ−ス領域 22 エミッタ側壁 23 エミッタポリシリコン 24 エミッタ領域 25 配線コンタクト 27、41 アルミ配線 30 半導体層表面 32 エッチバック終了後の表面 34 ｎ型領域 35 ソ−ス領域 36 ドレイン領域 37 ゲ−ト膜 38 ゲ−ト電極 39 抵抗ポリシリコン 42 コンタクト 47 ＰＳＧ膜 48 素子分離領域 49 コレクタ分離領域 51 ポリシリコン 52 エミッタコンタクト 53 抵抗素子下のｎ型エピタキシャル領域 54 抵抗素子下以外のｎ型エピタキシャル領域 55 空乏層の範囲 57 シリコン層 58 フォトレジスト層
コン膜 06、14 埋設物 08、10、46 窒化シリコン膜 09 開口 12 第２の溝 15 コレクタ不純物導入口 16 ｎ+コレクタ引出し部 17 ｐ+ポリシリコン 19 エミッタ開口 20 外部ベ−ス領域 21 真性ベ−ス領域 22 エミッタ側壁 23 エミッタポリシリコン 24 エミッタ領域 25 配線コンタクト 27、41 アルミ配線 30 半導体層表面 32 エッチバック終了後の表面 34 ｎ型領域 35 ソ−ス領域 36 ドレイン領域 37 ゲ−ト膜 38 ゲ−ト電極 39 抵抗ポリシリコン 42 コンタクト 47 ＰＳＧ膜 48 素子分離領域 49 コレクタ分離領域 51 ポリシリコン 52 エミッタコンタクト 53 抵抗素子下のｎ型エピタキシャル領域 54 抵抗素子下以外のｎ型エピタキシャル領域 55 空乏層の範囲 57 シリコン層 58 フォトレジスト層
Claims (1)
- 【請求項１】 (1)半導体基板の主面上に第１の絶縁膜
を形成する工程、 (2)前記第１の絶縁膜に第１の開口を形成する工程、 (3)前記第１の開口内周の側壁に沿って環状の第１の膜
を形成する工程、 (4)前記第１の膜で囲まれた前記半導体基板表面に第２
の膜を形成する工程、 (5)前記第１の膜をエッチング除去し前記半導体基板を
環状に露出させる工程、 (6)前記半導体基板の露出部分をエッチングし、コレク
タ引き出し部とベース領域との間の半導体基板表面にベ
ース領域よりも深い環状の溝を形成する工程、 (7)前記溝の中を含む前記半導体基板主面上全面に少な
くとも絶縁膜を含む膜を形成する工程、 とを有することを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5235379A JP2914117B2 (ja) | 1993-08-28 | 1993-08-28 | 半導体装置の製造方法 |
| US08/291,998 US5426067A (en) | 1993-08-28 | 1994-08-18 | Method for manufacturing semiconductor device with reduced junction capacitance |
| KR1019940021739A KR0139596B1 (ko) | 1993-08-28 | 1994-08-27 | 감소된 접합용량의 반도체 장치 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5235379A JP2914117B2 (ja) | 1993-08-28 | 1993-08-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0766283A JPH0766283A (ja) | 1995-03-10 |
| JP2914117B2 true JP2914117B2 (ja) | 1999-06-28 |
Family
ID=16985213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5235379A Expired - Lifetime JP2914117B2 (ja) | 1993-08-28 | 1993-08-28 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5426067A (ja) |
| JP (1) | JP2914117B2 (ja) |
| KR (1) | KR0139596B1 (ja) |
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|---|---|---|---|---|
| US5895255A (en) * | 1994-11-30 | 1999-04-20 | Kabushiki Kaisha Toshiba | Shallow trench isolation formation with deep trench cap |
| KR100200297B1 (ko) * | 1995-06-30 | 1999-06-15 | 김영환 | 반도체 소자의 콘택홀 형성방법 |
| DE19632412A1 (de) * | 1996-08-05 | 1998-02-12 | Sifu Hu | Vertikaler Bipolartransistor und Verfahren zu seiner Herstellung |
| US8269312B2 (en) | 2008-06-05 | 2012-09-18 | Rohm Co., Ltd. | Semiconductor device with resistive element |
| JP7059556B2 (ja) * | 2017-10-05 | 2022-04-26 | 富士電機株式会社 | 半導体装置 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5956741A (ja) * | 1982-09-24 | 1984-04-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS59219938A (ja) * | 1983-05-30 | 1984-12-11 | Hitachi Ltd | Ｍｏｓ形半導体装置およびその製造方法 |
| JPS6038832A (ja) * | 1983-08-12 | 1985-02-28 | Hitachi Ltd | 半導体装置とその製造方法 |
| JPS6054453A (ja) * | 1983-09-05 | 1985-03-28 | Oki Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
| JPS61191043A (ja) * | 1985-02-20 | 1986-08-25 | Toshiba Corp | 半導体装置 |
| JPH0215637A (ja) * | 1988-07-04 | 1990-01-19 | Hitachi Ltd | ヘテロ接合型バイポーラトランジスタの製造方法 |
| US5004703A (en) * | 1989-07-21 | 1991-04-02 | Motorola | Multiple trench semiconductor structure method |
| US5256592A (en) * | 1989-10-20 | 1993-10-26 | Oki Electric Industry Co., Ltd. | Method for fabricating a semiconductor integrated circuit device |
| KR940006696B1 (ko) * | 1991-01-16 | 1994-07-25 | 금성일렉트론 주식회사 | 반도체 소자의 격리막 형성방법 |
| JPH05218064A (ja) * | 1991-09-30 | 1993-08-27 | Samsung Electron Co Ltd | 半導体装置の製造方法 |
| JP2608513B2 (ja) * | 1991-10-02 | 1997-05-07 | 三星電子株式会社 | 半導体装置の製造方法 |
| US5254218A (en) * | 1992-04-22 | 1993-10-19 | Micron Technology, Inc. | Masking layer having narrow isolated spacings and the method for forming said masking layer and the method for forming narrow isolated trenches defined by said masking layer |
-
1993
- 1993-08-28 JP JP5235379A patent/JP2914117B2/ja not_active Expired - Lifetime
-
1994
- 1994-08-18 US US08/291,998 patent/US5426067A/en not_active Expired - Fee Related
- 1994-08-27 KR KR1019940021739A patent/KR0139596B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US5426067A (en) | 1995-06-20 |
| KR0139596B1 (ko) | 1998-07-15 |
| KR950007035A (ko) | 1995-03-21 |
| JPH0766283A (ja) | 1995-03-10 |
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