JP2531355B2 - バイポ―ラトランジスタおよびその製造方法 - Google Patents
バイポ―ラトランジスタおよびその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
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- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
- H01L29/7378—Vertical transistors comprising lattice mismatched active layers, e.g. SiGe strained layer transistors
Description
【０００１】
【産業上の利用分野】本発明は、バイポーラトランジス
タおよびその製造方法に関し、特に、エピタキシャル層
からなるベース層を有する自己整合型（セルフアライン
型）バイポーラトランジスタおよびその製造方法に関す
るものである。
タおよびその製造方法に関し、特に、エピタキシャル層
からなるベース層を有する自己整合型（セルフアライン
型）バイポーラトランジスタおよびその製造方法に関す
るものである。
【０００２】
【従来の技術】高周波特性の改善と十分な耐圧の確保は
バイポーラトランジスタの主要な課題であるが、高周波
特性を向上させるためには、ベースの薄膜化が最も肝要
な事項である。而して、ベースをイオン注入法で形成す
る場合、不純物プロファイルはガウス分布状になるた
め、コレクタ−エミッタ間のパンチスルーを防ぐために
はベースを厚くしなければならない。また、イオン注入
法には、チャネリングの問題、低エネルギー化によるば
らつきの問題、注入ダメージの問題などがあり、これに
よりベースの極薄化を達成することには限界がある。
バイポーラトランジスタの主要な課題であるが、高周波
特性を向上させるためには、ベースの薄膜化が最も肝要
な事項である。而して、ベースをイオン注入法で形成す
る場合、不純物プロファイルはガウス分布状になるた
め、コレクタ−エミッタ間のパンチスルーを防ぐために
はベースを厚くしなければならない。また、イオン注入
法には、チャネリングの問題、低エネルギー化によるば
らつきの問題、注入ダメージの問題などがあり、これに
よりベースの極薄化を達成することには限界がある。
【０００３】最近の学会では、従来のイオン注入を用い
たベース構造に替わるものとして、エピタキシャル法を
用いて形成したベース層を有するバイポーラトランジス
タが発表されている。エピタキシャル法を用いると、不
純物プロファイルは階段状になるため、イオン注入で形
成するときよりもベースを薄くしてもコレクタ−エミッ
タ間のパンチスルー耐圧を高く確保することができる。
また、ベースの厚さおよび不純物濃度を精度よくコント
ロールできるため、極めて薄く、適当な濃度のベース層
を形成することができる。
たベース構造に替わるものとして、エピタキシャル法を
用いて形成したベース層を有するバイポーラトランジス
タが発表されている。エピタキシャル法を用いると、不
純物プロファイルは階段状になるため、イオン注入で形
成するときよりもベースを薄くしてもコレクタ−エミッ
タ間のパンチスルー耐圧を高く確保することができる。
また、ベースの厚さおよび不純物濃度を精度よくコント
ロールできるため、極めて薄く、適当な濃度のベース層
を形成することができる。
【０００４】エピタキシャル成長法を用いて形成したベ
ースを有する自己整合型バイポーラトランジスタにかか
る従来例として、Technical Digest of IEDM90, pp.607
-610にて発表されたものについて説明する。この構造
は、シリコン基板上に選択的に成長させたエピタキシャ
ル層によりベース層を構成しており、最も先端的な技術
を用いた自己整合型バイポーラトラジスタである。図１
０の（ａ）〜（ｃ）乃至図１１の（ａ）、（ｂ）は、こ
のトランジスタの製造方法を示す工程断面図である。
ースを有する自己整合型バイポーラトランジスタにかか
る従来例として、Technical Digest of IEDM90, pp.607
-610にて発表されたものについて説明する。この構造
は、シリコン基板上に選択的に成長させたエピタキシャ
ル層によりベース層を構成しており、最も先端的な技術
を用いた自己整合型バイポーラトラジスタである。図１
０の（ａ）〜（ｃ）乃至図１１の（ａ）、（ｂ）は、こ
のトランジスタの製造方法を示す工程断面図である。
【０００５】図１０の（ａ）に示すように、ｐ型シリコ
ン基板１上にｎ+ 型埋め込み層２を形成した後、その上
にｎ型コレクタ層３をエピタキシャル成長せしめ、その
ｎ型コレクタ層３上に素子分離酸化膜４を形成する。し
かる後、ｎ+ 型コレクタ引き出し領域５を形成し、酸化
膜６、ｐ+ 型ベースポリシリコン電極７、窒化膜８ａを
形成する。次に、図１０の（ｂ）に示すように、窒化膜
８ａおよびｐ+ 型ベースポリシリコン電極７の開口に窒
化膜からなる第１のサイドウォール９ａを形成する。次
に、図１０の（ｃ）に示すように、等方性のウエットエ
ッチングにより酸化膜６を所定量エッチングする。この
とき、ｎ型コレクタ層３、ｐ+ 型ベーポリシリコン電極
７および酸化膜６により囲まれた空間が形成される。
ン基板１上にｎ+ 型埋め込み層２を形成した後、その上
にｎ型コレクタ層３をエピタキシャル成長せしめ、その
ｎ型コレクタ層３上に素子分離酸化膜４を形成する。し
かる後、ｎ+ 型コレクタ引き出し領域５を形成し、酸化
膜６、ｐ+ 型ベースポリシリコン電極７、窒化膜８ａを
形成する。次に、図１０の（ｂ）に示すように、窒化膜
８ａおよびｐ+ 型ベースポリシリコン電極７の開口に窒
化膜からなる第１のサイドウォール９ａを形成する。次
に、図１０の（ｃ）に示すように、等方性のウエットエ
ッチングにより酸化膜６を所定量エッチングする。この
とき、ｎ型コレクタ層３、ｐ+ 型ベーポリシリコン電極
７および酸化膜６により囲まれた空間が形成される。
【０００６】続いて、図１１の（ａ）に示すように、選
択エピタキシャル成長法を用いて、酸化膜６のエッチン
グにより露出されたｎ型コレクタ層３上にｐ型ベース層
１０を形成する。このとき、同時にポリシリコン電極７
より成長するｐ型ポリシリコン膜１１によってｐ型ベー
ス層１０とｐ+ 型ベースシリコン電極７とが接続され
る。次に、図１１の（ｂ）に示すように、酸化膜からな
る第２のサイドウォール１２を形成し、続いて、ｎ+ 型
エミッタポリシリコン電極１３を形成し、その後熱処理
を行ってｎ+ 型エミッタ層１４を形成する。
択エピタキシャル成長法を用いて、酸化膜６のエッチン
グにより露出されたｎ型コレクタ層３上にｐ型ベース層
１０を形成する。このとき、同時にポリシリコン電極７
より成長するｐ型ポリシリコン膜１１によってｐ型ベー
ス層１０とｐ+ 型ベースシリコン電極７とが接続され
る。次に、図１１の（ｂ）に示すように、酸化膜からな
る第２のサイドウォール１２を形成し、続いて、ｎ+ 型
エミッタポリシリコン電極１３を形成し、その後熱処理
を行ってｎ+ 型エミッタ層１４を形成する。
【０００７】このように作製されたトランジスタ構造で
は、ｐ型ベース層１０の面積は、酸化膜６をエッチング
する量によって決まる。酸化膜６をｐ+ 型ベースポリシ
リコン電極７の開口より０．１〜０．３μｍに後退させ
ることによりｐ型ベース層１０とｐ+ 型ベースポリシリ
コン電極７の接続領域を０．１〜０．３μｍにできるた
め、ｐ型ベース層１０の面積は極めて小さくできる。
は、ｐ型ベース層１０の面積は、酸化膜６をエッチング
する量によって決まる。酸化膜６をｐ+ 型ベースポリシ
リコン電極７の開口より０．１〜０．３μｍに後退させ
ることによりｐ型ベース層１０とｐ+ 型ベースポリシリ
コン電極７の接続領域を０．１〜０．３μｍにできるた
め、ｐ型ベース層１０の面積は極めて小さくできる。
【０００８】
【発明が解決しようとする課題】この従来例ではｐ+ 型
ベースポリシリコン電極７とｎ型コレクタ層３の間に挟
まれた酸化膜６が残っている。これは酸化膜６をウェッ
トエッチングして後退させる距離と、素子分離酸化膜４
からｐ+ 型ベースポリシリコン電極７の開口端までの距
離との間にはマージンが必要なためである。すなわち、
素子分離酸化膜４に対してｐ+ 型ベースポリシコン電極
７の開口を形成するための目合わせが必要であり、素子
分離酸化膜４とｐ+ 型ベースポリシリコン電極７の開口
との距離が、酸化膜６を後退させる距離と同じである場
合、目合わせずれがあると、素子分離酸化膜４までエッ
チングされてしまい、このとき、図１２に示すように、
素子分離酸化膜４がエッチングされてできた空間１５で
はｐ型ベース層１０とｐ+ 型ベースポリシリコン電極７
とが接続されなくなってしまうので、ここに目合わせず
れを見込んだマージンをとる必要が生じるのである。
ベースポリシリコン電極７とｎ型コレクタ層３の間に挟
まれた酸化膜６が残っている。これは酸化膜６をウェッ
トエッチングして後退させる距離と、素子分離酸化膜４
からｐ+ 型ベースポリシリコン電極７の開口端までの距
離との間にはマージンが必要なためである。すなわち、
素子分離酸化膜４に対してｐ+ 型ベースポリシコン電極
７の開口を形成するための目合わせが必要であり、素子
分離酸化膜４とｐ+ 型ベースポリシリコン電極７の開口
との距離が、酸化膜６を後退させる距離と同じである場
合、目合わせずれがあると、素子分離酸化膜４までエッ
チングされてしまい、このとき、図１２に示すように、
素子分離酸化膜４がエッチングされてできた空間１５で
はｐ型ベース層１０とｐ+ 型ベースポリシリコン電極７
とが接続されなくなってしまうので、ここに目合わせず
れを見込んだマージンをとる必要が生じるのである。
【０００９】図１３に従来例におけるベース領域の平面
図を示す。開口のサイズを０．５×２．０μｍ2 、酸化
膜６の後退する距離を０．２μｍ、素子分離酸化膜４と
ｐ+型ベースポリシリコン電極７の開口との間のマージ
ンを０．３μｍとすると、ｐ型ベース層１０と素子分離
酸化膜４の間にこのマージン分の０．３μｍ幅の酸化膜
６が残る。酸化膜６の厚さを１００ｎｍとしたとき、ｐ
+ 型ベースポリシリコン電極７とｎ型コレクタ層３の間
に寄生容量として約０．８ｆＦの容量が付く。ｐ型ベー
ス層１０とｎ型コレクタ層３の間の接合容量は２．５〜
４ｆＦ程度であるので、この寄生容量はトータルのベー
スの容量を２０〜３２％も引き上げることになる。
図を示す。開口のサイズを０．５×２．０μｍ2 、酸化
膜６の後退する距離を０．２μｍ、素子分離酸化膜４と
ｐ+型ベースポリシリコン電極７の開口との間のマージ
ンを０．３μｍとすると、ｐ型ベース層１０と素子分離
酸化膜４の間にこのマージン分の０．３μｍ幅の酸化膜
６が残る。酸化膜６の厚さを１００ｎｍとしたとき、ｐ
+ 型ベースポリシリコン電極７とｎ型コレクタ層３の間
に寄生容量として約０．８ｆＦの容量が付く。ｐ型ベー
ス層１０とｎ型コレクタ層３の間の接合容量は２．５〜
４ｆＦ程度であるので、この寄生容量はトータルのベー
スの容量を２０〜３２％も引き上げることになる。
【００１０】また、この従来例では、ｐ型ベース層１０
とｐ+ 型ベースポリシリコン電極７との接続部の面積が
酸化膜６のエッチング後退量分にすぎないため、ベース
抵抗が大きくなるという問題点があった。ベース抵抗を
低くするために酸化膜６のエッチング後退距離を０．２
μｍ以上とすると、図１４に示すように、ボイド１６が
生じやすくなる。これは、酸化膜６のエッチングにより
形成された空洞部の奥の方では側面が酸化膜であること
により成長反応が遅くなるためである。すなわち、上記
解決策ではベース抵抗は小さくならない。
とｐ+ 型ベースポリシリコン電極７との接続部の面積が
酸化膜６のエッチング後退量分にすぎないため、ベース
抵抗が大きくなるという問題点があった。ベース抵抗を
低くするために酸化膜６のエッチング後退距離を０．２
μｍ以上とすると、図１４に示すように、ボイド１６が
生じやすくなる。これは、酸化膜６のエッチングにより
形成された空洞部の奥の方では側面が酸化膜であること
により成長反応が遅くなるためである。すなわち、上記
解決策ではベース抵抗は小さくならない。
【００１１】
【課題を解決するための手段】本発明のバイポーラトラ
ンジスタは、素子分離酸化膜（４）に囲まれた第１導電
型コレクタ層（３）上に選択的に形成された第２導電型
のエピタキシャル層からなるベース層（１０）と、前記
ベース層の表面外周部および側面に形成された第２導電
型のポリシリコン膜（１１）と、前記ポリシリコン膜の
上および素子分離酸化膜上に形成された第２導電型ポリ
シリコンからなるベースポリシリコン電極（７）と、前
記ベースポリシリコン電極の側壁に形成された絶縁膜か
らなるサイドウォール（９、１２）と、前記サイドウォ
ールに囲まれた領域に形成された第１導電型ポリシリコ
ンからなるエミッタポリシリコン電極（１３）と、前記
エミッタポリシリコン電極と前記ベース層の接した領域
に形成された第１導電型エミッタ層（１４）と、を備
え、前記ポリシリコン膜（１１）は上面と側面において
前記ベースポリシリコン電極（７）と接していることを
特徴としている。
ンジスタは、素子分離酸化膜（４）に囲まれた第１導電
型コレクタ層（３）上に選択的に形成された第２導電型
のエピタキシャル層からなるベース層（１０）と、前記
ベース層の表面外周部および側面に形成された第２導電
型のポリシリコン膜（１１）と、前記ポリシリコン膜の
上および素子分離酸化膜上に形成された第２導電型ポリ
シリコンからなるベースポリシリコン電極（７）と、前
記ベースポリシリコン電極の側壁に形成された絶縁膜か
らなるサイドウォール（９、１２）と、前記サイドウォ
ールに囲まれた領域に形成された第１導電型ポリシリコ
ンからなるエミッタポリシリコン電極（１３）と、前記
エミッタポリシリコン電極と前記ベース層の接した領域
に形成された第１導電型エミッタ層（１４）と、を備
え、前記ポリシリコン膜（１１）は上面と側面において
前記ベースポリシリコン電極（７）と接していることを
特徴としている。
【００１２】また、その製造方法は、第１導電型コレク
タ層（３）上に選択的にシリコン窒化膜（１０２）を形
成する工程と、前記シリコン窒化膜をマスクとして前記
第１導電型コレクタ層の表面を熱酸化して素子分離酸化
膜（４）を形成する工程と、前記素子分離酸化膜上から
該素子分離酸化膜により囲まれた活性領域上に渡って、
中央部にエミッタ開口を有する第２導電型のベースポリ
シリコン電極（７）を形成する工程と、前記エミッタ開
口の側壁に絶縁膜からなるサイドウォール（９）を形成
する工程と、前記シリコン窒化膜（１０２）をエッチン
グ除去する工程と、前記活性領域において、前記第１導
電型コレクタ層（３）上に第２導電型のベース層（１
０）をエピタキシャル成長させるとともに前記ベースポ
リシリコン電極（７）の下面に第２導電型のポリシリコ
ン膜（１１）を成長させる工程と、を備えるものであ
る。
タ層（３）上に選択的にシリコン窒化膜（１０２）を形
成する工程と、前記シリコン窒化膜をマスクとして前記
第１導電型コレクタ層の表面を熱酸化して素子分離酸化
膜（４）を形成する工程と、前記素子分離酸化膜上から
該素子分離酸化膜により囲まれた活性領域上に渡って、
中央部にエミッタ開口を有する第２導電型のベースポリ
シリコン電極（７）を形成する工程と、前記エミッタ開
口の側壁に絶縁膜からなるサイドウォール（９）を形成
する工程と、前記シリコン窒化膜（１０２）をエッチン
グ除去する工程と、前記活性領域において、前記第１導
電型コレクタ層（３）上に第２導電型のベース層（１
０）をエピタキシャル成長させるとともに前記ベースポ
リシリコン電極（７）の下面に第２導電型のポリシリコ
ン膜（１１）を成長させる工程と、を備えるものであ
る。
【００１３】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１の（ａ）〜（ｃ）、図２の（ａ）〜
（ｃ）および図３の（ａ）、（ｂ）は、本発明の第１の
実施例の各製造工程段階における状態を工程順に示した
工程断面図である。はじめに、ｐ型シリコン基板１上に
ｎ+ 型埋め込み層２を形成し、その上に、シリコンエピ
タキシャル層からなるｎ型コレクタ層３を形成する。次
に、膜厚５〜３０ｎｍが好ましい熱酸化膜１０１を１０
ｎｍの膜厚に形成し（以下、実施例での数値例の後に、
推奨数値範囲を括弧内に示す）、その上に、窒化膜１０
２を８０ｎｍ（５０ｎｍ〜２００ｎｍ）の膜厚に成長さ
せる。次に、レジスト（図示せず）をマスクとして熱酸
化膜１０１および窒化膜１０２をドライエッチングによ
り取り除き、さらにｎ型コレクタ層３の表面をドライエ
ッチングにより１５０ｎｍ（１００ｎｍ〜３００ｎｍ）
掘り下げた後、レジストを除去する［図１の（ａ）］。
て説明する。図１の（ａ）〜（ｃ）、図２の（ａ）〜
（ｃ）および図３の（ａ）、（ｂ）は、本発明の第１の
実施例の各製造工程段階における状態を工程順に示した
工程断面図である。はじめに、ｐ型シリコン基板１上に
ｎ+ 型埋め込み層２を形成し、その上に、シリコンエピ
タキシャル層からなるｎ型コレクタ層３を形成する。次
に、膜厚５〜３０ｎｍが好ましい熱酸化膜１０１を１０
ｎｍの膜厚に形成し（以下、実施例での数値例の後に、
推奨数値範囲を括弧内に示す）、その上に、窒化膜１０
２を８０ｎｍ（５０ｎｍ〜２００ｎｍ）の膜厚に成長さ
せる。次に、レジスト（図示せず）をマスクとして熱酸
化膜１０１および窒化膜１０２をドライエッチングによ
り取り除き、さらにｎ型コレクタ層３の表面をドライエ
ッチングにより１５０ｎｍ（１００ｎｍ〜３００ｎｍ）
掘り下げた後、レジストを除去する［図１の（ａ）］。
【００１４】次に、図１の（ｂ）に示すように、スチー
ム熱酸化により膜厚３００ｎｍ（２００ｎｍ〜６００ｎ
ｍ）の素子分離酸化膜４を形成し、その後膜厚１０ｎｍ
（５ｎｍから２０ｎｍ）の酸化膜１０３を成長させる。
次に、図１の（ｃ）に示すように、膜厚２００ｎｍ（１
００ｎｍ〜３００ｎｍ）のｐ+ 型ポリシリコン膜および
膜厚１００ｎｍ（１００ｎｍ〜３００ｎｍ）のボロンシ
リケートガラス膜（ボロン濃度：３〜１０ｍｏｌ％）８
を成長させ、続いてレジスト（図示せず）をマスクとし
たドライエッチングにより、ボロンシリケートガラス膜
８およびｐ+ 型ポリシリコン膜をパターニングして、ｐ
+ 型ベースポリシリコン電極７を形成し、その後レジス
トを除去する。このとき、ボロンシリケートガラス膜８
およびｐ+ 型ベースポリシリコン電極７の中央に開口
（エミッタ開口）が形成される。
ム熱酸化により膜厚３００ｎｍ（２００ｎｍ〜６００ｎ
ｍ）の素子分離酸化膜４を形成し、その後膜厚１０ｎｍ
（５ｎｍから２０ｎｍ）の酸化膜１０３を成長させる。
次に、図１の（ｃ）に示すように、膜厚２００ｎｍ（１
００ｎｍ〜３００ｎｍ）のｐ+ 型ポリシリコン膜および
膜厚１００ｎｍ（１００ｎｍ〜３００ｎｍ）のボロンシ
リケートガラス膜（ボロン濃度：３〜１０ｍｏｌ％）８
を成長させ、続いてレジスト（図示せず）をマスクとし
たドライエッチングにより、ボロンシリケートガラス膜
８およびｐ+ 型ポリシリコン膜をパターニングして、ｐ
+ 型ベースポリシリコン電極７を形成し、その後レジス
トを除去する。このとき、ボロンシリケートガラス膜８
およびｐ+ 型ベースポリシリコン電極７の中央に開口
（エミッタ開口）が形成される。
【００１５】次に、図２の（ａ）に示すように、膜厚１
００ｎｍ（１００ｎｍ〜２００ｎｍ）のボロンシリケー
トガラス（ボロン濃度：３〜１０ｍｏｌ％）を成長させ
異方性ドライエッチングを行って、ボロンシリケートガ
ラス膜８およびｐ+ 型ベースポリシリコン電極７の開口
側面および外周側面に第１のサイドウォール９を形成す
る。このとき開口部の酸化膜１０３も同時にエッチング
される。次に、図２の（ｂ）に示すように、等方性のウ
エットエッチを行って窒化膜１０２を除去する。次に、
レジスト（図示せず）をマスクとしてイオン注入を行っ
て、ｎ+ 型コレクタ引き出し領域５を形成する。その後
レジストを除去する。
００ｎｍ（１００ｎｍ〜２００ｎｍ）のボロンシリケー
トガラス（ボロン濃度：３〜１０ｍｏｌ％）を成長させ
異方性ドライエッチングを行って、ボロンシリケートガ
ラス膜８およびｐ+ 型ベースポリシリコン電極７の開口
側面および外周側面に第１のサイドウォール９を形成す
る。このとき開口部の酸化膜１０３も同時にエッチング
される。次に、図２の（ｂ）に示すように、等方性のウ
エットエッチを行って窒化膜１０２を除去する。次に、
レジスト（図示せず）をマスクとしてイオン注入を行っ
て、ｎ+ 型コレクタ引き出し領域５を形成する。その後
レジストを除去する。
【００１６】次に、図２の（ｃ）に示すように、レジス
ト（図示せず）によりｎ+ 型コレクタ引き出し領域５の
表面の熱酸化膜１０１をカバーしたのち、等方性のウエ
ットエッチを行って開口内の熱酸化膜１０１および酸化
膜１０３を除去する。このとき、熱酸化膜１０１および
酸化膜１０３に対してボロンシリケートガラス膜８およ
びボロンシリケートガラス膜からなる第１のサイドウォ
ール９はエッチングレートが低いため、膜厚１０ｎｍの
熱酸化膜１０１および酸化膜１０３を５０〜１００％オ
ーバーエッチしてもボロンシリケートガラス膜８および
第１のサイドウォール９の膜厚は５ｎｍ〜１０ｎｍ程度
しかエッチングされず、ｐ+ ベースポリシリコン電極７
とｎ+ エミッタポリシリコン電極（１３）との間を絶縁
するのになお充分の膜厚が確保されている。その後、レ
ジストは取り除かれる。この結果、ｎ型コレクタ層３、
素子分離酸化膜４およびｐ+ ベースポリシリコン電極７
に囲まれた空洞が形成される。この空洞の奥行きは開口
端から２５０ｎｍ（１００〜４００ｎｍ）、高さは１０
０ｎｍ（６０ｎｍ〜２５０ｎｍ）となる。
ト（図示せず）によりｎ+ 型コレクタ引き出し領域５の
表面の熱酸化膜１０１をカバーしたのち、等方性のウエ
ットエッチを行って開口内の熱酸化膜１０１および酸化
膜１０３を除去する。このとき、熱酸化膜１０１および
酸化膜１０３に対してボロンシリケートガラス膜８およ
びボロンシリケートガラス膜からなる第１のサイドウォ
ール９はエッチングレートが低いため、膜厚１０ｎｍの
熱酸化膜１０１および酸化膜１０３を５０〜１００％オ
ーバーエッチしてもボロンシリケートガラス膜８および
第１のサイドウォール９の膜厚は５ｎｍ〜１０ｎｍ程度
しかエッチングされず、ｐ+ ベースポリシリコン電極７
とｎ+ エミッタポリシリコン電極（１３）との間を絶縁
するのになお充分の膜厚が確保されている。その後、レ
ジストは取り除かれる。この結果、ｎ型コレクタ層３、
素子分離酸化膜４およびｐ+ ベースポリシリコン電極７
に囲まれた空洞が形成される。この空洞の奥行きは開口
端から２５０ｎｍ（１００〜４００ｎｍ）、高さは１０
０ｎｍ（６０ｎｍ〜２５０ｎｍ）となる。
【００１７】次に、図３の（ａ）に示すように、選択エ
ピタキシャル成長法を用いてｎ型コレクタ層３の露出表
面部分に選択的に不純物濃度１Ｅ１８〜３Ｅ１９ｃ
ｍ-3、厚さ５０ｎｍ（３０ｎｍ〜１２５ｎｍ）のｐ型シ
リコンエピタキシャル層からなるｐ型ベース層１０を形
成する。このとき、同時にｐ型べースポリシリコン電極
７より成長するｐ型ポリシリコン膜１１によってｐ型ベ
ース層１０とｐ+ 型ベールポリシリコン電極７とが接続
される。このシリコンの成長工程において、空洞の奥の
側面はポリシリコンであるため、従来例と比較してシリ
コンの成長はより着実に行われる。
ピタキシャル成長法を用いてｎ型コレクタ層３の露出表
面部分に選択的に不純物濃度１Ｅ１８〜３Ｅ１９ｃ
ｍ-3、厚さ５０ｎｍ（３０ｎｍ〜１２５ｎｍ）のｐ型シ
リコンエピタキシャル層からなるｐ型ベース層１０を形
成する。このとき、同時にｐ型べースポリシリコン電極
７より成長するｐ型ポリシリコン膜１１によってｐ型ベ
ース層１０とｐ+ 型ベールポリシリコン電極７とが接続
される。このシリコンの成長工程において、空洞の奥の
側面はポリシリコンであるため、従来例と比較してシリ
コンの成長はより着実に行われる。
【００１８】次に、図３の（ｂ）が示すように、厚さ８
０ｎｍ（５０〜２００ｎｍ）の酸化膜を成長させ異方性
ドライエッチングを行って第２のサイドウォール１２を
形成する。次に、ｎ+ 型エミッタポリシリコン電極１３
を形成し、続いて熱処理を行ってｎ+ エミッタ層１４を
形成する。
０ｎｍ（５０〜２００ｎｍ）の酸化膜を成長させ異方性
ドライエッチングを行って第２のサイドウォール１２を
形成する。次に、ｎ+ 型エミッタポリシリコン電極１３
を形成し、続いて熱処理を行ってｎ+ エミッタ層１４を
形成する。
【００１９】図４の（ａ）〜（ｃ）乃至図５の（ａ）、
（ｂ）は、本発明の第２の実施例の各製造工程段階にお
ける状態を工程順に示した工程断面図である。第２の実
施例のトランジスタを作製するには、まず、第１の実施
例における、図１の（ａ）〜（ｃ）に示された各工程を
行う。次に、図４の（ａ）に示すように、膜厚１００ｎ
ｍ（１００ｎｍ〜２００ｎｍ）のボロンシリケートガラ
ス膜（ボロン濃度：３〜１０ｍｏｌ％）を成長させた後
異方性ドライエッチングを行って、ボロンシリケートガ
ラス膜８およびｐ+ 型ベースポリシリコン電極７の開口
側面および外周側面に第１のサイドウォール９を形成す
る。このとき開口部の酸化膜１０３および窒化膜１０２
を同時にエッチングする。また、コレクタ引き出し電極
を形成する部分の酸化膜１０３および窒化膜１０２もこ
の時取り除かれる。
（ｂ）は、本発明の第２の実施例の各製造工程段階にお
ける状態を工程順に示した工程断面図である。第２の実
施例のトランジスタを作製するには、まず、第１の実施
例における、図１の（ａ）〜（ｃ）に示された各工程を
行う。次に、図４の（ａ）に示すように、膜厚１００ｎ
ｍ（１００ｎｍ〜２００ｎｍ）のボロンシリケートガラ
ス膜（ボロン濃度：３〜１０ｍｏｌ％）を成長させた後
異方性ドライエッチングを行って、ボロンシリケートガ
ラス膜８およびｐ+ 型ベースポリシリコン電極７の開口
側面および外周側面に第１のサイドウォール９を形成す
る。このとき開口部の酸化膜１０３および窒化膜１０２
を同時にエッチングする。また、コレクタ引き出し電極
を形成する部分の酸化膜１０３および窒化膜１０２もこ
の時取り除かれる。
【００２０】次に、図４の（ｂ）に示すように、レジス
ト（図示せず）をマスクとしてイオン注入を行い、ｎ+
型コレクタ引き出し領域５を形成する。その後レジスト
を除去する。次に、レジスト（図示せず）によりｎ+ 型
コレクタ引き出し領域５の表面の熱酸化膜１０１をカバ
ーしたのち、等方性のウエットエッチングにより開口内
の熱酸化膜１０１を除去する。このとき熱酸化膜１０１
に比較してボロンシリケートガラス膜８およびボロンシ
リケートガラス膜からなる第１のサイドウォール９はエ
ッチングレートが低いため、膜厚１０ｎｍの熱酸化膜１
０１を５０〜１００％オーバーエッチしてもボロンシリ
ケートガラス膜８および第１のサイドウォール９は５ｎ
ｍ〜１０ｎｍ程度エッチングされるにすぎない。その後
レジストは取り除かれる。この結果、ｎ型コレクタ層
３、素子分離酸化膜４および窒化膜１０２に囲まれた空
洞が形成される。この空洞の奥行きは開口端から２５０
ｎｍ（１００〜４００ｎｍ）、高さは５ｎｍ〜３０ｎｍ
となる。
ト（図示せず）をマスクとしてイオン注入を行い、ｎ+
型コレクタ引き出し領域５を形成する。その後レジスト
を除去する。次に、レジスト（図示せず）によりｎ+ 型
コレクタ引き出し領域５の表面の熱酸化膜１０１をカバ
ーしたのち、等方性のウエットエッチングにより開口内
の熱酸化膜１０１を除去する。このとき熱酸化膜１０１
に比較してボロンシリケートガラス膜８およびボロンシ
リケートガラス膜からなる第１のサイドウォール９はエ
ッチングレートが低いため、膜厚１０ｎｍの熱酸化膜１
０１を５０〜１００％オーバーエッチしてもボロンシリ
ケートガラス膜８および第１のサイドウォール９は５ｎ
ｍ〜１０ｎｍ程度エッチングされるにすぎない。その後
レジストは取り除かれる。この結果、ｎ型コレクタ層
３、素子分離酸化膜４および窒化膜１０２に囲まれた空
洞が形成される。この空洞の奥行きは開口端から２５０
ｎｍ（１００〜４００ｎｍ）、高さは５ｎｍ〜３０ｎｍ
となる。
【００２１】次に、ｎ型コレクタ層３の表面露出部分
に、不純物濃度がｎ型コレクタ層３の不純物濃度以下の
シリコン・ゲルマニウムを厚さ５ｎｍ〜３０ｎｍに選択
的にエピタキシャル成長させてノンドープベース層１０
ａを形成する。次に、等方性のウエットエッチを行っ
て、開口内の窒化膜１０２を除去し、続いて、等方性の
ウエットエッチを行って、開口内の酸化膜１０３を除去
する［図４の（ｃ）］。この結果、ノンドープベース層
１０ａ、素子分離酸化膜４およびｐ+ 型ベースポリシリ
コン電極７に囲まれた空洞が形成される。この空洞の奥
行きは開口端から１００〜４００ｎｍ、高さは５５ｎｍ
〜２２０ｎｍとなる。
に、不純物濃度がｎ型コレクタ層３の不純物濃度以下の
シリコン・ゲルマニウムを厚さ５ｎｍ〜３０ｎｍに選択
的にエピタキシャル成長させてノンドープベース層１０
ａを形成する。次に、等方性のウエットエッチを行っ
て、開口内の窒化膜１０２を除去し、続いて、等方性の
ウエットエッチを行って、開口内の酸化膜１０３を除去
する［図４の（ｃ）］。この結果、ノンドープベース層
１０ａ、素子分離酸化膜４およびｐ+ 型ベースポリシリ
コン電極７に囲まれた空洞が形成される。この空洞の奥
行きは開口端から１００〜４００ｎｍ、高さは５５ｎｍ
〜２２０ｎｍとなる。
【００２２】次に、図５の（ａ）に示すように、ノンド
ープベース層１０ａの表面露出部分に、不純物濃度１Ｅ
１８〜３Ｅ１９ｃｍ-3のシリコン・ゲルマニウムおよび
シリコンを厚さ３０ｎｍ〜１１５ｎｍに選択的にエピタ
キシャル成長させてｐ型シリコン・ゲルマニウムベース
層１０ｂを形成する。この時、同時にｐ型べースポリシ
リコン電極７より成長するゲルマニウム含有ｐ型ポリシ
リコン膜１１ａによってｐ型シリコン・ゲルマニウムベ
ース層１０ｂとｐ+ 型ベースポリシリコン電極７とが接
続される。次に、図５の（ｂ）に示すように、厚さ８０
ｎｍ（５０〜２００ｎｍ）の酸化膜を成長させ異方性ド
ライエッチングにより第２のサイドウォール１２を形成
する。次いで、ｎ+ 型エミッタポリシリコン電極１３を
形成し、その後熱処理を行ってｎ+ 型エミッタ層１４を
形成する。
ープベース層１０ａの表面露出部分に、不純物濃度１Ｅ
１８〜３Ｅ１９ｃｍ-3のシリコン・ゲルマニウムおよび
シリコンを厚さ３０ｎｍ〜１１５ｎｍに選択的にエピタ
キシャル成長させてｐ型シリコン・ゲルマニウムベース
層１０ｂを形成する。この時、同時にｐ型べースポリシ
リコン電極７より成長するゲルマニウム含有ｐ型ポリシ
リコン膜１１ａによってｐ型シリコン・ゲルマニウムベ
ース層１０ｂとｐ+ 型ベースポリシリコン電極７とが接
続される。次に、図５の（ｂ）に示すように、厚さ８０
ｎｍ（５０〜２００ｎｍ）の酸化膜を成長させ異方性ド
ライエッチングにより第２のサイドウォール１２を形成
する。次いで、ｎ+ 型エミッタポリシリコン電極１３を
形成し、その後熱処理を行ってｎ+ 型エミッタ層１４を
形成する。
【００２３】図６は、第２の実施例にかかるトランジス
タの不純物濃度プロファイルとゲルマニウム含有率プロ
ファイルである。同図に示されるように、ノンドープベ
ース層１０ａにおけるゲルマニウム含有率は１０％であ
り、ｐ型シリコン・ゲルマニウムベース層１０ｂでは、
基板側で１０％で、表面に向かって漸減し途中で０％と
なっている。本実施例の特徴とする点は、ｐ型シリコン
・ゲルマニウムベース層１０ｂの下にベース抵抗を高く
することなくノンドープベース層１０ａを形成できるこ
とである。第１の実施例でノンドープベース層１０ａを
成長させたあとにｐ型ベース層１０を成長させると、ｐ
+ 型ベースポリシリコン電極７とｐ型ポリシリコン膜１
１の間にノンドープベース層１０ａの成長中に同時に成
長するノンドープのポリシリコン（あるいはゲルマニウ
ム含有ポリシリコン）が形成されてしまい、ｐ+ 型ベー
スポリシリコン電極７とｐ型ベース層１０との間の抵抗
が高くなってしまう。第２の実施例ではノンドープベー
ス層形成中に、ｐ+ 型ポリシリコン電極７のひさしの下
からノンドープポリシリコンが成長することはないた
め、ベース抵抗に影響を与えない。
タの不純物濃度プロファイルとゲルマニウム含有率プロ
ファイルである。同図に示されるように、ノンドープベ
ース層１０ａにおけるゲルマニウム含有率は１０％であ
り、ｐ型シリコン・ゲルマニウムベース層１０ｂでは、
基板側で１０％で、表面に向かって漸減し途中で０％と
なっている。本実施例の特徴とする点は、ｐ型シリコン
・ゲルマニウムベース層１０ｂの下にベース抵抗を高く
することなくノンドープベース層１０ａを形成できるこ
とである。第１の実施例でノンドープベース層１０ａを
成長させたあとにｐ型ベース層１０を成長させると、ｐ
+ 型ベースポリシリコン電極７とｐ型ポリシリコン膜１
１の間にノンドープベース層１０ａの成長中に同時に成
長するノンドープのポリシリコン（あるいはゲルマニウ
ム含有ポリシリコン）が形成されてしまい、ｐ+ 型ベー
スポリシリコン電極７とｐ型ベース層１０との間の抵抗
が高くなってしまう。第２の実施例ではノンドープベー
ス層形成中に、ｐ+ 型ポリシリコン電極７のひさしの下
からノンドープポリシリコンが成長することはないた
め、ベース抵抗に影響を与えない。
【００２４】次に、ノンドープベース層１０ａの有効性
について説明する。コレクタがシリコン層、ベースがシ
リコン・ゲルマニウム層、エミッタがシリコン層からな
るヘテロ接合バイポーラトランジスタにおいて、エミッ
タ形成時の熱処理などによるｐ型ベース層からの不純物
拡散によってコレクタ−ベース接合部のｐｎ接合とヘテ
ロ接合の位置がずれることが問題となる。そこで、図６
に示されるように、ｎ型コレクタ層３とｐ型シリコン・
ゲルマニウムベース層１０ｂとの間にシリコンゲルマニ
ウムからなるノンドープベース層１０ａを介在させ、ｐ
ｎ接合とヘテロ接合の位置を合わせている。
について説明する。コレクタがシリコン層、ベースがシ
リコン・ゲルマニウム層、エミッタがシリコン層からな
るヘテロ接合バイポーラトランジスタにおいて、エミッ
タ形成時の熱処理などによるｐ型ベース層からの不純物
拡散によってコレクタ−ベース接合部のｐｎ接合とヘテ
ロ接合の位置がずれることが問題となる。そこで、図６
に示されるように、ｎ型コレクタ層３とｐ型シリコン・
ゲルマニウムベース層１０ｂとの間にシリコンゲルマニ
ウムからなるノンドープベース層１０ａを介在させ、ｐ
ｎ接合とヘテロ接合の位置を合わせている。
【００２５】次に、本発明の第３の実施例について、図
７の（ａ）〜（ｃ）、図８の（ａ）〜（ｃ）および図９
の（ａ）〜（ｃ）を参照して工程順に説明する。まず、
ｐ型シリコン基板１上にｎ+ 型埋め込み層２を形成した
後、ｎ型シリコンエピタキシャル層からなるｎ型コレク
タ層３を形成する。次に、膜厚１０ｎｍ（５〜３０ｎ
ｍ）の熱酸化膜１０１を形成し、その上に膜厚４０ｎｍ
（３０ｎｍ〜１００ｎｍ）のポリシリコン膜１０４を成
長させ、さらに膜厚８０ｎｍ（５０〜２００ｎｍ）の窒
化膜１０２を成長させる。次に、レジスト（図示せず）
をマスクとして窒化膜１０２、ポリシリコン膜１０４お
よび熱酸化膜１０１をドライエッチング法により取り除
き、さらにｎ型コレクタ層３の表面をドライエッチによ
り１５０ｎｍ（１００ｎｍ〜３００ｎｍ）除去し、しか
る後レジストを除去する［図７の（ａ）］。
７の（ａ）〜（ｃ）、図８の（ａ）〜（ｃ）および図９
の（ａ）〜（ｃ）を参照して工程順に説明する。まず、
ｐ型シリコン基板１上にｎ+ 型埋め込み層２を形成した
後、ｎ型シリコンエピタキシャル層からなるｎ型コレク
タ層３を形成する。次に、膜厚１０ｎｍ（５〜３０ｎ
ｍ）の熱酸化膜１０１を形成し、その上に膜厚４０ｎｍ
（３０ｎｍ〜１００ｎｍ）のポリシリコン膜１０４を成
長させ、さらに膜厚８０ｎｍ（５０〜２００ｎｍ）の窒
化膜１０２を成長させる。次に、レジスト（図示せず）
をマスクとして窒化膜１０２、ポリシリコン膜１０４お
よび熱酸化膜１０１をドライエッチング法により取り除
き、さらにｎ型コレクタ層３の表面をドライエッチによ
り１５０ｎｍ（１００ｎｍ〜３００ｎｍ）除去し、しか
る後レジストを除去する［図７の（ａ）］。
【００２６】次に、図７の（ｂ）に示すように、熱酸化
を行って膜厚３００ｎｍ（２００ｎｍ〜６００ｎｍ）の
素子分離酸化膜４を形成し、その後膜厚１０ｎｍ（５ｎ
ｍ〜２０ｎｍ）の酸化膜１０３を成長させる。次に、図
７の（ｃ）に示すように、膜厚２００ｎｍ（１００ｎｍ
〜３００ｎｍ）のｐ+ 型ポリシリコン膜および膜厚１８
０ｎｍ（１８０ｎｍ〜４００ｎｍ）のボロンシリケート
ガラス膜（ボロン濃度：３〜１０ｍｏｌ％）８を成長さ
せ、続いて、レジスト（図示せず）をマスクとしてドラ
イエッチすることにより、ボロンシリケートガラス膜８
およびｐ+ 型ポリシリコン膜をパターニングして、ｐ+
型ベースポリシリコン電極７を形成し、その後レジスト
除去する。このとき、ボロンシリケートガラス膜５およ
びｐ+ 型ベースポリシリコン電極７の中央に開口が形成
される。
を行って膜厚３００ｎｍ（２００ｎｍ〜６００ｎｍ）の
素子分離酸化膜４を形成し、その後膜厚１０ｎｍ（５ｎ
ｍ〜２０ｎｍ）の酸化膜１０３を成長させる。次に、図
７の（ｃ）に示すように、膜厚２００ｎｍ（１００ｎｍ
〜３００ｎｍ）のｐ+ 型ポリシリコン膜および膜厚１８
０ｎｍ（１８０ｎｍ〜４００ｎｍ）のボロンシリケート
ガラス膜（ボロン濃度：３〜１０ｍｏｌ％）８を成長さ
せ、続いて、レジスト（図示せず）をマスクとしてドラ
イエッチすることにより、ボロンシリケートガラス膜８
およびｐ+ 型ポリシリコン膜をパターニングして、ｐ+
型ベースポリシリコン電極７を形成し、その後レジスト
除去する。このとき、ボロンシリケートガラス膜５およ
びｐ+ 型ベースポリシリコン電極７の中央に開口が形成
される。
【００２７】次に、図８の（ａ）に示すように、膜厚１
００ｎｍ（１００ｎｍ〜２００ｎｍ）のボロンシリケー
トガラス膜（ボロン濃度：３〜１０ｍｏｌ％）を成長さ
せた後異方性ドライエッチングを行って、ボロンシリケ
ートガラス膜８およびｐ+ 型ベースポリシリコン電極７
の開口側面および外周側面に第１のサイドウォール９を
形成する。このとき開口部の酸化膜１０３および窒化膜
１０２を同時にエッチングする。また、コレクタ引き出
し電極を形成する部分の酸化膜１０３および窒化膜１０
２もこの時取り除かれる。
００ｎｍ（１００ｎｍ〜２００ｎｍ）のボロンシリケー
トガラス膜（ボロン濃度：３〜１０ｍｏｌ％）を成長さ
せた後異方性ドライエッチングを行って、ボロンシリケ
ートガラス膜８およびｐ+ 型ベースポリシリコン電極７
の開口側面および外周側面に第１のサイドウォール９を
形成する。このとき開口部の酸化膜１０３および窒化膜
１０２を同時にエッチングする。また、コレクタ引き出
し電極を形成する部分の酸化膜１０３および窒化膜１０
２もこの時取り除かれる。
【００２８】次に、図８の（ｂ）に示すように、等方性
のウエットエッチングによりポリシリコン膜１０４を除
去する。次いで、レジスト（図示せず）をマスクとして
イオン注入を行い、ｎ+ 型コレクタ引き出し領域５を形
成する。その後レジストを除去する。次に、図８の
（ｃ）に示すように、レジスト（図示せず）によりｎ+
型コレクタ引き出し領域５の表面の熱酸化膜１０１をカ
バーしたのち、等方性のウエットエッチにより熱酸化膜
１０１を除去する。この結果、ｎ型コレクタ層３、素子
分離酸化膜４および窒化膜１０２に囲まれた空洞が形成
される。この空洞の奥行きは開口端から２５０ｎｍ（１
００〜４００ｎｍ）、高さは５０ｎｍ（３５ｎｍ〜１３
０ｎｍ）となる。
のウエットエッチングによりポリシリコン膜１０４を除
去する。次いで、レジスト（図示せず）をマスクとして
イオン注入を行い、ｎ+ 型コレクタ引き出し領域５を形
成する。その後レジストを除去する。次に、図８の
（ｃ）に示すように、レジスト（図示せず）によりｎ+
型コレクタ引き出し領域５の表面の熱酸化膜１０１をカ
バーしたのち、等方性のウエットエッチにより熱酸化膜
１０１を除去する。この結果、ｎ型コレクタ層３、素子
分離酸化膜４および窒化膜１０２に囲まれた空洞が形成
される。この空洞の奥行きは開口端から２５０ｎｍ（１
００〜４００ｎｍ）、高さは５０ｎｍ（３５ｎｍ〜１３
０ｎｍ）となる。
【００２９】次に、図９の（ａ）に示すように、選択エ
ピタキシャル成長法を用いてｎ型コレクタ層３の表面露
出部分に選択的に不純物濃度５Ｅ１５〜５Ｅ１７ｃ
ｍ-3、厚さ５０ｎｍ（３５ｎｍ〜１３０ｎｍ）のｎ型シ
リコンエピタキシャル層からなる第２のｎ型コレクタ層
３ａを形成する。
ピタキシャル成長法を用いてｎ型コレクタ層３の表面露
出部分に選択的に不純物濃度５Ｅ１５〜５Ｅ１７ｃ
ｍ-3、厚さ５０ｎｍ（３５ｎｍ〜１３０ｎｍ）のｎ型シ
リコンエピタキシャル層からなる第２のｎ型コレクタ層
３ａを形成する。
【００３０】次に、図９の（ｂ）に示すように、等方性
のウエットエッチを行って開口内の窒化膜１０２を除去
し、続いて、等方性のウエットエッチを行って開口内の
酸化膜１０３を除去する。この結果、第２のｎ型コレク
タ層３ａ、素子分離酸化膜４およびｐ+ 型ベースポリシ
リコン電極７に囲まれた空洞が形成される。この空洞の
奥行きは開口端から２５０ｎｍ（１００〜４００ｎ
ｍ）、高さは９０ｎｍ（５５ｎｍ〜２２０ｎｍ）とな
る。
のウエットエッチを行って開口内の窒化膜１０２を除去
し、続いて、等方性のウエットエッチを行って開口内の
酸化膜１０３を除去する。この結果、第２のｎ型コレク
タ層３ａ、素子分離酸化膜４およびｐ+ 型ベースポリシ
リコン電極７に囲まれた空洞が形成される。この空洞の
奥行きは開口端から２５０ｎｍ（１００〜４００ｎ
ｍ）、高さは９０ｎｍ（５５ｎｍ〜２２０ｎｍ）とな
る。
【００３１】次に、図９の（ｃ）に示すように、選択エ
ピタキシャル成長法を用いて第２のｎ型コレクタ層３ａ
の表面露出部分に選択的に不純物濃度１Ｅ１８〜３Ｅ１
９ｃｍ-3、厚さが４５ｎｍ（２８ｎｍ〜１１０ｎｍ）の
ｐ型シリコンエピタキシャル層からなるｐ型ベース層１
０を形成する。このとき、同時にｐ型べースポリシリコ
ン電極７より成長するｐ型ポリシリコン膜１１によって
ｐ型ベース層１０とｐ + 型ベースポリシリコン電極７と
が接続される。次に、厚さ８０ｎｍ（５０〜２００ｎ
ｍ）の酸化膜を成長させ異方性ドライエッチングにより
第２のサイドウォール１２を形成する。次に、ｎ+ 型エ
ミッタポリシリコン電極１３を形成し、その後熱処理を
行ってｎ+ 型エミッタ層１４を形成する。
ピタキシャル成長法を用いて第２のｎ型コレクタ層３ａ
の表面露出部分に選択的に不純物濃度１Ｅ１８〜３Ｅ１
９ｃｍ-3、厚さが４５ｎｍ（２８ｎｍ〜１１０ｎｍ）の
ｐ型シリコンエピタキシャル層からなるｐ型ベース層１
０を形成する。このとき、同時にｐ型べースポリシリコ
ン電極７より成長するｐ型ポリシリコン膜１１によって
ｐ型ベース層１０とｐ + 型ベースポリシリコン電極７と
が接続される。次に、厚さ８０ｎｍ（５０〜２００ｎ
ｍ）の酸化膜を成長させ異方性ドライエッチングにより
第２のサイドウォール１２を形成する。次に、ｎ+ 型エ
ミッタポリシリコン電極１３を形成し、その後熱処理を
行ってｎ+ 型エミッタ層１４を形成する。
【００３２】この実施例によれば、ポリシリコン膜１０
４を窒化膜１０２の下に入れたことにより素子分離酸化
膜形成時に生じるバーズピークを小さくできる。この結
果、素子分離酸化膜の面積を縮小することができ、ま
た、バイポーラトランジスタをＭＯＳトランジスタと同
じ基板上に作り込むＢｉＣＭＯＳデバイスに本実施例を
適用した場合に、ＭＯＳトランジスタの拡散層幅を縮小
することができる。
４を窒化膜１０２の下に入れたことにより素子分離酸化
膜形成時に生じるバーズピークを小さくできる。この結
果、素子分離酸化膜の面積を縮小することができ、ま
た、バイポーラトランジスタをＭＯＳトランジスタと同
じ基板上に作り込むＢｉＣＭＯＳデバイスに本実施例を
適用した場合に、ＭＯＳトランジスタの拡散層幅を縮小
することができる。
【００３３】
【発明の効果】以上説明したように、本発明は、素子分
離酸化膜を形成する際にマスクとして用いた窒化膜上
に、エミッタ開口を有するベースポリシリコン電極を設
け、窒化膜の除去部分にベース層をエピタキシャル成長
させるものであるので、以下の効果を奏することができ
る。 ｐ+ 型ベースポリシリコン電極７とｎ型コレクタ層
３とを対向させないようにすることができるので、両者
間の寄生容量を大幅に低下させることができる。すなわ
ち、酸化膜６を介してｐ+ 型ベースポリシリコン電極７
とｎ型コレクタ層３とが対向していた従来例と比較して
本発明の構造ではこの部分の寄生容量を７０〜９０％低
減できる。 ｐ型ベース層１０は、ｐ型ポリシリコン膜１１を介
して、ｐ+ 型ベースポリシリコン電極７の下面ばかりで
なく側面ともつながれた構造となっているため、接触面
積が大きくなりベース抵抗が低減化される。この結果、
エミッタサイズが０．５×２μｍ2 のトランジスタにお
いて、従来構造と比べベース抵抗を１０〜３０％削減で
き、またベース抵抗のばらつきを従来構造の±２０％か
ら±１０％程度に低減できる。 ｐ型ベース層１０を成長させるとき、ｐ型ポリシリ
コン膜１１はｐ+ 型ベースポリシリコン電極７の下面ば
かりでなく側面からも成長するため、図１４に示される
ような従来例でみられるボイドの発生はなく、したがっ
て、歩留りを向上させることができるとともに信頼性の
高い製品を提供することができる。
離酸化膜を形成する際にマスクとして用いた窒化膜上
に、エミッタ開口を有するベースポリシリコン電極を設
け、窒化膜の除去部分にベース層をエピタキシャル成長
させるものであるので、以下の効果を奏することができ
る。 ｐ+ 型ベースポリシリコン電極７とｎ型コレクタ層
３とを対向させないようにすることができるので、両者
間の寄生容量を大幅に低下させることができる。すなわ
ち、酸化膜６を介してｐ+ 型ベースポリシリコン電極７
とｎ型コレクタ層３とが対向していた従来例と比較して
本発明の構造ではこの部分の寄生容量を７０〜９０％低
減できる。 ｐ型ベース層１０は、ｐ型ポリシリコン膜１１を介
して、ｐ+ 型ベースポリシリコン電極７の下面ばかりで
なく側面ともつながれた構造となっているため、接触面
積が大きくなりベース抵抗が低減化される。この結果、
エミッタサイズが０．５×２μｍ2 のトランジスタにお
いて、従来構造と比べベース抵抗を１０〜３０％削減で
き、またベース抵抗のばらつきを従来構造の±２０％か
ら±１０％程度に低減できる。 ｐ型ベース層１０を成長させるとき、ｐ型ポリシリ
コン膜１１はｐ+ 型ベースポリシリコン電極７の下面ば
かりでなく側面からも成長するため、図１４に示される
ような従来例でみられるボイドの発生はなく、したがっ
て、歩留りを向上させることができるとともに信頼性の
高い製品を提供することができる。
【図１】 本発明の第１の実施例の製造工程を示す工程
断面図の一部。
断面図の一部。
【図２】 本発明の第１の実施例の製造工程を示す工程
断面図の一部。
断面図の一部。
【図３】 本発明の第１の実施例の製造工程を示す工程
断面図の一部。
断面図の一部。
【図４】 本発明の第２の実施例の製造工程を示す工程
断面図の一部。
断面図の一部。
【図５】 本発明の第２の実施例の製造工程を示す工程
断面図の一部。
断面図の一部。
【図６】 本発明の第２の実施例の不純物プロファイ
ル。
ル。
【図７】 本発明の第３の実施例の製造工程を示す工程
断面図の一部。
断面図の一部。
【図８】 本発明の第３の実施例の製造工程を示す工程
断面図の一部。
断面図の一部。
【図９】 本発明の第３の実施例の製造工程を示す工程
断面図の一部。
断面図の一部。
【図１０】 従来例の製造工程を示す工程断面図の一
部。
部。
【図１１】 従来例の製造工程を示す工程断面図の一
部。
部。
【図１２】 従来例問題点を説明するための断面図。
【図１３】 従来例問題点を説明するための平面図。
【図１４】 従来例問題点を説明するための断面図。
１ ｐ型シリコン基板 ２ ｎ+ 型埋め込み層 ３ ｎ型コレクタ層 ３ａ 第２のｎ型コレクタ層 ４ 素子分離酸化膜 ５ ｎ+ 型コレクタ引き出し領域 ６ 酸化膜 ７ ｐ+ 型ベースポリシリコン電極 ８ ボロンシリケートガラス膜 ８ａ 窒化膜 ９ 第１のサイドウォール（ボロンシリケートガラス膜
からなる） ９ａ 第１のサイドウォール（窒化膜からなる） １０ ｐ型ベース層 １０ａ ノンドープベース層 １０ｂ ｐ型シリコン・ゲルマニウムベース層 １１ ｐ型ポリシリコン膜 １１ａ ゲルマニウム含有ｐ型ポリシリコン膜 １２ 第２のサイドウォール １３ ｎ+ 型エミッタポリシリコン電極 １４ ｎ+ 型エミッタ層 １５ 空間 １６ ボイド １０１ 熱酸化膜 １０２ 窒化膜 １０３ 酸化膜 １０４ ポリシリコン膜
からなる） ９ａ 第１のサイドウォール（窒化膜からなる） １０ ｐ型ベース層 １０ａ ノンドープベース層 １０ｂ ｐ型シリコン・ゲルマニウムベース層 １１ ｐ型ポリシリコン膜 １１ａ ゲルマニウム含有ｐ型ポリシリコン膜 １２ 第２のサイドウォール １３ ｎ+ 型エミッタポリシリコン電極 １４ ｎ+ 型エミッタ層 １５ 空間 １６ ボイド １０１ 熱酸化膜 １０２ 窒化膜 １０３ 酸化膜 １０４ ポリシリコン膜
Claims (8)
- 【請求項１】 素子分離酸化膜に囲まれた第１導電型コ
レクタ層上に選択的に形成された第２導電型のエピタキ
シャル層からなるベース層と、前記ベース層の表面外周
部および側面に形成された第２導電型のポリシリコン膜
と、前記ポリシリコン膜の上および素子分離酸化膜上に
形成された第２導電型ポリシリコンからなるベースポリ
シリコン電極と、前記ベースポリシリコン電極の側壁に
形成された絶縁膜からなるサイドウォールと、前記サイ
ドウォールに囲まれた領域に形成された第１導電型ポリ
シリコンからなるエミッタポリシリコン電極と、前記エ
ミッタポリシリコン電極と前記ベース層の接した領域に
形成された第１導電型エミッタ層と、を備えたバイポー
ラトランジスタにおいて、前記ポリシリコン膜は上面と
側面において前記ベースポリシリコン電極と接している
ことを特徴とするバイポーラトランジスタ。 - 【請求項２】 前記第１導電型コレクタ層と前記ベース
層との間に、前記第１導電型コレクタ層の表面に選択的
に形成された第１導電型のエピタキシャル層からなる第
２のコレクタ層が介在していることを特徴とする請求項
１記載のバイポーラトランジスタ。 - 【請求項３】 前記第１導電型コレクタ層と前記ベース
層との間に、前記第１導電型コレクタ層の表面に選択的
に形成されたノンドープのエピタキシャル層からなる第
２のベース層が介在していることを特徴とする請求項１
記載のバイポーラトランジスタ。 - 【請求項４】 前記第２のベース層のバンドギャップが
前記第１導電型コレクタ層のそれより狭くなされてお
り、かつ前記ベース層のバンドギャップは、前記第２の
ベース層と接する部分において該第２のベース層のそれ
と一致しており、前記第２のベース層から離れるにつれ
て次第に広くなされていることを特徴とする請求項１記
載のバイポーラトランジスタ。 - 【請求項５】 前記ベースポリシリコン電極の表面は、
ボロンシリケートガラス膜によって覆われ、かつ前記サ
イドウォールの少なくとも一部がボロンシリケートガラ
スにより構成されていることを特徴とする請求項１記載
のバイポーラトランジスタ。 - 【請求項６】 第１導電型コレクタ層上に選択的にシリ
コン窒化膜を形成する工程と、前記シリコン窒化膜をマ
スクとして前記第１導電型コレクタ層の表面を熱酸化し
て素子分離酸化膜を形成する工程と、前記素子分離酸化
膜上から該素子分離酸化膜により囲まれた活性領域上に
渡って、中央部にエミッタ開口を有する第２導電型のベ
ースポリシリコン電極を形成する工程と、前記エミッタ
開口の側壁に絶縁膜からなるサイドウォールを形成する
工程と、前記シリコン窒化膜をエッチング除去する工程
と、前記活性領域において、前記第１導電型コレクタ層
上に第２導電型のベース層をエピタキシャル成長させる
とともに前記ベースポリシリコン電極の下面に第２導電
型のポリシリコン膜を成長させる工程と、を備えるバイ
ポーラトランジスタの製造方法。 - 【請求項７】 第１導電型コレクタ層上に熱酸化膜およ
びシリコン窒化膜を形成しこの２層膜を活性領域上に残
るようにパターニングする工程と、前記シリコン窒化膜
をマスクとして前記第１導電型コレクタ層の表面を熱酸
化して素子分離酸化膜を形成する工程と、前記素子分離
酸化膜上から前記シリコン窒化膜上に渡って、中央部に
エミッタ開口を有する第２導電型のベースポリシリコン
電極を形成する工程と、前記エミッタ開口の側壁に絶縁
膜からなるサイドウォールを形成する工程と、前記活性
領域における前記熱酸化膜をエッチング除去する工程
と、前記熱酸化膜の除去部分に第２のベース層を構成す
るノンドープエピタキシャル層を形成する工程と、前記
シリコン窒化膜をエッチング除去する工程と、前記活性
領域において、前記ノンドープエピタキシャル層上に第
２導電型のベース層をエピタキシャル成長させるととも
に前記ベースポリシリコン電極の下面に第２導電型のポ
リシリコン膜を成長させる工程と、を備えるバイポーラ
トランジスタの製造方法。 - 【請求項８】 第１導電型コレクタ層上に熱酸化膜、ポ
リシリコン膜およびシリコン窒化膜を形成しこの３層膜
を活性領域上に残るようにパターニングする工程と、前
記シリコン窒化膜をマスクとして前記第１導電型コレク
タ層の表面を熱酸化して素子分離酸化膜を形成する工程
と、前記素子分離酸化膜上から前記シリコン窒化膜上に
渡って、中央部にエミッタ開口を有する第２導電型のベ
ースポリシリコン電極を形成する工程と、前記エミッタ
開口の側壁に絶縁膜からなるサイドウォールを形成する
工程と、前記活性領域における前記ポリシリコン膜およ
び前記熱酸化膜をエッチング除去する工程と、前記ポリ
シリコン膜および前記熱酸化膜の除去部分に第２のコレ
クタ層を構成する第１導電型のエピタキシャル層を形成
する工程と、前記シリコン窒化膜をエッチング除去する
工程と、前記活性領域において、前記第１導電型のエピ
タキシャル層上に第２導電型のベース層をエピタキシャ
ル成長させるとともに前記ベースポリシリコン電極の下
面に第２導電型のポリシリコン膜を成長させる工程と、
を備えるバイポーラトランジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5186845A JP2531355B2 (ja) | 1993-06-30 | 1993-06-30 | バイポ―ラトランジスタおよびその製造方法 |
| US08/267,386 US5508537A (en) | 1993-06-30 | 1994-06-29 | Bipolar transistor with particular base structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5186845A JP2531355B2 (ja) | 1993-06-30 | 1993-06-30 | バイポ―ラトランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0786293A JPH0786293A (ja) | 1995-03-31 |
| JP2531355B2 true JP2531355B2 (ja) | 1996-09-04 |
Family
ID=16195647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5186845A Expired - Fee Related JP2531355B2 (ja) | 1993-06-30 | 1993-06-30 | バイポ―ラトランジスタおよびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5508537A (ja) |
| JP (1) | JP2531355B2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100275544B1 (ko) * | 1995-12-20 | 2001-01-15 | 이계철 | 선택적 컬렉터 박막 성장을 이용한 초자기정렬 바이폴러 트랜지스터의 제조방법 |
| US5721438A (en) * | 1996-01-31 | 1998-02-24 | Motorola, Inc. | Heterojunction semiconductor device and method of manufacture |
| EP0818829A1 (en) * | 1996-07-12 | 1998-01-14 | Hitachi, Ltd. | Bipolar transistor and method of fabricating it |
| JPH10326793A (ja) * | 1997-05-23 | 1998-12-08 | Nec Corp | 半導体装置の製造方法 |
| KR100449179B1 (ko) * | 1997-12-31 | 2005-01-05 | 주식회사 하이닉스반도체 | 반도체소자의캐패시터제조방법 |
| DE19824110A1 (de) * | 1998-05-29 | 1999-12-09 | Daimler Chrysler Ag | Resonanz Phasen Transistor mit Laufzeitverzögerung |
| DE10005442A1 (de) * | 2000-02-08 | 2001-08-16 | Infineon Technologies Ag | Bipolartransistor |
| JP2001338930A (ja) * | 2000-05-29 | 2001-12-07 | Nec Corp | 半導体装置および半導体製造方法 |
| US20020163013A1 (en) * | 2000-09-11 | 2002-11-07 | Kenji Toyoda | Heterojunction bipolar transistor |
| EP1265294A3 (en) * | 2001-06-07 | 2004-04-07 | Matsushita Electric Industrial Co., Ltd. | Heterojunction bipolar transistor |
| KR100486112B1 (ko) * | 2002-08-02 | 2005-04-29 | 매그나칩 반도체 유한회사 | 바이 씨 모스 트랜지스터의 제조방법 |
| US7170112B2 (en) * | 2002-10-30 | 2007-01-30 | International Business Machines Corporation | Graded-base-bandgap bipolar transistor having a constant—bandgap in the base |
| JP2004304099A (ja) * | 2003-04-01 | 2004-10-28 | Toshiba Corp | 半導体装置 |
| JP2005109501A (ja) * | 2003-09-30 | 2005-04-21 | Agere Systems Inc | 選択的に蒸着されたエミッタを有するバイポーラトランジスタ |
| US7211825B2 (en) * | 2004-06-14 | 2007-05-01 | Yi-Chi Shih | Indium oxide-based thin film transistors and circuits |
| US8129234B2 (en) * | 2009-09-09 | 2012-03-06 | International Business Machines Corporation | Method of forming bipolar transistor integrated with metal gate CMOS devices |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2576573B2 (ja) * | 1988-03-10 | 1997-01-29 | 富士通株式会社 | バイポーラトランジスタ |
| JPH0744185B2 (ja) * | 1988-11-22 | 1995-05-15 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP2615958B2 (ja) * | 1989-01-06 | 1997-06-04 | 富士通株式会社 | バイポーラ型半導体装置の製造方法 |
| JP2522378B2 (ja) * | 1989-01-20 | 1996-08-07 | 日本電気株式会社 | バイポ―ラトランジスタ及びその製造方法 |
| JPH0744186B2 (ja) * | 1989-03-13 | 1995-05-15 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH05144834A (ja) * | 1991-03-20 | 1993-06-11 | Hitachi Ltd | バイポーラトランジスタ及びその製造方法 |
| JP2855908B2 (ja) * | 1991-09-05 | 1999-02-10 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US5321301A (en) * | 1992-04-08 | 1994-06-14 | Nec Corporation | Semiconductor device |
-
1993
- 1993-06-30 JP JP5186845A patent/JP2531355B2/ja not_active Expired - Fee Related
-
1994
- 1994-06-29 US US08/267,386 patent/US5508537A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
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| US5508537A (en) | 1996-04-16 |
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|---|---|---|---|
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