JP2522378B2 - バイポ―ラトランジスタ及びその製造方法 - Google Patents
バイポ―ラトランジスタ及びその製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、バイポーラトランジスタ及びその製造方
法、特に、高速化，微細化，高集積化に適応したバイポ
ーラトランジスタ及びその製造方法に関する。
法、特に、高速化，微細化，高集積化に適応したバイポ
ーラトランジスタ及びその製造方法に関する。
近年、半導体装置の高速化，高集積化に向けて、活発
な研究開発が進められている。特に化合物半導体等のヘ
テロ接合を利用したバイポーラトランジスタ（以下、HB
Tと称す）は、ベースを高ドーピングしてもエミッタ注
入効率を高く保てるため、高利得で高速性能を有するデ
バイスとして注目されている。このHBTは低温再成長可
能な分子線エピタキシャル成長法，マイグレーション・
エンハンスド・エピタキシャル成長法，有機金属気相成
長法，イオン注入技術等の化合物半導体及び絶縁体の薄
膜多層プロセス技術の進展に伴い、その実現が可能とな
った。
な研究開発が進められている。特に化合物半導体等のヘ
テロ接合を利用したバイポーラトランジスタ（以下、HB
Tと称す）は、ベースを高ドーピングしてもエミッタ注
入効率を高く保てるため、高利得で高速性能を有するデ
バイスとして注目されている。このHBTは低温再成長可
能な分子線エピタキシャル成長法，マイグレーション・
エンハンスド・エピタキシャル成長法，有機金属気相成
長法，イオン注入技術等の化合物半導体及び絶縁体の薄
膜多層プロセス技術の進展に伴い、その実現が可能とな
った。
HBTにおいて、その高速化，高周波化，及び高集積化
を実現するために、セルフアライン化，微細化，及びデ
バイス特性の均一化を可能としたデバイス構造及びその
製作プロセス技術の開発が重要な役割を果たす。
を実現するために、セルフアライン化，微細化，及びデ
バイス特性の均一化を可能としたデバイス構造及びその
製作プロセス技術の開発が重要な役割を果たす。
第３図は従来のHBTの断面構造図で、半絶縁性GaAs基
板１上に形成されたｎ−GaAsコレクタ層２上に、ｐ−Ga
Asベース層３及びｎ−AlGaAsエミッタ層４を順次形成し
たものである（P.M.Asbeck他、“（Ga,Al）As/GaAs bip
olar transistors for digital integrated circuits",
IEDM,p.629,1981）。このトランジスタ構造は、基板上
に積層形成された最上層のｎ−AlGaAs層上に所定のパタ
ーンを有するマスクを用いてAuGeエミッタ電極44を形成
し、更にウェット・エッチング法によってメサ形エミッ
タ層４を形成した後、所定のパターンを有するAuZnベー
ス電極33を形成し、また、その下層ｐ−GaAs層を同じく
選択的にエッチングしてメサ形ベース層３を形成し、最
後に露出したｎ−GaAsコレクタ層２上にAuGeコレクタ電
極22を形成して作られたものである。
板１上に形成されたｎ−GaAsコレクタ層２上に、ｐ−Ga
Asベース層３及びｎ−AlGaAsエミッタ層４を順次形成し
たものである（P.M.Asbeck他、“（Ga,Al）As/GaAs bip
olar transistors for digital integrated circuits",
IEDM,p.629,1981）。このトランジスタ構造は、基板上
に積層形成された最上層のｎ−AlGaAs層上に所定のパタ
ーンを有するマスクを用いてAuGeエミッタ電極44を形成
し、更にウェット・エッチング法によってメサ形エミッ
タ層４を形成した後、所定のパターンを有するAuZnベー
ス電極33を形成し、また、その下層ｐ−GaAs層を同じく
選択的にエッチングしてメサ形ベース層３を形成し、最
後に露出したｎ−GaAsコレクタ層２上にAuGeコレクタ電
極22を形成して作られたものである。
HBTの高速化をはかるためには、ベース層，コレクタ
層をかなり薄く形成することによって、デバイスの遅延
時間をできるだけ短縮する必要がある。ところが、この
ような従来のHBTにおいては、ベース層及びコレクタ層
へのオーミック・コンタクトを取るために、前述したよ
うにエッチング法を用いていた。しかしながら、エッチ
ング工程においては、そのエッチング・レートの再現
性、サイド・エッチングの制御及び基板面内の均一性を
十分に制御することがプロセス上極めて煩雑であった。
特に、ベース層及びコレクタ層が薄くなればなるほど基
板面内のデバイス特性のばらつきが顕著になっていた。
また、サイド・エッチング効果のため、デバイスの微細
化は不可能であった。以上述べたことから、このような
従来の構造は、単体レベルのデバイスを実現できても、
その高速化，微細化及び高集積化が不可能という欠点が
あった。
層をかなり薄く形成することによって、デバイスの遅延
時間をできるだけ短縮する必要がある。ところが、この
ような従来のHBTにおいては、ベース層及びコレクタ層
へのオーミック・コンタクトを取るために、前述したよ
うにエッチング法を用いていた。しかしながら、エッチ
ング工程においては、そのエッチング・レートの再現
性、サイド・エッチングの制御及び基板面内の均一性を
十分に制御することがプロセス上極めて煩雑であった。
特に、ベース層及びコレクタ層が薄くなればなるほど基
板面内のデバイス特性のばらつきが顕著になっていた。
また、サイド・エッチング効果のため、デバイスの微細
化は不可能であった。以上述べたことから、このような
従来の構造は、単体レベルのデバイスを実現できても、
その高速化，微細化及び高集積化が不可能という欠点が
あった。
本発明の目的は、上記の問題点を解決し、高速化，微
細化，高集積化に適応したバイポーラトランジスタ及び
その製造方法を提供することにある。
細化，高集積化に適応したバイポーラトランジスタ及び
その製造方法を提供することにある。
本発明は、半絶縁性基板上に形成されたコレクタ層、
ベース層、エミッタ層を有するバイポーラトランジスタ
において、 コレクタ電極またはエミッタ電極が前記コレクタ層ま
たは前記エミッタ層の中に埋め込まれ、ベース電極が前
記ベース層の中に埋め込まれ、かつ前記コレクタ電極ま
たは前記エミッタ電極上に所定の厚みの第１の多結晶層
が残留し、前記ベース電極上に所定の厚みの第２の多結
晶層が残留していることを特徴とする。
ベース層、エミッタ層を有するバイポーラトランジスタ
において、 コレクタ電極またはエミッタ電極が前記コレクタ層ま
たは前記エミッタ層の中に埋め込まれ、ベース電極が前
記ベース層の中に埋め込まれ、かつ前記コレクタ電極ま
たは前記エミッタ電極上に所定の厚みの第１の多結晶層
が残留し、前記ベース電極上に所定の厚みの第２の多結
晶層が残留していることを特徴とする。
また、本発明のバイポーラトランジスタの製造方法
は、 半絶縁性基板上全面に第１の半導体材料からなる第１
半導体層を形成する工程と、 所定のパターンを有する第１のマスクを用いて、前記
第１の半導体層上に第１の金属層を形成する工程と、 第１の半導体材料からなる第２の半導体層を前記第１
の金属層が埋め込まれるまで基板全面に積層形成する工
程と、 前記第２の半導体層の平坦化工程を行った後に第２の
半導体材料からなる第３の半導体層を形成する工程と、 所定のパターンを有する第２のマスクを用いて、前記
第３の半導体層上に第２の金属層を形成する工程と、 第２の半導体材料からなる第４の半導体層を前記第２
の金属層が埋め込まれるまで基板全面に積層形成する工
程と、 前記第４の半導体層の平坦化工程を行った後に第３の
半導体材料からなる第５の半導体層を形成する工程とを
含むことを特徴とする。
は、 半絶縁性基板上全面に第１の半導体材料からなる第１
半導体層を形成する工程と、 所定のパターンを有する第１のマスクを用いて、前記
第１の半導体層上に第１の金属層を形成する工程と、 第１の半導体材料からなる第２の半導体層を前記第１
の金属層が埋め込まれるまで基板全面に積層形成する工
程と、 前記第２の半導体層の平坦化工程を行った後に第２の
半導体材料からなる第３の半導体層を形成する工程と、 所定のパターンを有する第２のマスクを用いて、前記
第３の半導体層上に第２の金属層を形成する工程と、 第２の半導体材料からなる第４の半導体層を前記第２
の金属層が埋め込まれるまで基板全面に積層形成する工
程と、 前記第４の半導体層の平坦化工程を行った後に第３の
半導体材料からなる第５の半導体層を形成する工程とを
含むことを特徴とする。
本発明のバイポーラトランジスタは、コレクタ電極ま
たはエミッタ電極をコレクタ層またはエミッタ層内に完
全に埋め込み、及びベース電極をベース層内に完全に埋
め込むため、各々の層のオーミック・コンタクトを均一
性よく取ることができる。また、各々の電極を独立に配
置することができるため、デバイスの微細化をはかれ
る。
たはエミッタ電極をコレクタ層またはエミッタ層内に完
全に埋め込み、及びベース電極をベース層内に完全に埋
め込むため、各々の層のオーミック・コンタクトを均一
性よく取ることができる。また、各々の電極を独立に配
置することができるため、デバイスの微細化をはかれ
る。
また、本発明のバイポーラトランジスタの製造方法
は、コレクタ層またはエミッタ層，ベース層の一部を成
長し、その電極を形成した後、半導体結晶の再成長法に
よって、残りのコレクタ層またはエミッタ層，ベース層
を積層形成するため、エッチング工程の必要がなく、ト
ランジスタの各層へのオーミック・コンタクトを形成す
ることができる。なお、各電極上に成長される半導体層
は高抵抗多結晶層であるから、この方法においては、寄
生接合容量増加の心配がない。
は、コレクタ層またはエミッタ層，ベース層の一部を成
長し、その電極を形成した後、半導体結晶の再成長法に
よって、残りのコレクタ層またはエミッタ層，ベース層
を積層形成するため、エッチング工程の必要がなく、ト
ランジスタの各層へのオーミック・コンタクトを形成す
ることができる。なお、各電極上に成長される半導体層
は高抵抗多結晶層であるから、この方法においては、寄
生接合容量増加の心配がない。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のバイポーラトランジスタの一実施例
のHBTチップ断面図である。この実施例は半絶縁性GaAs
基板１上に形成されたｎ−GaAsからなる第１コレクタ層
2,第２コレクタ層12と、このコレクタ層上に形成された
ｐ−GaAsからなる第１ベース層3,第２ベース層13と、更
にこのベース層上に形成されたｎ−AlGaAsからなるエミ
ッタ層４とを有するHBTにおいて、コレクタ電極22及び
ベース電極33が各コレクタ層及びベース層の中に埋めこ
まれているという構成を有している。なお図中、５〜９
は多結晶半導体層を示している。
のHBTチップ断面図である。この実施例は半絶縁性GaAs
基板１上に形成されたｎ−GaAsからなる第１コレクタ層
2,第２コレクタ層12と、このコレクタ層上に形成された
ｐ−GaAsからなる第１ベース層3,第２ベース層13と、更
にこのベース層上に形成されたｎ−AlGaAsからなるエミ
ッタ層４とを有するHBTにおいて、コレクタ電極22及び
ベース電極33が各コレクタ層及びベース層の中に埋めこ
まれているという構成を有している。なお図中、５〜９
は多結晶半導体層を示している。
第２図（ａ）〜（ｄ）は第１図のバイポーラトランジ
スタの製造方法の一実施例を説明するための工程順に示
した半導体チップの断面図である。
スタの製造方法の一実施例を説明するための工程順に示
した半導体チップの断面図である。
まず、第２図（ａ）に示すように、半絶縁性GaAs基板
１上全面にｎ−GaAsからなる第１コレクタ層２を形成し
た後に、所定のパターンを有する第１のホストレジスト
・マスクを用いて、コレクタ層２上にAuGeからなる金属
層を蒸着することによって、コレクタ電極22を形成す
る。
１上全面にｎ−GaAsからなる第１コレクタ層２を形成し
た後に、所定のパターンを有する第１のホストレジスト
・マスクを用いて、コレクタ層２上にAuGeからなる金属
層を蒸着することによって、コレクタ電極22を形成す
る。
次に、第２図（ｂ）に示すように、低温分子線エピタ
キシャル成長によって、ｎ−GaAsからなる第２コレクタ
層12をコレクタ電極22が埋め込まれるまでに積層形成す
る。このとき、コレクタ電極22上に成長する層は多結晶
半導体層５となる。第２コレクタ層12を積層形成した後
に、第２コレクタ層12の平坦化工程を行う。
キシャル成長によって、ｎ−GaAsからなる第２コレクタ
層12をコレクタ電極22が埋め込まれるまでに積層形成す
る。このとき、コレクタ電極22上に成長する層は多結晶
半導体層５となる。第２コレクタ層12を積層形成した後
に、第２コレクタ層12の平坦化工程を行う。
次に、第２図（ｃ）に示すように、同様に、ｐ−GaAs
からなる第１ベース層３を形成した後に、所定のパター
ンを有する第２のホストレジストマスクを用いて、第１
ベース層３上にAuZnからなる金属層を蒸着することによ
って、ベース電極33を形成する。
からなる第１ベース層３を形成した後に、所定のパター
ンを有する第２のホストレジストマスクを用いて、第１
ベース層３上にAuZnからなる金属層を蒸着することによ
って、ベース電極33を形成する。
更に、第２図（ｄ）に示すように、ｐ−GaAsからなる
第２ベース層13をベース電極33が埋め込まれるまでに積
層形成する。このとき、多結晶半導体層６及びベース電
極33上に成長する層は、それぞれ多結晶半導体層７及び
多結晶半導体層８となる。第２ベース層13を積層形成し
た後に、第２ベース層13の平坦化工程を行う。
第２ベース層13をベース電極33が埋め込まれるまでに積
層形成する。このとき、多結晶半導体層６及びベース電
極33上に成長する層は、それぞれ多結晶半導体層７及び
多結晶半導体層８となる。第２ベース層13を積層形成し
た後に、第２ベース層13の平坦化工程を行う。
最後に、第２図（ｅ）から示すように、ｎ−AlGaAsか
らなるエミッタ層４を形成する。このとき、多結晶半導
体層7,8上に成長する層は多結晶半導体層９となる。エ
ミッタ層４を形成した後、所定のパターンを有する第３
のホトレジスト・マスクを用いてAuGeからなるエミッタ
電極44を形成した後に、各々コレクタ、ベース及びエミ
ッタ電極を部分的に露出し、引出し電極を設ければ、第
１図に示したHBTが得られる。
らなるエミッタ層４を形成する。このとき、多結晶半導
体層7,8上に成長する層は多結晶半導体層９となる。エ
ミッタ層４を形成した後、所定のパターンを有する第３
のホトレジスト・マスクを用いてAuGeからなるエミッタ
電極44を形成した後に、各々コレクタ、ベース及びエミ
ッタ電極を部分的に露出し、引出し電極を設ければ、第
１図に示したHBTが得られる。
なお、本実施例の製造方法では、前述したように、コ
レクタ電極形成後、全ての半導体成長工程を350℃ぐら
いの低温度で行う。
レクタ電極形成後、全ての半導体成長工程を350℃ぐら
いの低温度で行う。
以上の実施例では、半絶縁性基板上に、コレクタ層，
ベース層，エミッタ層の順で積層されたバイポーラトラ
ンジスタについて説明したが、本発明はこの構造に限ら
れるものではなく、半絶縁性基板上に、エミッタ層，ベ
ース層，コレクタ層の順で積層されたバイポーラトラン
ジスタについても適用できることは明らかである。
ベース層，エミッタ層の順で積層されたバイポーラトラ
ンジスタについて説明したが、本発明はこの構造に限ら
れるものではなく、半絶縁性基板上に、エミッタ層，ベ
ース層，コレクタ層の順で積層されたバイポーラトラン
ジスタについても適用できることは明らかである。
以上説明したように本発明のバイポーラトランジスタ
は、コレクタ電極またはエミッタ電極、及びベース電極
をコレクタ層またはエミッタ層、及びベース層内に完全
に埋め込むため、各々の層のオーミック・コンタクトを
均一性よく取ることができる。また、各々の電極を独立
に配置することができるため、デバイスの微細化，高周
波化，高速化，高集積化がはかれる。
は、コレクタ電極またはエミッタ電極、及びベース電極
をコレクタ層またはエミッタ層、及びベース層内に完全
に埋め込むため、各々の層のオーミック・コンタクトを
均一性よく取ることができる。また、各々の電極を独立
に配置することができるため、デバイスの微細化，高周
波化，高速化，高集積化がはかれる。
一方、本発明のバイポーラトランジスタの製造方法
は、コレクタ層またはエミッタ層、ベース層の一部を成
長し、その電極を形成した後、半導体結晶の再成長法に
よって、残りのコレクタ層またはエミッタ層、ベース層
を積層形成するため、エッチング工程の必要がなく、ト
ランジスタの各層へのオーミック・コンタクトを形成す
ることができるため、量産化に向いた、かつ歩留りの良
い、バイポーラトランジスタが実現できる。
は、コレクタ層またはエミッタ層、ベース層の一部を成
長し、その電極を形成した後、半導体結晶の再成長法に
よって、残りのコレクタ層またはエミッタ層、ベース層
を積層形成するため、エッチング工程の必要がなく、ト
ランジスタの各層へのオーミック・コンタクトを形成す
ることができるため、量産化に向いた、かつ歩留りの良
い、バイポーラトランジスタが実現できる。
第１図は本発明のバイポーラトランジスタの一実施例を
示すHBTチップの断面図、 第２図（ａ）〜（ｅ）は第１図のバイポーラトランジス
タの製造方法の一実施例を説明するための工程順に配置
した半導体チップの断面図、 第３図は従来のバイポーラトランジスタの一例のチップ
断面図である。 １……半絶縁性GaAs基板 2,12……ｎ−GaAsコレクタ層 3,13……ｐ−GaAsベース層 ４……ｎ−AlGaAsエミッタ層 22……AuGeコレクタ電極 33……AuZnベース電極 44……AuGeエミッタ電極 5,6,7,8,9……多結晶半導体層
示すHBTチップの断面図、 第２図（ａ）〜（ｅ）は第１図のバイポーラトランジス
タの製造方法の一実施例を説明するための工程順に配置
した半導体チップの断面図、 第３図は従来のバイポーラトランジスタの一例のチップ
断面図である。 １……半絶縁性GaAs基板 2,12……ｎ−GaAsコレクタ層 3,13……ｐ−GaAsベース層 ４……ｎ−AlGaAsエミッタ層 22……AuGeコレクタ電極 33……AuZnベース電極 44……AuGeエミッタ電極 5,6,7,8,9……多結晶半導体層
Claims (2)
- 【請求項１】半絶縁性基板上に形成されたコレクタ層、
ベース層、エミッタ層を有するバイポーラトランジスタ
において、 コレクタ電極またはエミッタ電極が前記コレクタ層また
は前記エミッタ層の中に埋め込まれ、ベース電極が前記
ベース層の中に埋め込まれ、かつ前記コレクタ電極また
は前記エミッタ電極上に所定の厚みの第１の多結晶層が
残留し、前記ベース電極上に所定の厚みの第２の多結晶
層が残留していることを特徴とするバイポーラトランジ
スタ。 - 【請求項２】半絶縁性基板上全面に第１の半導体材料か
らなる第１の半導体層を形成する工程と、 所定のパターンを有する第１のマスクを用いて、前記第
１の半導体層上に第１の金属層を形成する工程と、 第１の半導体材料からなる第２の半導体層を前記第１の
金属層が埋め込まれるまで基板全面に積層形成する工程
と、 前記第２の半導体層の平坦化工程を行った後に第２の半
導体材料からなる第３の半導体層を形成する工程と、 所定のパターンを有する第２のマスクを用いて、前記第
３の半導体層上に第２の金属層を形成する工程と、 第２の半導体材料からなる第４の半導体層を前記第２の
金属層が埋め込まれるまで基板全面に積層形成する工程
と、 前記第４の半導体層の平坦化工程を行った後に第３の半
導体材料からなる第５の半導体層を形成する工程とを含
むことを特徴とするバイポーラトランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1012371A JP2522378B2 (ja) | 1989-01-20 | 1989-01-20 | バイポ―ラトランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1012371A JP2522378B2 (ja) | 1989-01-20 | 1989-01-20 | バイポ―ラトランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02192731A JPH02192731A (ja) | 1990-07-30 |
| JP2522378B2 true JP2522378B2 (ja) | 1996-08-07 |
Family
ID=11803410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1012371A Expired - Fee Related JP2522378B2 (ja) | 1989-01-20 | 1989-01-20 | バイポ―ラトランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2522378B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2531355B2 (ja) * | 1993-06-30 | 1996-09-04 | 日本電気株式会社 | バイポ―ラトランジスタおよびその製造方法 |
| FR2803102B1 (fr) * | 1999-12-23 | 2002-03-22 | Thomson Csf | Transistor bipolaire a heterojonction a collecteur en haut et procede de realisation |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63200567A (ja) * | 1987-02-17 | 1988-08-18 | Toshiba Corp | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 |
-
1989
- 1989-01-20 JP JP1012371A patent/JP2522378B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02192731A (ja) | 1990-07-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |