JPH0620074B2 - ヘテロ接合バイポーラトランジスタの製造方法 - Google Patents
ヘテロ接合バイポーラトランジスタの製造方法Info
- Publication number
- JPH0620074B2 JPH0620074B2 JP26563387A JP26563387A JPH0620074B2 JP H0620074 B2 JPH0620074 B2 JP H0620074B2 JP 26563387 A JP26563387 A JP 26563387A JP 26563387 A JP26563387 A JP 26563387A JP H0620074 B2 JPH0620074 B2 JP H0620074B2
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- semiconductor material
- emitter
- electrode
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はヘテロ接合バイポーラトランジスタの製造方法
に関する。
に関する。
近年、半導体装置の高集積化および高速化に向けて、活
発な研究開発が進められている。特に化合物半導体等の
ヘテロ接合を利用したバイポーラトランジスタ（以下、
ＨＢＴという）は、ベースをドーピングしてもエミッタ
注入効率を高く保てるので、高利得で高速性能を有する
デバイスとして注目されている。
発な研究開発が進められている。特に化合物半導体等の
ヘテロ接合を利用したバイポーラトランジスタ（以下、
ＨＢＴという）は、ベースをドーピングしてもエミッタ
注入効率を高く保てるので、高利得で高速性能を有する
デバイスとして注目されている。
しかしながら、高利得かつ高速高周波特性のＨＢＴを実
現するためには通常、そのデバイス構造をセルフアライ
ンおよび微細化技術によって形成し、ベース・エミッタ
容量、ベース、コレクタ容量、ベース抵抗等の寄生パラ
メータを低減する必要がある。
現するためには通常、そのデバイス構造をセルフアライ
ンおよび微細化技術によって形成し、ベース・エミッタ
容量、ベース、コレクタ容量、ベース抵抗等の寄生パラ
メータを低減する必要がある。
第２図は従来のヘテロ接合バイポーラ・トランジスタの
構造を示す断面図で、半絶縁性ＧaＡs基板１形成された
コレクタ層２上に、Ｐ−ＧaＡsベース層３およびｎ−Al
ＧaＡsエミッタ層４をそれぞれセルフアライン構造のメ
サ形に設けたものである。このトランジスタ構造は、基
板上に積層形成された最上層のn−AlＧaＡs層上に所定
のパターンを有するマスクを用いてＡuＧeエミッタ電極
45を形成し、更にウェット・エッチング法によってメサ
形エミッタ層４を形成した後、ＡuＺnベース電極３３を
メサ形エミッタ層４に対してセルファライン的に形成
し、また、その下層Ｐ−ＧaＡs層を同じく選択的にエッ
チングしてメサ形ベース層３を形成し、最後に露出した
n−ＧaＡsコレクタ層２上にＡuＧeコレクタ電極２２を
形成して作られたものである 〔発明が解決しようとする問題点〕 このように従来のＨＢＴでは、エミッタ・メサがウェッ
トエッチングによって形成されるため構造的に弱く、特
にエミッタ・メサの面積が小さい場合にはエミッタ・メ
サのサイドエッチング効果によってエミッタ電極が剥が
れる場合が生じる。このようなＨＢＴは、セルファライ
ン構造になってはいるもののエミッタ・メサを更に微細
化すること、すなわち、ベース・エミッタ容量の低減化
をはかることが実質的に不可能であるので、優れた高速
高周波特性を期待できないのが現状である。
構造を示す断面図で、半絶縁性ＧaＡs基板１形成された
コレクタ層２上に、Ｐ−ＧaＡsベース層３およびｎ−Al
ＧaＡsエミッタ層４をそれぞれセルフアライン構造のメ
サ形に設けたものである。このトランジスタ構造は、基
板上に積層形成された最上層のn−AlＧaＡs層上に所定
のパターンを有するマスクを用いてＡuＧeエミッタ電極
45を形成し、更にウェット・エッチング法によってメサ
形エミッタ層４を形成した後、ＡuＺnベース電極３３を
メサ形エミッタ層４に対してセルファライン的に形成
し、また、その下層Ｐ−ＧaＡs層を同じく選択的にエッ
チングしてメサ形ベース層３を形成し、最後に露出した
n−ＧaＡsコレクタ層２上にＡuＧeコレクタ電極２２を
形成して作られたものである 〔発明が解決しようとする問題点〕 このように従来のＨＢＴでは、エミッタ・メサがウェッ
トエッチングによって形成されるため構造的に弱く、特
にエミッタ・メサの面積が小さい場合にはエミッタ・メ
サのサイドエッチング効果によってエミッタ電極が剥が
れる場合が生じる。このようなＨＢＴは、セルファライ
ン構造になってはいるもののエミッタ・メサを更に微細
化すること、すなわち、ベース・エミッタ容量の低減化
をはかることが実質的に不可能であるので、優れた高速
高周波特性を期待できないのが現状である。
本発明の目的は、上記の問題点に鑑み、エミッタ電極に
剥がれが生じることなきメサ形エミッタ層を微細なセル
ファライン構造に容易に形成し得るヘテロ接合バイポー
ラトランジスタの製造方法である。
剥がれが生じることなきメサ形エミッタ層を微細なセル
ファライン構造に容易に形成し得るヘテロ接合バイポー
ラトランジスタの製造方法である。
本発明によればヘテロ接合バイポーラトランジスタの製
造方法は、半絶縁性基板を準備する工程と、前記半絶縁
性基板上にコレクタ層、ベース層およびエミッタ層を形
成すべき第１の半導体材料、第２の半導体材料および前
記第２の半導体材料よりも広いバンドジャップを有する
第３の半導体材料を順次積層形成する工程と、形成すべ
きエミッタ層の形状より小さな内側領域を覆う所定の第
１のマスク・パターンを用い前記基板の表面側からイオ
ン注入する前記第３の半導体材料層の選択的高抵抗層変
換工程と、前記第１のマスク・パターンを除去し前記第
３の半導体材料層上にエミッタ電極用金属膜を基板全面
に蒸着する工程と、前記第１のマスク・パターンの形成
位置領域を含む前記エミッタ電極用金属膜上に第２のマ
スク・パターンを形成し前記エミッタ電極用金属膜およ
び第３の半導体材料層を第２の半導体材料層に達するま
で選択的に除去するエミッタ電極およびメサ形エミッタ
層の同時形成工程と、前記メサ形エミッタ層およびその
周辺のみを露出する所定のパターンを有する第３のマス
ク・パターンを用いベース電極用金属材料を基板全面に
蒸着する工程と、前記第２および第３のマスク・パター
ン上のベース電極用金属膜をマスク・パターンと共に除
去するリフト・オフ工程と、前記第２の半導体材料層を
選択的にエッチング除去し第１の半導体材料層の所定領
域を露出せしめるメサ形ベース層形成工程と、前記第１
の半導体材料層の露出領域上に選択的にコレクタ電極用
金属材料膜を被着するコレクタ電極形成工程とを含む。
造方法は、半絶縁性基板を準備する工程と、前記半絶縁
性基板上にコレクタ層、ベース層およびエミッタ層を形
成すべき第１の半導体材料、第２の半導体材料および前
記第２の半導体材料よりも広いバンドジャップを有する
第３の半導体材料を順次積層形成する工程と、形成すべ
きエミッタ層の形状より小さな内側領域を覆う所定の第
１のマスク・パターンを用い前記基板の表面側からイオ
ン注入する前記第３の半導体材料層の選択的高抵抗層変
換工程と、前記第１のマスク・パターンを除去し前記第
３の半導体材料層上にエミッタ電極用金属膜を基板全面
に蒸着する工程と、前記第１のマスク・パターンの形成
位置領域を含む前記エミッタ電極用金属膜上に第２のマ
スク・パターンを形成し前記エミッタ電極用金属膜およ
び第３の半導体材料層を第２の半導体材料層に達するま
で選択的に除去するエミッタ電極およびメサ形エミッタ
層の同時形成工程と、前記メサ形エミッタ層およびその
周辺のみを露出する所定のパターンを有する第３のマス
ク・パターンを用いベース電極用金属材料を基板全面に
蒸着する工程と、前記第２および第３のマスク・パター
ン上のベース電極用金属膜をマスク・パターンと共に除
去するリフト・オフ工程と、前記第２の半導体材料層を
選択的にエッチング除去し第１の半導体材料層の所定領
域を露出せしめるメサ形ベース層形成工程と、前記第１
の半導体材料層の露出領域上に選択的にコレクタ電極用
金属材料膜を被着するコレクタ電極形成工程とを含む。
本発明によれば、トランジスタのエミッタ・メサの一部
に基板の表面側からのイオンを注入により形成されるエ
ミッタ・メサ側面の高抵抗層は、エミッタ電極の機械的
強度を減ずることなくエミッタ・メサの実効面積を低減
してベース・エミッタ容量を実質的に減少せしめるよう
作用する。
に基板の表面側からのイオンを注入により形成されるエ
ミッタ・メサ側面の高抵抗層は、エミッタ電極の機械的
強度を減ずることなくエミッタ・メサの実効面積を低減
してベース・エミッタ容量を実質的に減少せしめるよう
作用する。
以下図面参照して本発明を詳細に説明する。
第１図(a)〜(e)は本発明の一実施例を示すヘテロ接合バ
イポーラトランジスタの製造工程順序図である。本実施
例によれば、半絶縁性ＧaＡs基板１がまず準備され、つ
いでこの絶縁性ＧaＡs基板１上にn−ＧaＡsからなるコ
レクタ層２、p−ＧaＡs層３６およびn−AlＧaＡs層４６
が順次形成される（第１図(a)参照）。ここで、p−Ｇa
Ａs層３６およびにn−AlＧaＡs層４６はやがてベース層
３およびエミッタ層４６それぞれパターニングされる半
導体層である。つぎに第１図(b)に示すように、形成す
べきエミッタ層４の大きさより小さな内側領域を覆うよ
うにマスク５ａをパターニング形成し、基板の表面側か
ら水素イオンＨ＋を注入してn−AlＧaＡs層４６を選択
的に高抵抗層８に変換する。ついで、マスク５ａのみを
除去し、基板全面にＡuＧeからなるエミッタ電極用金属
膜（図示しない）を形成する。ここで、このエミッタ電
極用金属膜上にマスク５を新しく設け、これを用いてア
ルゴン・イオン・ミリングおよび反応性イオン・エッチ
ング（ＲＩＥ）を行うことによって、エミッタ電極４５
および側面に高抵抗層８を形成するメサ形エミッタ層４
をそれぞれ形成する（第１図(c)参照）。つぎに、第１
図(d)に示すように、マスク９を用いて、ＡuＺnからな
るベース電極３３をメサ形エミッタ層４に対してセルフ
ァライン的に形成する。ここで、ホト・レジスト・マス
ク５，９上のＡuＺn金属膜33ａ，33ｂをリフト・オフ法
によってマスクと共にそれぞれ除去し、最後に、周知の
方法でp−ＧaＡs層３６を選択的にエッチングし、n−Al
ＧaＡsコレクタ層２の所定部分を露出させp−ＧaＡsベ
ース層３を形成すると共にＡuＧeからなる電極２２を設
けると、第１図(e)に示す構造の本発明ヘテロ接合バイ
ポーラトランジスタが得られる。
イポーラトランジスタの製造工程順序図である。本実施
例によれば、半絶縁性ＧaＡs基板１がまず準備され、つ
いでこの絶縁性ＧaＡs基板１上にn−ＧaＡsからなるコ
レクタ層２、p−ＧaＡs層３６およびn−AlＧaＡs層４６
が順次形成される（第１図(a)参照）。ここで、p−Ｇa
Ａs層３６およびにn−AlＧaＡs層４６はやがてベース層
３およびエミッタ層４６それぞれパターニングされる半
導体層である。つぎに第１図(b)に示すように、形成す
べきエミッタ層４の大きさより小さな内側領域を覆うよ
うにマスク５ａをパターニング形成し、基板の表面側か
ら水素イオンＨ＋を注入してn−AlＧaＡs層４６を選択
的に高抵抗層８に変換する。ついで、マスク５ａのみを
除去し、基板全面にＡuＧeからなるエミッタ電極用金属
膜（図示しない）を形成する。ここで、このエミッタ電
極用金属膜上にマスク５を新しく設け、これを用いてア
ルゴン・イオン・ミリングおよび反応性イオン・エッチ
ング（ＲＩＥ）を行うことによって、エミッタ電極４５
および側面に高抵抗層８を形成するメサ形エミッタ層４
をそれぞれ形成する（第１図(c)参照）。つぎに、第１
図(d)に示すように、マスク９を用いて、ＡuＺnからな
るベース電極３３をメサ形エミッタ層４に対してセルフ
ァライン的に形成する。ここで、ホト・レジスト・マス
ク５，９上のＡuＺn金属膜33ａ，33ｂをリフト・オフ法
によってマスクと共にそれぞれ除去し、最後に、周知の
方法でp−ＧaＡs層３６を選択的にエッチングし、n−Al
ＧaＡsコレクタ層２の所定部分を露出させp−ＧaＡsベ
ース層３を形成すると共にＡuＧeからなる電極２２を設
けると、第１図(e)に示す構造の本発明ヘテロ接合バイ
ポーラトランジスタが得られる。
以上詳細に説明したように、本発明によれば、メサ形エ
ミッタ層はドライ・エッチング法によって形成され、ま
た、この側面に対して基板の表面側からイオン注入し、
エミッタ・メサの側面を高抵抗化することによってエミ
ッタ・メサの実効面積を低減し、ベース・エミッタ容量
を減らすことができるので、エミッタ電極の剥がれがな
く且つ優れた高周波高速特性を有するセルファライン
化、微細化構造のトランジスタを容易に実現することが
できる。
ミッタ層はドライ・エッチング法によって形成され、ま
た、この側面に対して基板の表面側からイオン注入し、
エミッタ・メサの側面を高抵抗化することによってエミ
ッタ・メサの実効面積を低減し、ベース・エミッタ容量
を減らすことができるので、エミッタ電極の剥がれがな
く且つ優れた高周波高速特性を有するセルファライン
化、微細化構造のトランジスタを容易に実現することが
できる。
第１図(a)〜(e)は本発明の一実施例を示すヘテロ接合バ
イポーラ・トランジスタの製造工程順序図、第２図は従
来のヘテロ接合バイポーラトランジスタの構造を示す断
面図である。 １……半絶縁性ＧaＡs基板、２……n−ＧaＡsコレクタ
層、３……Ｐ−ＧaＡsメサ形ベース層、４……n−AlＧa
Ａsメサ形エミッタ層、５，９……ホト・レジスト・マ
スク、８……高抵抗層、２２……ＡuＧeコレクタ電極、
３３……ＡuＺnベース電極、33a，33b……ＡuＺn金属
膜、３６……Ｐ−ＧaＡs層、４５……ＡuＧeエミッタ電
極、４６……n−AlＧaＡs層。
イポーラ・トランジスタの製造工程順序図、第２図は従
来のヘテロ接合バイポーラトランジスタの構造を示す断
面図である。 １……半絶縁性ＧaＡs基板、２……n−ＧaＡsコレクタ
層、３……Ｐ−ＧaＡsメサ形ベース層、４……n−AlＧa
Ａsメサ形エミッタ層、５，９……ホト・レジスト・マ
スク、８……高抵抗層、２２……ＡuＧeコレクタ電極、
３３……ＡuＺnベース電極、33a，33b……ＡuＺn金属
膜、３６……Ｐ−ＧaＡs層、４５……ＡuＧeエミッタ電
極、４６……n−AlＧaＡs層。
Claims (1)
- 【請求項１】半絶縁性基板を準備する工程と、前記半絶
縁性基板上にコレクタ層、ベース層およびエミッタ層を
形成すべき第１の半導体材料、第２の半導体材料および
前記第２の半導体材料よりも広いバンドギャップを有す
る第３の半導体材料を順次積層形成する工程と、形成す
べきエミッタ層の形状より小さな内側領域を覆う所定の
第１のマスク・パターンを用い前記基板の表面側からイ
オン注入する前記第３の半導体材料層の選択的高抵抗層
変換工程と、前記第１のマスク・パターンを除去し前記
第３の半導体材料層上にエミッタ電極用金属膜を基板全
面に蒸着する工程と、前記第１のマスク・パターンの形
成位置領域を含む前記エミッタ電極用金属膜上に第２の
マスク・パターンを形成し前記エミッタ電極用金属膜お
よび第３の半導体材料層を第２の半導体材料層に達する
まで選択的に除去するエミッタ電極およびメサ形エミッ
タ層の同時形成工程と、前記メサ形エミッタ層およびそ
の周辺のみを露出する所定のパターンを有する第３のマ
スク・パターンを用いベース電極用金属材料を基板全面
に蒸着する工程と、前記第２および第３のマスク・パタ
ーン上のベース電極用金属膜をマスク・パターンと共に
除去するリフト・オフ工程と、前記第２の半導体材料層
を選択的にエッチング除去し第１の半導体材料層の所定
領域を露出せしめるメサ形ベース層形成工程と前記第１
の半導体材料層の露出領域上に選択的にコレクタ電極用
金属材料膜を被着するコレクタ電極形成工程とを含むこ
とを特徴とするヘテロ接合パイポーラ・トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26563387A JPH0620074B2 (ja) | 1987-10-20 | 1987-10-20 | ヘテロ接合バイポーラトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26563387A JPH0620074B2 (ja) | 1987-10-20 | 1987-10-20 | ヘテロ接合バイポーラトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01107571A JPH01107571A (ja) | 1989-04-25 |
| JPH0620074B2 true JPH0620074B2 (ja) | 1994-03-16 |
Family
ID=17419847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26563387A Expired - Lifetime JPH0620074B2 (ja) | 1987-10-20 | 1987-10-20 | ヘテロ接合バイポーラトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620074B2 (ja) |
-
1987
- 1987-10-20 JP JP26563387A patent/JPH0620074B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01107571A (ja) | 1989-04-25 |
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