JPH0571173B2 - - Google Patents
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- JPH0571173B2 JPH0571173B2 JP61228724A JP22872486A JPH0571173B2 JP H0571173 B2 JPH0571173 B2 JP H0571173B2 JP 61228724 A JP61228724 A JP 61228724A JP 22872486 A JP22872486 A JP 22872486A JP H0571173 B2 JPH0571173 B2 JP H0571173B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/6631—Bipolar junction transistors [BJT] with an active layer made of a group 13/15 material
- H01L29/66318—Heterojunction transistors
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
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- Y10S148/011—Bipolar transistors
-
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- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はヘテロ接合バイポーラトランジスタ
(以下、HBTとも呼ぶ)の製造方法に関するもの
である。
(以下、HBTとも呼ぶ)の製造方法に関するもの
である。
従来例によるこの種のHBTとして、この場合、
例えばアイイーイーイーエレクトロンデバイスレ
ター(IEEE ELECTRON DEVICE
LETTERS,VOL.EDL−5(1984)310)に示さ
れた方法により製造されたHBTの断面構成を第
2図に示す。
例えばアイイーイーイーエレクトロンデバイスレ
ター(IEEE ELECTRON DEVICE
LETTERS,VOL.EDL−5(1984)310)に示さ
れた方法により製造されたHBTの断面構成を第
2図に示す。
すなわち、この第2図構成において、符号1は
半絶縁性基板、2はサブコレクタ層、3はコレク
タ層、4は内部ベース層、5はエミツタ層、6は
キヤツプ層、7,7は外部ベース層、8,8は外
部ベース層の直下の半絶縁領域、9,9は電極間
分離用の半絶縁領域、10,10は素子間分離用
の半絶縁領域、11はエミツタ電極、12,12
はベース電極、13はコレクタ電極である。
半絶縁性基板、2はサブコレクタ層、3はコレク
タ層、4は内部ベース層、5はエミツタ層、6は
キヤツプ層、7,7は外部ベース層、8,8は外
部ベース層の直下の半絶縁領域、9,9は電極間
分離用の半絶縁領域、10,10は素子間分離用
の半絶縁領域、11はエミツタ電極、12,12
はベース電極、13はコレクタ電極である。
しかして、このHBTの製造は、一般的に次の
ようにしてなされる。
ようにしてなされる。
まず、半絶縁性基板1上に、サブコレクタ層
2、コレクタ層3、内部ベース層4、エミツタ層
5、およびキヤツプ層6を、順次にエピタキシヤ
ル成長させる。
2、コレクタ層3、内部ベース層4、エミツタ層
5、およびキヤツプ層6を、順次にエピタキシヤ
ル成長させる。
ついで、写真製版技術などにより外部ベース層
形成のためのフオトレジストパターンを形成し、
例えばBeイオン注入により外部ベース層7,7
を選択的に形成させ、かつ、同じフオトレジスト
パターンを用いて、さらに深い領域に酸素イオン
注入をなし、外部ベース層7,7の直下に半絶縁
領域8,8を選択的に形成する。
形成のためのフオトレジストパターンを形成し、
例えばBeイオン注入により外部ベース層7,7
を選択的に形成させ、かつ、同じフオトレジスト
パターンを用いて、さらに深い領域に酸素イオン
注入をなし、外部ベース層7,7の直下に半絶縁
領域8,8を選択的に形成する。
また、これらのイオン注入領域のアニール処理
に引き続いて、外部ベース層7,7上には、ベー
ス電極12,12を、キヤツプ層6上には、エミ
ツタ電極11をそれぞれに形成してアロイし、さ
らに、コレクタ電極形成のために、該当部分をサ
ブコレクタ層2に達するまで、選択的にエツチン
グ除去した上でコレクタ電極13を形成する。
に引き続いて、外部ベース層7,7上には、ベー
ス電極12,12を、キヤツプ層6上には、エミ
ツタ電極11をそれぞれに形成してアロイし、さ
らに、コレクタ電極形成のために、該当部分をサ
ブコレクタ層2に達するまで、選択的にエツチン
グ除去した上でコレクタ電極13を形成する。
最後に、例えばボロンイオン注入によつて、電
極間分離用の半絶縁領域9、および素子間分離用
の半絶縁領域10を、それぞれ選択的に形成する
のである。
極間分離用の半絶縁領域9、および素子間分離用
の半絶縁領域10を、それぞれ選択的に形成する
のである。
しかしながら、この従来例方法によつて製造さ
れるHBTでは、その製造時にあつて、外部ベー
ス層7,7とその直下の半絶縁領域8,8との選
択的形成のために、それぞれイオン注入、アニー
ル処理を行なう必要があり、このイオン注入に伴
なうダメージとか、イオン注入後のアニール処理
による不純物の拡散などの好ましくない問題点が
あり、さらには、外部ベース層7,7のイオン注
入と、エミツタ電極11、およびベース電極1
2,12の形成とが、セルフアライメント的にな
されないために、素子寸法の微細化ができないな
どの問題点があつた。
れるHBTでは、その製造時にあつて、外部ベー
ス層7,7とその直下の半絶縁領域8,8との選
択的形成のために、それぞれイオン注入、アニー
ル処理を行なう必要があり、このイオン注入に伴
なうダメージとか、イオン注入後のアニール処理
による不純物の拡散などの好ましくない問題点が
あり、さらには、外部ベース層7,7のイオン注
入と、エミツタ電極11、およびベース電極1
2,12の形成とが、セルフアライメント的にな
されないために、素子寸法の微細化ができないな
どの問題点があつた。
この発明は、従来のこのような問題点を改善す
るためになされたものであつて、その目的とする
ところは、外部ベース層とその直下の半絶縁領域
とを、イオン注入、アニール処理手段によらずに
選択的に形成させ、かつエミツタ電極をセルフア
ライン的に形成し得るようにした、この種のヘテ
ロ接合バイポーラトランジスタの製造方法を提供
することである。
るためになされたものであつて、その目的とする
ところは、外部ベース層とその直下の半絶縁領域
とを、イオン注入、アニール処理手段によらずに
選択的に形成させ、かつエミツタ電極をセルフア
ライン的に形成し得るようにした、この種のヘテ
ロ接合バイポーラトランジスタの製造方法を提供
することである。
前記目的を達成するために、この発明に係るヘ
テロ接合バイポーラトランジスタの製造方法は、
まず、コレクタ層上にあつて、半絶縁領域、外部
ベース層を順次にエピタキシヤル成長させ、つい
で、パターン開口された絶縁膜をマスクにして、
コレクタ層に達するまで選択的にメサエツチング
し、外部ベース層、半絶縁領域、コレクタ層を露
出させた後、同一絶縁膜をマスクにして、内部ベ
ース層、エミツタ層を順次に選択的エピタキシヤ
ル成長させ、かつ絶縁膜のパターン開口を利用し
て、セルフアライメント的にエミツタ電極を形成
するようにしたものである。
テロ接合バイポーラトランジスタの製造方法は、
まず、コレクタ層上にあつて、半絶縁領域、外部
ベース層を順次にエピタキシヤル成長させ、つい
で、パターン開口された絶縁膜をマスクにして、
コレクタ層に達するまで選択的にメサエツチング
し、外部ベース層、半絶縁領域、コレクタ層を露
出させた後、同一絶縁膜をマスクにして、内部ベ
ース層、エミツタ層を順次に選択的エピタキシヤ
ル成長させ、かつ絶縁膜のパターン開口を利用し
て、セルフアライメント的にエミツタ電極を形成
するようにしたものである。
すなわち、この発明方法においては、コレクタ
層上に順次にエピタキシヤル成長された半絶縁領
域、および外部ベース層を、選択的にメサエツチ
ングして、これらの外部ベース層、半絶縁領域、
コレクタ層を露出させた後、内部ベース層、エミ
ツタ層を順次に選択的エピタキシヤル成長させる
ことで、コレクタ・ベース接合、および内部ベー
ス・外部ベース接合を同時に形成でき、かつメサ
エツチングでの絶縁膜マスクの利用で、エミツタ
電極をセルフアライン的に形成し得る。
層上に順次にエピタキシヤル成長された半絶縁領
域、および外部ベース層を、選択的にメサエツチ
ングして、これらの外部ベース層、半絶縁領域、
コレクタ層を露出させた後、内部ベース層、エミ
ツタ層を順次に選択的エピタキシヤル成長させる
ことで、コレクタ・ベース接合、および内部ベー
ス・外部ベース接合を同時に形成でき、かつメサ
エツチングでの絶縁膜マスクの利用で、エミツタ
電極をセルフアライン的に形成し得る。
以下、この発明に係るヘテロ接合バイポーラト
ランジスタの製造方法の一実施例につき、第1図
aないしdを参照して詳細に説明する。
ランジスタの製造方法の一実施例につき、第1図
aないしdを参照して詳細に説明する。
これらの第1図aないしdに示す実施例方法に
おいて、前記第2図従来例と同一符号は同一また
は相当部分を表わしている。
おいて、前記第2図従来例と同一符号は同一また
は相当部分を表わしている。
この実施例方法においては、まず、半絶縁性基
板1上に、サブコレクタ層2、コレクタ層3、半
絶縁領域8、および外部ベース層7を、順次にエ
ピタキシヤル成長させる。(第1図a)。
板1上に、サブコレクタ層2、コレクタ層3、半
絶縁領域8、および外部ベース層7を、順次にエ
ピタキシヤル成長させる。(第1図a)。
ついで、前記外部ベース層7上に絶縁膜14を
堆積させ、写真製版技術などを利用して、この絶
縁膜14の該当個所を選択的に開口14aした上
で、この絶縁膜パターンをマスクに、前記外部ベ
ース層7、および半絶縁領域8をコレクタ層3に
達するまでメサエツチングして除去する(同図
b)。
堆積させ、写真製版技術などを利用して、この絶
縁膜14の該当個所を選択的に開口14aした上
で、この絶縁膜パターンをマスクに、前記外部ベ
ース層7、および半絶縁領域8をコレクタ層3に
達するまでメサエツチングして除去する(同図
b)。
なお、この第4図b工程では、例えば基板とし
て(100)GaAs基板を用い、4H2SO4/1H2O2/
1H2O溶液でエツチングすると、(110)断面は
図に示したようになる日本応用物理学会誌(Jpn.
J.Appl.Phys.vol.25(1986)L10)参照)。
て(100)GaAs基板を用い、4H2SO4/1H2O2/
1H2O溶液でエツチングすると、(110)断面は
図に示したようになる日本応用物理学会誌(Jpn.
J.Appl.Phys.vol.25(1986)L10)参照)。
次に、例えば有機金属気相エピタキシー法によ
りエピタキシヤル層を順次に成長させると、同層
は絶縁膜14上には成長されずに、メサエツチ部
分にのみ選択的にエピタキシヤル成長されて、内
部ベース層4、エミツタ層5、およびキヤツプ層
6をそれぞれに形成でき、これによつて、コレク
タ・ベース接合、および内部ベース・外部ベース
接合を同時に形成し得る(同図c)。なお、この
とき、内部ベース層4の厚さは、次に形成される
エミツタ電極11と接触しないように、サイドエ
ツチングの巾よりも小さくする。
りエピタキシヤル層を順次に成長させると、同層
は絶縁膜14上には成長されずに、メサエツチ部
分にのみ選択的にエピタキシヤル成長されて、内
部ベース層4、エミツタ層5、およびキヤツプ層
6をそれぞれに形成でき、これによつて、コレク
タ・ベース接合、および内部ベース・外部ベース
接合を同時に形成し得る(同図c)。なお、この
とき、内部ベース層4の厚さは、次に形成される
エミツタ電極11と接触しないように、サイドエ
ツチングの巾よりも小さくする。
続いて、前記絶縁膜14の開口14aを利用す
ることにより、セルフアライメント的にエミツタ
電極11を形成して(同図d)、所期の構成を得
るのである。
ることにより、セルフアライメント的にエミツタ
電極11を形成して(同図d)、所期の構成を得
るのである。
従つて、この実施例方法の場合には、内部ベー
ス層を選択的エピタキシヤル成長によつて、外部
ベース層とは別に形成させるので、この内部ベー
ス層に関係なしに、厚い膜厚で高い不純物濃度の
外部ベース層を形成できて、外部ベース抵抗を小
さくでき、かつ、イオン注入、アニール処理とか
エツチングなどの必要なしに、外部ベース層に対
してベースコンタクトを容易にとることができ、
また、メサエツチングおよび選択的エピタキシヤ
ル成長のための絶縁膜パターンを利用して、セル
フアライメント的にエミツタ電極を形成できるの
である。
ス層を選択的エピタキシヤル成長によつて、外部
ベース層とは別に形成させるので、この内部ベー
ス層に関係なしに、厚い膜厚で高い不純物濃度の
外部ベース層を形成できて、外部ベース抵抗を小
さくでき、かつ、イオン注入、アニール処理とか
エツチングなどの必要なしに、外部ベース層に対
してベースコンタクトを容易にとることができ、
また、メサエツチングおよび選択的エピタキシヤ
ル成長のための絶縁膜パターンを利用して、セル
フアライメント的にエミツタ電極を形成できるの
である。
以上詳述したようにこの発明方法によれば、半
絶縁基板のコレクタ層上にあつて、まず、半絶縁
領域、外部ベース層を順次にエピタキシヤル成長
させ、ついで、パターン開口された絶縁膜をマス
クにして、コレクタ層に達するまで選択的にメサ
エツチングし、外部ベース層、半絶縁領域、コレ
クタ層を露出させた後、同一絶縁膜をマスクにし
て、内部ベース層、エミツタ層を順次に選択的エ
ピタキシヤル成長させるようにしたから、内部ベ
ース層の厚さとか不純物濃度などに拘わりなく、
外部ベース層を厚い膜厚、高い不純物濃度により
形成し得るもので、従つて、外部ベース抵抗を小
さくできると共に、外部ベース層が最上部にある
ために、ベースコンタクトも容易にとれ、かつイ
オン注入、アニール処理などを必要としないため
に、アニール処理を伴なう不純物の拡散などがな
く、また、絶縁膜のパターン開口を利用して、セ
ルフアライメント的にエミツタ電極を形成するよ
うにしたので、素子寸法の微細化を達成できるな
どの優れた特長がある。
絶縁基板のコレクタ層上にあつて、まず、半絶縁
領域、外部ベース層を順次にエピタキシヤル成長
させ、ついで、パターン開口された絶縁膜をマス
クにして、コレクタ層に達するまで選択的にメサ
エツチングし、外部ベース層、半絶縁領域、コレ
クタ層を露出させた後、同一絶縁膜をマスクにし
て、内部ベース層、エミツタ層を順次に選択的エ
ピタキシヤル成長させるようにしたから、内部ベ
ース層の厚さとか不純物濃度などに拘わりなく、
外部ベース層を厚い膜厚、高い不純物濃度により
形成し得るもので、従つて、外部ベース抵抗を小
さくできると共に、外部ベース層が最上部にある
ために、ベースコンタクトも容易にとれ、かつイ
オン注入、アニール処理などを必要としないため
に、アニール処理を伴なう不純物の拡散などがな
く、また、絶縁膜のパターン開口を利用して、セ
ルフアライメント的にエミツタ電極を形成するよ
うにしたので、素子寸法の微細化を達成できるな
どの優れた特長がある。
第1図aないしdはこの発明に係るヘテロ接合
バイポーラトランジスタの製造方法の一実施例を
工程順に示すそれぞれ断面図であり、また第2図
は従来例による同上ヘテロ接合バイポーラトラン
ジスタの構成を示す断面図である。 1……半絶縁基板、3……コレクタ層、4……
内部ベース層、5……エミツタ層、7……外部ベ
ース層、8……外部ベース層直下の半絶縁領域、
11……エミツタ電極、12……ベース電極、1
3……コレクタ電極、14……絶縁膜、14a…
…絶縁膜の開口。
バイポーラトランジスタの製造方法の一実施例を
工程順に示すそれぞれ断面図であり、また第2図
は従来例による同上ヘテロ接合バイポーラトラン
ジスタの構成を示す断面図である。 1……半絶縁基板、3……コレクタ層、4……
内部ベース層、5……エミツタ層、7……外部ベ
ース層、8……外部ベース層直下の半絶縁領域、
11……エミツタ電極、12……ベース電極、1
3……コレクタ電極、14……絶縁膜、14a…
…絶縁膜の開口。
Claims (1)
- 1 半絶縁性基板上に、まず、コレクタ層、半絶
縁領域、外部ベース層を順次にエピタキシヤル成
長させる工程と、ついで、選択的に開口された絶
縁膜をマスクにして、前記コレクタ層に達するま
で選択的にメサエツチングし、これらの外部ベー
ス層、半絶縁領域、コレクタ層を露出させる工程
と、さらに、前記同一絶縁膜をマスクにして、内
部ベース層、エミツタ層を順次に選択的エピタキ
シヤル成長させる工程と、続いて、前記絶縁膜の
開口を利用して、セルフアライメント的にエミツ
タ電極を形成する工程とを、少なくとも含むこと
を特徴とするヘテロ接合バイポーラトランジスタ
の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61228724A JPS6381855A (ja) | 1986-09-25 | 1986-09-25 | ヘテロ接合バイポ−ラトランジスタの製造方法 |
US07/097,165 US4789643A (en) | 1986-09-25 | 1987-09-16 | Method of manufacturing a heterojunction bipolar transistor involving etch and refill |
US07/235,277 US4896203A (en) | 1986-09-25 | 1988-08-23 | Heterojunction bipolar transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61228724A JPS6381855A (ja) | 1986-09-25 | 1986-09-25 | ヘテロ接合バイポ−ラトランジスタの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6381855A JPS6381855A (ja) | 1988-04-12 |
JPH0571173B2 true JPH0571173B2 (ja) | 1993-10-06 |
Family
ID=16880820
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61228724A Granted JPS6381855A (ja) | 1986-09-25 | 1986-09-25 | ヘテロ接合バイポ−ラトランジスタの製造方法 |
Country Status (2)
Country | Link |
---|---|
US (2) | US4789643A (ja) |
JP (1) | JPS6381855A (ja) |
Families Citing this family (47)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4728624A (en) * | 1985-10-31 | 1988-03-01 | International Business Machines Corporation | Selective epitaxial growth structure and isolation |
US5262336A (en) * | 1986-03-21 | 1993-11-16 | Advanced Power Technology, Inc. | IGBT process to produce platinum lifetime control |
JP2565162B2 (ja) * | 1987-05-21 | 1996-12-18 | ソニー株式会社 | バイポ−ラトランジスタおよびその製造方法 |
EP0312401B1 (en) * | 1987-10-15 | 1993-12-15 | Kabushiki Kaisha Toshiba | Semiconductor devices and method of manufacturing the same |
FR2629637B1 (fr) * | 1988-04-05 | 1990-11-16 | Thomson Csf | Procede de realisation d'une alternance de couches de materiau semiconducteur monocristallin et de couches de materiau isolant |
FR2645345A1 (fr) * | 1989-03-31 | 1990-10-05 | Thomson Csf | Procede de modulation dirigee de la composition ou du dopage de semi-conducteurs, notamment pour la realisation de composants electroniques monolithiques de type planar, utilisation et produits correspondants |
US4914049A (en) * | 1989-10-16 | 1990-04-03 | Motorola, Inc. | Method of fabricating a heterojunction bipolar transistor |
US5017990A (en) * | 1989-12-01 | 1991-05-21 | International Business Machines Corporation | Raised base bipolar transistor structure and its method of fabrication |
US5053346A (en) * | 1990-01-12 | 1991-10-01 | Texas Instruments Incorporated | Method for making a high speed gallium arsenide transistor |
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