JP2618539B2 - 半導体装置の製造方法 - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に、ヘテロ接合バイポーラトランジスタの製造
に適した半導体装置の製造方法に関する。
関し、特に、ヘテロ接合バイポーラトランジスタの製造
に適した半導体装置の製造方法に関する。
【０００２】
【従来の技術】図３は、ヘテロ接合バイポーラトランジ
スタの一部断面を示している。このヘテロ接合バイポー
ラトランジスタは、半絶縁性半導体基板６上に、サブコ
レクタ層１、コレクタ層２、ベース層３、エミッタ層４
及びエミッタコンタクト層５が、この順番で基板６側か
ら積層された積層構造を有している。
スタの一部断面を示している。このヘテロ接合バイポー
ラトランジスタは、半絶縁性半導体基板６上に、サブコ
レクタ層１、コレクタ層２、ベース層３、エミッタ層４
及びエミッタコンタクト層５が、この順番で基板６側か
ら積層された積層構造を有している。
【０００３】ベース層３の上面には、メサ構造を有する
エミッタメサ５０と、ベース電極１２ｂとが設けられて
いる。ベース電極１２ｂは、エミッタメサ５０の側面に
対して、１００ｎｍ程度の距離を有する隙間を介して隣
接している。
エミッタメサ５０と、ベース電極１２ｂとが設けられて
いる。ベース電極１２ｂは、エミッタメサ５０の側面に
対して、１００ｎｍ程度の距離を有する隙間を介して隣
接している。
【０００４】エミッタコンタクト層５上には、エミッタ
電極１３が設けられており、また、サブコレクタ層１上
には、コレクタ電極１４が設けられている。
電極１３が設けられており、また、サブコレクタ層１上
には、コレクタ電極１４が設けられている。
【０００５】図２（ａ）から（ｃ）を参照しながら、図
３に示されるヘテロ接合バイポーラトランジスタの従来
の製造方法を説明する。本製造方法は、メサ構造を有す
るエミッタ層７の側面に対して、ベース電極１２ｂを自
己整合的に形成する方法であり、バイポーラトランジス
タを高密度に集積化可能とし、また、トランジスタ動作
を高速化するのに適している。
３に示されるヘテロ接合バイポーラトランジスタの従来
の製造方法を説明する。本製造方法は、メサ構造を有す
るエミッタ層７の側面に対して、ベース電極１２ｂを自
己整合的に形成する方法であり、バイポーラトランジス
タを高密度に集積化可能とし、また、トランジスタ動作
を高速化するのに適している。
【０００６】図２（ａ）に示されるように、サブコレク
タ層１、コレクタ層２、ベース層３、エミッタ層４及び
エミッタコンタクト層５を、エピタキシャル成長法によ
り、順次、半絶縁性半導体基板６上に成長させた後、エ
ミッタコンタクト層５上にダミー層７を蒸着する。ダミ
ー層７は、最終的には除去され、ヘテロ接合バイポーラ
トランジスタを構成しない。メサ形状にダミー層７をパ
ターニングした後、パターニングされたダミー層７をエ
ッチングマスクとして、エミッタコンタクト層５及びエ
ミッタ層４をエッチングすることにより、エミッタメサ
５０を形成し、ベース層３の一部を露出させる。
タ層１、コレクタ層２、ベース層３、エミッタ層４及び
エミッタコンタクト層５を、エピタキシャル成長法によ
り、順次、半絶縁性半導体基板６上に成長させた後、エ
ミッタコンタクト層５上にダミー層７を蒸着する。ダミ
ー層７は、最終的には除去され、ヘテロ接合バイポーラ
トランジスタを構成しない。メサ形状にダミー層７をパ
ターニングした後、パターニングされたダミー層７をエ
ッチングマスクとして、エミッタコンタクト層５及びエ
ミッタ層４をエッチングすることにより、エミッタメサ
５０を形成し、ベース層３の一部を露出させる。
【０００７】次に、図２（ｂ）に示されるように、ダミ
ー層７及びレジストパターン１９をマスクとして、ベー
ス電極材料１２ａを該マスク上及び露出するベース層３
の上に蒸着する。
ー層７及びレジストパターン１９をマスクとして、ベー
ス電極材料１２ａを該マスク上及び露出するベース層３
の上に蒸着する。
【０００８】レジストパターン１９及びその上に蒸着さ
れた不要なベース電極材料１２ａを除去すると、エミッ
タメサ５０の側面に対して自己整合的にベース電極１２
ｂを形成することができる（図２（ｃ））。ただし、こ
の段階では、ダミー層７の上にはベース電極材料１２ａ
が堆積されたままである。
れた不要なベース電極材料１２ａを除去すると、エミッ
タメサ５０の側面に対して自己整合的にベース電極１２
ｂを形成することができる（図２（ｃ））。ただし、こ
の段階では、ダミー層７の上にはベース電極材料１２ａ
が堆積されたままである。
【０００９】次に、平坦化用レジスト（平坦化用被膜）
２１を、ダミー層７及びその上のベース電極材料１２ａ
等を覆うように半絶縁性半導体基板６上に形成した後、
ドライエッチング技術によるエッチバック工程で、平坦
化用レジスト２１をその上面から均一にエッチングし、
ダミー層７の一部とその上に形成されたベース電極材料
１２ａとを露出させる（図２（ｃ））。
２１を、ダミー層７及びその上のベース電極材料１２ａ
等を覆うように半絶縁性半導体基板６上に形成した後、
ドライエッチング技術によるエッチバック工程で、平坦
化用レジスト２１をその上面から均一にエッチングし、
ダミー層７の一部とその上に形成されたベース電極材料
１２ａとを露出させる（図２（ｃ））。
【００１０】次に、ウェットエッチング技術を用いて、
ダミー層７をエッチングし、ダミー層７を除去すること
により、ダミー層７上のベース電極材料１２ａをリフト
オフする。エミッタコンタクト層５の上面及び平坦化用
レジストの上面の全面にエミッタ電極材料を堆積した
後、リフトオフ法により、平坦化用レジスト及びその上
の不要なエミッタ電極材料を除去し、エミッタ電極１３
をエミッタコンタクト層５の上面に形成する。この後、
ベース層３、コレクタ層２及びサブコレクタ層１の所定
部分を公知の方法によりエッチングし、サブコレクタ層
１上にコレクタ電極１４を形成すれば、図３に示される
ヘテロ接合バイポーラトランジスタが作製される。
ダミー層７をエッチングし、ダミー層７を除去すること
により、ダミー層７上のベース電極材料１２ａをリフト
オフする。エミッタコンタクト層５の上面及び平坦化用
レジストの上面の全面にエミッタ電極材料を堆積した
後、リフトオフ法により、平坦化用レジスト及びその上
の不要なエミッタ電極材料を除去し、エミッタ電極１３
をエミッタコンタクト層５の上面に形成する。この後、
ベース層３、コレクタ層２及びサブコレクタ層１の所定
部分を公知の方法によりエッチングし、サブコレクタ層
１上にコレクタ電極１４を形成すれば、図３に示される
ヘテロ接合バイポーラトランジスタが作製される。
【００１１】
【発明が解決しようとする課題】しかしながら、上述の
従来技術においては、図２（ｃ）に示されるように、ダ
ミー層７をエッチングするとき、ダミー層７の上面がベ
ース電極材料１２ａに完全に覆われている。このため、
ダミー層７をエッチングし、除去するためには、エッチ
ャントを平坦化用レジスト２１のオーバエッチされた部
分１５からダミー層７に供給しなければならない。この
ような方法では、ダミー層７をエッチングし、ダミー層
７上のベース電極材料１２ａを除去するためには、比較
的長いエッチング時間（例えば、１０分程度）を要する
こことなる。長時間エッチングを行うと、平坦化用レジ
スト２１の剥がれが生ずることがある。平坦化用レジス
ト２１は、通常、有機レジストからなるため、エッチバ
ック工程等のドライエッチング工程によりプラズマ損傷
を受けると、ダミー層７に対するエッチャント（例え
ば、緩衝フッ酸等）に対する充分な耐性を持てなくな
る。ダミー層７をエッチングし、除去する工程によって
平坦化用レジスト２１の剥がれが生じると、エミッタメ
タルによるベースエミッタ間の短絡という問題が生じ
る。このため、従来技術によれば、ヘテロ接合バイポー
ラトランジスタを歩留りよく製造することが困難であ
る。
従来技術においては、図２（ｃ）に示されるように、ダ
ミー層７をエッチングするとき、ダミー層７の上面がベ
ース電極材料１２ａに完全に覆われている。このため、
ダミー層７をエッチングし、除去するためには、エッチ
ャントを平坦化用レジスト２１のオーバエッチされた部
分１５からダミー層７に供給しなければならない。この
ような方法では、ダミー層７をエッチングし、ダミー層
７上のベース電極材料１２ａを除去するためには、比較
的長いエッチング時間（例えば、１０分程度）を要する
こことなる。長時間エッチングを行うと、平坦化用レジ
スト２１の剥がれが生ずることがある。平坦化用レジス
ト２１は、通常、有機レジストからなるため、エッチバ
ック工程等のドライエッチング工程によりプラズマ損傷
を受けると、ダミー層７に対するエッチャント（例え
ば、緩衝フッ酸等）に対する充分な耐性を持てなくな
る。ダミー層７をエッチングし、除去する工程によって
平坦化用レジスト２１の剥がれが生じると、エミッタメ
タルによるベースエミッタ間の短絡という問題が生じ
る。このため、従来技術によれば、ヘテロ接合バイポー
ラトランジスタを歩留りよく製造することが困難であ
る。
【００１２】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、ダミー層７
をエッチングするとき平坦化用レジスト２１の剥がれが
生じにくく、歩留り良く半導体装置を製造することので
きる半導体装置の製造方法を提供することにある
れたものであり、その目的とするところは、ダミー層７
をエッチングするとき平坦化用レジスト２１の剥がれが
生じにくく、歩留り良く半導体装置を製造することので
きる半導体装置の製造方法を提供することにある
【００１３】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に、第１の導電型を有する第１
の半導体層、第２の導電型を有する第２の半導体層、第
１の導電型を有する第３の半導体層、及びダミー層を順
次形成する積層工程と、該ダミー層と該第３の半導体層
をパターニングし、該ダミー層と該第３の半導体層とか
らなるメサ構造を該第２の半導体層上に形成するメサ構
造形成工程と、該第２の半導体層の上面に、該メサ構造
に対して自己整合的にベース電極を形成し、同時に、開
口部を有するベース電極材料を該ダミー層の上面に形成
するベース電極形成工程と、該ダミー層をエッチングす
ることにより、該メサ構造から該ダミー層及び該ダミー
層上の該ベース電極材料を除去するダミー層エッチング
工程と、該ダミー層の除去により露出した該第３の半導
体層の上面に、電極を形成する電極形成工程と、を包含
しており、そのことにより上記課題が解決される。
造方法は、半導体基板上に、第１の導電型を有する第１
の半導体層、第２の導電型を有する第２の半導体層、第
１の導電型を有する第３の半導体層、及びダミー層を順
次形成する積層工程と、該ダミー層と該第３の半導体層
をパターニングし、該ダミー層と該第３の半導体層とか
らなるメサ構造を該第２の半導体層上に形成するメサ構
造形成工程と、該第２の半導体層の上面に、該メサ構造
に対して自己整合的にベース電極を形成し、同時に、開
口部を有するベース電極材料を該ダミー層の上面に形成
するベース電極形成工程と、該ダミー層をエッチングす
ることにより、該メサ構造から該ダミー層及び該ダミー
層上の該ベース電極材料を除去するダミー層エッチング
工程と、該ダミー層の除去により露出した該第３の半導
体層の上面に、電極を形成する電極形成工程と、を包含
しており、そのことにより上記課題が解決される。
【００１４】また、前記ベース電極形成工程は、前記ダ
ミー層及び前記第２の半導体層のそれぞれの上面の一部
を露出させる開口部をする膜を、前記メサ構造を覆うよ
うにして該第２の導体層上に形成する工程と、該開口部
を介して露出する該第２の半導体層及び該ダミー層の上
面に、ベース電極材料を堆積する工程と、を包含してい
てもよい。
ミー層及び前記第２の半導体層のそれぞれの上面の一部
を露出させる開口部をする膜を、前記メサ構造を覆うよ
うにして該第２の導体層上に形成する工程と、該開口部
を介して露出する該第２の半導体層及び該ダミー層の上
面に、ベース電極材料を堆積する工程と、を包含してい
てもよい。
【００１５】また、前記ベース電極形成工程の後であっ
て、前記ダミー層エッチング工程の前に於て、平坦化用
被膜を前記メサ構造を覆うように前記第２の半導体層上
に形成する工程と、該平坦化用被膜をエッチバックする
ことにより、該メサ構造の上面を露出させる工程とを行
ってもよい。
て、前記ダミー層エッチング工程の前に於て、平坦化用
被膜を前記メサ構造を覆うように前記第２の半導体層上
に形成する工程と、該平坦化用被膜をエッチバックする
ことにより、該メサ構造の上面を露出させる工程とを行
ってもよい。
【００１６】また、前記ダミー層の上面に於て、前記ベ
ース電極材料に覆われている領域の幅は、該ダミー層の
層厚の２倍を越えないことが好ましい。
ース電極材料に覆われている領域の幅は、該ダミー層の
層厚の２倍を越えないことが好ましい。
【００１７】また、前記第１の半導体層は、第４の半導
体層と、該第４の半導体層上に形成された第５の半導体
層とを有し、前記第３の半導体層は、第６の半導体層
と、該第６の半導体層上に形成された第７の半導体層と
を有していてもよい。
体層と、該第４の半導体層上に形成された第５の半導体
層とを有し、前記第３の半導体層は、第６の半導体層
と、該第６の半導体層上に形成された第７の半導体層と
を有していてもよい。
【００１８】
【実施例】以下に、本発明を実施例について説明する。
【００１９】まず、Ｓｉをドープしたｎ+型ＧａＡｓサ
ブコレクタ層（Ｓｉ濃度は４×１０1 8ｃｍ-3、厚さは５
００ｎｍ）１、Ｓｉをドープしたｎ型ＧａＡｓコレクタ
層（Ｓｉ濃度は５×１０15ｃｍ-3、厚さは５００ｎｍ）
２、Ｂｅをドープしたｐ型ＧａＡｓベース層（Ｂｅ濃度
は１×１０19ｃｍ-3、厚さは１００ｎｍ）３、Ｓｉをド
ープしたｎ型ＡｌＧａＡｓエミッタ層（Ｓｉ濃度は２×
１０17ｃｍ-3、厚さは１５０ｎｍ）４、及びＳｉをドー
プしたｎ+型ＧａＡｓエミッタコンタクト層（Ｓｉ濃度
は５×１０18ｃｍ-3、厚さは１５０ｎｍ）５を、エピタ
キシャル成長法により、半絶縁性ＧａＡｓ基板６上に順
次成長させた。
ブコレクタ層（Ｓｉ濃度は４×１０1 8ｃｍ-3、厚さは５
００ｎｍ）１、Ｓｉをドープしたｎ型ＧａＡｓコレクタ
層（Ｓｉ濃度は５×１０15ｃｍ-3、厚さは５００ｎｍ）
２、Ｂｅをドープしたｐ型ＧａＡｓベース層（Ｂｅ濃度
は１×１０19ｃｍ-3、厚さは１００ｎｍ）３、Ｓｉをド
ープしたｎ型ＡｌＧａＡｓエミッタ層（Ｓｉ濃度は２×
１０17ｃｍ-3、厚さは１５０ｎｍ）４、及びＳｉをドー
プしたｎ+型ＧａＡｓエミッタコンタクト層（Ｓｉ濃度
は５×１０18ｃｍ-3、厚さは１５０ｎｍ）５を、エピタ
キシャル成長法により、半絶縁性ＧａＡｓ基板６上に順
次成長させた。
【００２０】本実施例の方法により製造されるバイポー
ラトランジスタのコレクタ（第１の半導体層）は、ｎ+
型ＧａＡｓサブコレクタ層１とｎ型ＧａＡｓコレクタ層
２とから構成されている。ｎ+型ＧａＡｓサブコレクタ
層１は、コレクタ電極１４との間でオーミック性の高い
コンタクトを形成するための不純物高濃度層として機能
する。ベース（第２の半導体層）は、ｐ型ＧａＡｓベー
ス層３から構成される。エミッタ（第３の半導体層）
は、ｎ型ＡｌＧａＡｓエミッタ層４とｎ+型ＧａＡｓエ
ミッタコンタクト層５とから構成されている。ｎ+型Ｇ
ａＡｓエミッタコンタクト層５は、エミッタ電極１３と
の間でオーミック性の高いコンタクトを形成するための
不純物高濃度層として機能する。
ラトランジスタのコレクタ（第１の半導体層）は、ｎ+
型ＧａＡｓサブコレクタ層１とｎ型ＧａＡｓコレクタ層
２とから構成されている。ｎ+型ＧａＡｓサブコレクタ
層１は、コレクタ電極１４との間でオーミック性の高い
コンタクトを形成するための不純物高濃度層として機能
する。ベース（第２の半導体層）は、ｐ型ＧａＡｓベー
ス層３から構成される。エミッタ（第３の半導体層）
は、ｎ型ＡｌＧａＡｓエミッタ層４とｎ+型ＧａＡｓエ
ミッタコンタクト層５とから構成されている。ｎ+型Ｇ
ａＡｓエミッタコンタクト層５は、エミッタ電極１３と
の間でオーミック性の高いコンタクトを形成するための
不純物高濃度層として機能する。
【００２１】シリコン窒化膜からなるダミー層（層厚、
５００ｎｍ）７を、プラズマＣＶＤ法により、ｎ+型Ｇ
ａＡｓエミッタコンタクト層５上に堆積した。ステッパ
を用いたフォトリソグラフィ技術により、エミッタメサ
５０の形成のためのレジストパターン（幅Ｌ1、２μ
ｍ）８をダミー層７上に形成した後、レジストパターン
８をエッチングマスクとして、ＲＩＥ（リアクティブイ
オンエッチング）技術を用いて、ダミー層７を所定形状
にパターニングした。このあと、リン酸エッチャントを
用いて、ｎ+型ＧａＡｓエミッタコンタクト層５及びｎ
型ＡｌＧａＡｓエミッタ層４をエッチングすることによ
り、図１（ａ）に示されるようなエミッタメサ５０をｐ
型ＧａＡｓベース層３上に形成した。本明細書に於いて
は、このエミッタメサ５０とその上に設けられているダ
ミー層７とを総称して、エミッタ構造と称する。
５００ｎｍ）７を、プラズマＣＶＤ法により、ｎ+型Ｇ
ａＡｓエミッタコンタクト層５上に堆積した。ステッパ
を用いたフォトリソグラフィ技術により、エミッタメサ
５０の形成のためのレジストパターン（幅Ｌ1、２μ
ｍ）８をダミー層７上に形成した後、レジストパターン
８をエッチングマスクとして、ＲＩＥ（リアクティブイ
オンエッチング）技術を用いて、ダミー層７を所定形状
にパターニングした。このあと、リン酸エッチャントを
用いて、ｎ+型ＧａＡｓエミッタコンタクト層５及びｎ
型ＡｌＧａＡｓエミッタ層４をエッチングすることによ
り、図１（ａ）に示されるようなエミッタメサ５０をｐ
型ＧａＡｓベース層３上に形成した。本明細書に於いて
は、このエミッタメサ５０とその上に設けられているダ
ミー層７とを総称して、エミッタ構造と称する。
【００２２】レジストパターン８を除去した後、ステッ
パを用いたフォトリソグラフィ技術により、後に堆積す
るベース電極材料１２ａをリフトオフするためのレジス
トパターン９をダミー層７及びｐ型ＧａＡｓベース層３
上に形成した（図１（ｂ））。レジストパターン９の平
面形状は、ｐ型ＧａＡｓベース層３の上面に於いてベー
ス電極１２ｂが形成されるべき領域と、ダミー層７の上
面に於いてベース電極材料１２ａが堆積されるべき領域
とを定義する。より詳細にレジストパターン９の平面形
状を説明する。レジストパターン９に於て、ダミー層７
上に形成されている部分は、ダミー層７の上面を完全に
は覆わず、ダミー層７の上面の一部を露出させる。レジ
ストパターン９に於て、ダミー層７上に形成されている
部分の幅Ｌ2は、１μｍである。
パを用いたフォトリソグラフィ技術により、後に堆積す
るベース電極材料１２ａをリフトオフするためのレジス
トパターン９をダミー層７及びｐ型ＧａＡｓベース層３
上に形成した（図１（ｂ））。レジストパターン９の平
面形状は、ｐ型ＧａＡｓベース層３の上面に於いてベー
ス電極１２ｂが形成されるべき領域と、ダミー層７の上
面に於いてベース電極材料１２ａが堆積されるべき領域
とを定義する。より詳細にレジストパターン９の平面形
状を説明する。レジストパターン９に於て、ダミー層７
上に形成されている部分は、ダミー層７の上面を完全に
は覆わず、ダミー層７の上面の一部を露出させる。レジ
ストパターン９に於て、ダミー層７上に形成されている
部分の幅Ｌ2は、１μｍである。
【００２３】次に、図１（ｂ）に示されるように、レジ
ストパターン９の上面を覆うように、ベース電極材料
（Ａｕ／Ｚｎ）１２ａを半絶縁性ＧａＡｓ基板６上に形
成した。具体的には、ベース電極材料１２ａは、レジス
トパターン９の上面、ｐ型ＧａＡｓベース層３の上面に
於いてレジスト９に覆われていない領域、及びダミー層
７の上面に於いてレジスト９に覆われていない領域に蒸
着された。このあと、リフトオフ法により、レジストパ
ターン９及びその上に堆積された不要なベース電極材料
１２ａを除去した。この結果、ベース電極１２ｂが、エ
ミッタメサ５０の側面に対して自己整合的に、ｐ型Ｇａ
Ａｓベース層３上に形成された。また、同時に、ダミー
層７上には、中央部に幅１μｍの開口部を有するベース
電極材料が形成された（図１（ｂ））。この開口部の幅
は、幅Ｌ2の幅にほぼ等しい値を有している。
ストパターン９の上面を覆うように、ベース電極材料
（Ａｕ／Ｚｎ）１２ａを半絶縁性ＧａＡｓ基板６上に形
成した。具体的には、ベース電極材料１２ａは、レジス
トパターン９の上面、ｐ型ＧａＡｓベース層３の上面に
於いてレジスト９に覆われていない領域、及びダミー層
７の上面に於いてレジスト９に覆われていない領域に蒸
着された。このあと、リフトオフ法により、レジストパ
ターン９及びその上に堆積された不要なベース電極材料
１２ａを除去した。この結果、ベース電極１２ｂが、エ
ミッタメサ５０の側面に対して自己整合的に、ｐ型Ｇａ
Ａｓベース層３上に形成された。また、同時に、ダミー
層７上には、中央部に幅１μｍの開口部を有するベース
電極材料が形成された（図１（ｂ））。この開口部の幅
は、幅Ｌ2の幅にほぼ等しい値を有している。
【００２４】メサ構造を覆うように、ｐ型ＧａＡｓベー
ス層３上に平坦化用レジスト１１を形成したあと、酸素
系のエッチングガスを用いたエッチバック工程により、
平坦化用レジスト１１をその上面からエッチングした。
エッチングは、ダミー層７上に形成されたベース電極材
料１２ａが露出する迄行った（図１（ｃ））。
ス層３上に平坦化用レジスト１１を形成したあと、酸素
系のエッチングガスを用いたエッチバック工程により、
平坦化用レジスト１１をその上面からエッチングした。
エッチングは、ダミー層７上に形成されたベース電極材
料１２ａが露出する迄行った（図１（ｃ））。
【００２５】次に、０．５％緩衝フッ酸に８０秒間半絶
縁性ＧａＡｓ基板６を浸漬することにより、ダミー層７
をエッチングし、除去した。このとき、同時に、ダミー
層７上に残っていたベース電極材料１２ａは、リフトオ
フにより除去された（図１（ｄ））。このダミー層７を
完全に除去するのに要した時間は、ベース電極材料１２
ａに全く覆われていないダミー層（シリコン窒化膜、膜
厚５００ｎｍ）を０．５％緩衝フッ酸を用いてエッチン
グするのに要する時間とほぼ等しかった。これは、本実
施例では、ダミー層７上に形成されたベース電極材料１
２ａに開口部が設けられていたため、その開口部を介し
て、０．５％緩衝フッ酸とダミー層７との接触が充分に
行われ、それによって、ダミー層７のエッチングが効率
よく進行したためである。
縁性ＧａＡｓ基板６を浸漬することにより、ダミー層７
をエッチングし、除去した。このとき、同時に、ダミー
層７上に残っていたベース電極材料１２ａは、リフトオ
フにより除去された（図１（ｄ））。このダミー層７を
完全に除去するのに要した時間は、ベース電極材料１２
ａに全く覆われていないダミー層（シリコン窒化膜、膜
厚５００ｎｍ）を０．５％緩衝フッ酸を用いてエッチン
グするのに要する時間とほぼ等しかった。これは、本実
施例では、ダミー層７上に形成されたベース電極材料１
２ａに開口部が設けられていたため、その開口部を介し
て、０．５％緩衝フッ酸とダミー層７との接触が充分に
行われ、それによって、ダミー層７のエッチングが効率
よく進行したためである。
【００２６】発明者による実験の結果、ダミー層７の上
面に於いてベース電極材料１２ａに覆われている領域の
幅の大きさ（この大きさは、幅Ｌ1から幅Ｌ2を差し引い
た大きさに等しい）を、ダミー層７の厚さの２倍以下に
した場合、ダミー層７をエッチングするに要する時間
は、ベース電極材料１２ａに全く覆われていないダミー
層（シリコン窒化膜、膜厚５００ｎｍ）をエッチングす
るに要する時間とほぼ等しくなることがわかった。この
ため、エッチング時間の短縮という観点から、ダミー層
７の上面に於いてベース電極材料１２ａに覆われている
領域の幅は、ダミー層７の厚さの２倍以下にすることが
好ましい。
面に於いてベース電極材料１２ａに覆われている領域の
幅の大きさ（この大きさは、幅Ｌ1から幅Ｌ2を差し引い
た大きさに等しい）を、ダミー層７の厚さの２倍以下に
した場合、ダミー層７をエッチングするに要する時間
は、ベース電極材料１２ａに全く覆われていないダミー
層（シリコン窒化膜、膜厚５００ｎｍ）をエッチングす
るに要する時間とほぼ等しくなることがわかった。この
ため、エッチング時間の短縮という観点から、ダミー層
７の上面に於いてベース電極材料１２ａに覆われている
領域の幅は、ダミー層７の厚さの２倍以下にすることが
好ましい。
【００２７】図１（ｃ）に示されるように、エミッタ電
極材料１３ａを平坦化用レジスト１１及びｎ+型ＧａＡ
ｓエミッタコンタクト層５上に堆積した後、リフトオフ
法により、エミッタ電極１３ｂをｎ+型ＧａＡｓエミッ
タコンタクト層５上に形成した。
極材料１３ａを平坦化用レジスト１１及びｎ+型ＧａＡ
ｓエミッタコンタクト層５上に堆積した後、リフトオフ
法により、エミッタ電極１３ｂをｎ+型ＧａＡｓエミッ
タコンタクト層５上に形成した。
【００２８】フォトリソグラフィ工程と、リン酸エッチ
ャントを用いたエッチング工程とにより、ｐ型ＧａＡｓ
ベース層３及びｎ型ＧａＡｓコレクタ層２の所定部分を
エッチングした。こうして、ｐ型ＧａＡｓベース層３
は、メサ形状のベース領域に加工された。
ャントを用いたエッチング工程とにより、ｐ型ＧａＡｓ
ベース層３及びｎ型ＧａＡｓコレクタ層２の所定部分を
エッチングした。こうして、ｐ型ＧａＡｓベース層３
は、メサ形状のベース領域に加工された。
【００２９】コレクタ電極材料としてＡｕＧｅ／Ｎｉ／
Ａｕを、ｎ+型ＧａＡｓサブコレクタ層１上の所定領域
に蒸着し、コレクタ電極を形成した（図１（ｆ））。そ
の後、水素雰囲気で熱処理（３３０℃、１０秒間）する
ことにより、各電極のアロイ化を行い、セルフアライン
型のヘテロ接合バイポーラトランジスタを得た。
Ａｕを、ｎ+型ＧａＡｓサブコレクタ層１上の所定領域
に蒸着し、コレクタ電極を形成した（図１（ｆ））。そ
の後、水素雰囲気で熱処理（３３０℃、１０秒間）する
ことにより、各電極のアロイ化を行い、セルフアライン
型のヘテロ接合バイポーラトランジスタを得た。
【００３０】このように本実施例の製造方法によれば、
ダミー層７をエッチングするとき、平坦化用レジスト１
１の剥がれが生じにくいため、セルフアライン型のヘテ
ロ接合バイポーラトランジスタを歩留りよく、しかも、
製造工程数をそれほど増加させることなく、製造するこ
とができた。
ダミー層７をエッチングするとき、平坦化用レジスト１
１の剥がれが生じにくいため、セルフアライン型のヘテ
ロ接合バイポーラトランジスタを歩留りよく、しかも、
製造工程数をそれほど増加させることなく、製造するこ
とができた。
【００３１】本発明によれば、ダミー層７を除去するた
めのエッチングに関して、エッチャント及びエッチング
時間等のエッチング条件、ならびにダミー層の種類及び
厚さ等を比較的任意に選択することが可能となり、製造
工程に於ける工程マージンが拡大する。
めのエッチングに関して、エッチャント及びエッチング
時間等のエッチング条件、ならびにダミー層の種類及び
厚さ等を比較的任意に選択することが可能となり、製造
工程に於ける工程マージンが拡大する。
【００３２】本発明の製造方法は、本実施例で用いた系
と異なる他の格子整合系（例えば、ＩｎＧａＡｓ／Ｉｎ
ＡｌＡｓ系、ＩｎＧａＡｓ／ＩｎＰ系等）のヘテロバイ
ポーラトランジスタを製造する方法としても適してい
る。
と異なる他の格子整合系（例えば、ＩｎＧａＡｓ／Ｉｎ
ＡｌＡｓ系、ＩｎＧａＡｓ／ＩｎＰ系等）のヘテロバイ
ポーラトランジスタを製造する方法としても適してい
る。
【００３３】また、本発明の製造方法は、エミッタ層の
バンドギャップが比較的大きい、いわゆるシングルヘテ
ロバイポーラトランジスタ、また、コレクタ層のバンド
ギャップも大きい、いわゆるダブルヘテロバイポーラト
ランジスタを製造するのにも適用できる。
バンドギャップが比較的大きい、いわゆるシングルヘテ
ロバイポーラトランジスタ、また、コレクタ層のバンド
ギャップも大きい、いわゆるダブルヘテロバイポーラト
ランジスタを製造するのにも適用できる。
【００３４】酸素イオン、ボロンイオン、又は水素イオ
ン等のイオンを外部ベースに注入することにより、Ｃbc
（ベース−コレクタ間容量）を低減する工程と行っても
よい。また、イオン注入法を用いて、素子間分離を行っ
てもよい。これらの方法と本発明の方法とを複合させる
ことは製造技術上容易である。このため、本発明の方法
は、Ｃbc（ベース−コレクタ間容量）が低減された高速
トランジスタを製造する方法に適している。
ン等のイオンを外部ベースに注入することにより、Ｃbc
（ベース−コレクタ間容量）を低減する工程と行っても
よい。また、イオン注入法を用いて、素子間分離を行っ
てもよい。これらの方法と本発明の方法とを複合させる
ことは製造技術上容易である。このため、本発明の方法
は、Ｃbc（ベース−コレクタ間容量）が低減された高速
トランジスタを製造する方法に適している。
【００３５】なお、本実施例では、コレクタ、ベース及
びエミッタを、この順番で半導体基板上に形成したが、
この反対に、エミッタ、ベース及びコレクタを、この順
番で半導体基板上に形成してもよい。この場合、コレク
タ（コレクタメサ）がメサ構造を構成する。また、半導
体層の導電型を、実施例の導電型から反転させてもよ
い。また、導電性基板を用いてサブコレクタ層１を成長
させる工程を省略してもよい。この場合、各電極とのコ
ンタクト部分は、導電性基板に形成する。
びエミッタを、この順番で半導体基板上に形成したが、
この反対に、エミッタ、ベース及びコレクタを、この順
番で半導体基板上に形成してもよい。この場合、コレク
タ（コレクタメサ）がメサ構造を構成する。また、半導
体層の導電型を、実施例の導電型から反転させてもよ
い。また、導電性基板を用いてサブコレクタ層１を成長
させる工程を省略してもよい。この場合、各電極とのコ
ンタクト部分は、導電性基板に形成する。
【００３６】
【発明の効果】本発明によれば、ダミー層をエッチング
するとき、平坦化用被膜の剥がれが生じにくく、歩留り
良く半導体装置を製造することのできる。このため、本
発明によれば、セルフアライン型のヘテロ接合バイポー
ラトランジスタを、歩留りよく、しかも、製造工程数を
それほど増加させることなく、製造することができるの
で、量産性が向上し、製造コストが低減される。
するとき、平坦化用被膜の剥がれが生じにくく、歩留り
良く半導体装置を製造することのできる。このため、本
発明によれば、セルフアライン型のヘテロ接合バイポー
ラトランジスタを、歩留りよく、しかも、製造工程数を
それほど増加させることなく、製造することができるの
で、量産性が向上し、製造コストが低減される。
【図１】（ａ）から（ｆ）は、本発明による実施例の主
要各工程段階に於けるセルフアライン型ヘテロ接合バイ
ポーラトランジスタの一部を示す断面図である。
要各工程段階に於けるセルフアライン型ヘテロ接合バイ
ポーラトランジスタの一部を示す断面図である。
【図２】（ａ）から（ｃ）は、従来技術の主要各工程段
階に於けるセルフアライン型ヘテロ接合バイポーラトラ
ンジスタの一部を示す断面図である。
階に於けるセルフアライン型ヘテロ接合バイポーラトラ
ンジスタの一部を示す断面図である。
【図３】セルフアライン型ヘテロ接合バイポーラトラン
ジスタの一部を示す断面図である。
ジスタの一部を示す断面図である。
１ サブコレクタ層 ２ コレクタ層 ３ ベース層 ４ エミッタ層 ５ エミッタコンタクト層 ６ 半絶縁性ＧａＡｓ基板 ７ ダミー層 ８ レジストパターン ９ レジストパターン １１ 平坦化用レジスト １２ａ ベース電極材料 １２ｂ ベース電極 １３ａ エミッタ電極材料 １３ｂ エミッタ電極 １４ コレクタ電極 ２１ 平坦化用レジスト ５０ エミッタメサ
Claims (1)
- 【請求項１】半導体基板上に、第１の導電型を有する第
１の半導体層、第２の導電型を有する第２の半導体層、
第１の導電型を有する第３の半導体層、及びダミー層を
順次形成する積層工程と、該ダミー層と該第３の半導体
層とをパターニングし、該ダミー層と該第３の半導体層
とからなるメサ構造を該第２の半導体層上に形成するメ
サ構造形成工程と、該第２の半導体層の上面に、該メサ
構造に対して自己整合的にベース電極を形成し、同時
に、開口部を有するベース電極材料を該ダミー層の上面
に形成するベース電極形成工程と、該ダミー層をエッチ
ングすることにより、該メサ構造から該ダミー層及び該
ダミー層上の該ベース電極材料を除去するダミー層エッ
チング工程と、該ダミー層の除去により露出した該第３
の半導体層の上面に、電極を形成する電極形成工程と、
を包含する半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3037271A JP2618539B2 (ja) | 1991-03-04 | 1991-03-04 | 半導体装置の製造方法 |
| US07/843,346 US5252500A (en) | 1991-03-04 | 1992-02-28 | Method of fabricating a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3037271A JP2618539B2 (ja) | 1991-03-04 | 1991-03-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04275433A JPH04275433A (ja) | 1992-10-01 |
| JP2618539B2 true JP2618539B2 (ja) | 1997-06-11 |
Family
ID=12493014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3037271A Expired - Fee Related JP2618539B2 (ja) | 1991-03-04 | 1991-03-04 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5252500A (ja) |
| JP (1) | JP2618539B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5700701A (en) * | 1992-10-30 | 1997-12-23 | Texas Instruments Incorporated | Method for reducing junction capacitance and increasing current gain in collector-up bipolar transistors |
| US5434091A (en) * | 1992-10-30 | 1995-07-18 | Texas Instruments Incorporated | Method for making collector up bipolar transistors having reducing junction capacitance and increasing current gain |
| US5804487A (en) * | 1996-07-10 | 1998-09-08 | Trw Inc. | Method of fabricating high βHBT devices |
| KR100332834B1 (ko) * | 2000-03-29 | 2002-04-15 | 윤덕용 | 비등방성 식각을 이용한 서브마이크론 게이트 제조 방법 |
| US6610143B2 (en) * | 2001-01-16 | 2003-08-26 | Semiconductor Components Industries Llc | Method of manufacturing a semiconductor component |
| US6605519B2 (en) * | 2001-05-02 | 2003-08-12 | Unaxis Usa, Inc. | Method for thin film lift-off processes using lateral extended etching masks and device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4593457A (en) * | 1984-12-17 | 1986-06-10 | Motorola, Inc. | Method for making gallium arsenide NPN transistor with self-aligned base enhancement to emitter region and metal contact |
| JPS63138774A (ja) * | 1986-12-01 | 1988-06-10 | Matsushita Electric Ind Co Ltd | ヘテロ接合バイポ−ラトランジスタの製造方法 |
| JPH0824127B2 (ja) * | 1987-07-24 | 1996-03-06 | 松下電器産業株式会社 | バイポ−ラトランジスタの製造方法 |
| JPH0290626A (ja) * | 1988-09-28 | 1990-03-30 | Nec Corp | 半導体装置の製造方法 |
| US4954457A (en) * | 1988-10-31 | 1990-09-04 | International Business Machines Corporation | Method of making heterojunction bipolar transistors |
| DE59005820D1 (de) * | 1990-01-08 | 1994-06-30 | Siemens Ag | Verfahren zur Herstellung eines selbstjustierten Emitter-Basis-Komplexes. |
-
1991
- 1991-03-04 JP JP3037271A patent/JP2618539B2/ja not_active Expired - Fee Related
-
1992
- 1992-02-28 US US07/843,346 patent/US5252500A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04275433A (ja) | 1992-10-01 |
| US5252500A (en) | 1993-10-12 |
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