KR100332834B1 - 비등방성 식각을 이용한 서브마이크론 게이트 제조 방법 - Google Patents
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- 238000005530 etching Methods 0.000 title claims abstract description 28
- 238000000034 method Methods 0.000 title claims abstract description 27
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 239000004065 semiconductor Substances 0.000 claims abstract description 7
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims description 24
- 229920002120 photoresistant polymer Polymers 0.000 claims description 15
- 239000002184 metal Substances 0.000 claims description 12
- 238000000151 deposition Methods 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 5
- 238000000347 anisotropic wet etching Methods 0.000 abstract description 4
- 230000015572 biosynthetic process Effects 0.000 abstract description 4
- 230000000694 effects Effects 0.000 abstract description 3
- 238000010894 electron beam technology Methods 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/6631—Bipolar junction transistors [BJT] with an active layer made of a group 13/15 material
- H01L29/66318—Heterojunction transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
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Abstract
본 발명은 반도체 소자의 서브마이크론 게이트 전극에 관한 것으로서, 특히 비등방성 식각을 이용하여 자기 정렬이 가능한 서브마이크론 게이트 제조 방법에 관한 것이다.
종래 자기 정렬이 가능한 서브마이크론 게이트를 형성하기 위해서는 전자선 직접 쓰기(e-beam direct writing), 스텝퍼(stepper)와 같은 고가의 장비를 필요로 하거나, 자기 정렬을 위해서는 측벽(side-wall) 형성과 같은 복잡한 공정을 필요로 하기 때문에 제조단가가 높아지는 단점을 가지고 있었다.
이에 본 발명은 기존의 값싼 접촉 정렬기(contact aligner)와 간단한 비등방성 습식 식각 공정만을 가지고도 신뢰도 높은 서브마이크론 게이트를 형성함으로써 제조단가를 낮춘다. 또한 본 발명은 형성된 게이트를 이용하여 자기 정렬(self-align)이 가능하여 HBT(Hetro Bipolar Transistor)소자에서 베이스 전극형성시 베이스와 에미터사이의 거리를 최대한 줄일 수 있어서 베이스(base)저항을 줄이는 효과도 아울러 갖는다.
Description
본 발명은 반도체 소자의 서브마이크론 게이트 전극에 관한 것으로서, 특히 비등방성 식각을 이용하여 자기 정렬이 가능한 서브마이크론 게이트 제조 방법에 관한 것이다.
무선통신분야의 혁신적인 기술의 발전으로 인하여, 밀리미터파를 이용한 초고속 광대역 통신망에 대한 수요가 증가하고 있으며, 28GHz 'Ka-band'를 이용하여 반경 2∼7Km내에서 동시에 음성, 화상회의, 디지털 신호를 1.3GHz 대역폭으로 전송하는 LMDS(Local Multipoint Distribution Services )는 그 좋은 예가 될 것이다. 그런데, 이와 같은 초고속 광대역 통신망을 구축하기 위해서는 이 주파수대역에서 동작하는 초고주파소자의 개발과 소자의 소형화, 고성능화가 매우 중요하다. 이에이를 위한 많은 연구들이 진행되고 있으며 특히 서브마이크론 게이트를 가지는 소자에 대한 관심이 증대되고 있다.
서브마이크론 게이트와 관련된 종래 기술로는 미국특허 US05,288,654(발명의 명칭 : Method of making a mushroom-shpaed gate electrode of semiconductor device), US05,053,348(발명의 명칭 : Fabrication of self-aligned, T-gate HEMT) 등이 있다. 이들 발명은 서브마이크론 게이트를 만들기 위해서 전자빔묘화방법이나 축소노광법과 같은 고가의 노광과정을 필요로 하며, 여러번의 노광과정, 증착, 식각 등 여러 반도체공정을 필요로 한다. 또한 자기 정렬을 하기 위해서는 측벽(side-wall) 형성과 같은 여러 반도체 공정을 필요로 한다.
다른 종래 기술로는 서브마이크론 게이트를 형성하기 위하여 여러번의 전자빔 묘화법을 이용하고, 자기 정렬을 위해서 유전물질을 이용하여 측벽을 형성시키는 방법이 다음의 참조문헌에 자세하게 기재되어 있다.
[참조문헌]
1. A dielectric-defiend process for the formation of T-gate field-effect transistors. G.M. Metze. IEEE MGWL. Vol.1, No.8, August 1991.
2. High-Frequency Low power IC's in a Scaled Submicrometer HBT technology. IEEE MTT. Vol.45, NO.12, Dec. 1997
그러나, 상기한 바와 같은 종래 기술은 자기 정렬이 가능한 서브마이크론 게이트를 형성하기 위해서는 전자빔 직접 쓰기(e-beam direct writing),스텝퍼(stepper)와 같은 고가의 장비를 필요로 하거나, 측벽 형성과 같은 복잡한 공정을 필요로 하기 때문에, 제작단가가 높아지는 단점을 가지고 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 간단한 공정으로 자기 정렬이 가능하고 신뢰도 높은 서브마이크론 게이트 제조 방법을 제공하는 데 그 목적이 있다.
도 1은 본 발명에 필요한 기본 적층구조를 나타낸 도면
도 2는 기존의 접촉 정렬기(contact aligner)를 이용하여 포토레지스트(21) 패터닝한 도면
도 3은 제1 InGaAs층(12)을 선택적으로 습식 식각한 단면도
도 4는 제1 InP층(13)을 선택적으로 비등방성 습식 식각한 단면도
도 5는 도 4에 게이트 형성을 위한 금속(51)을 전면에 증착한 단면도
도 6은 포토레지스트(21)를 리프트 오프(lift-off)하여 V형 게이트(61)가 형성된 단면도
도 7은 제1 InGaAs층(12)과 제1 InP 층(13)을 순차적으로 제거한 후의 단면도
도 8은 도 7에 의해서 형성된 V형 게이트(51)를 마스크로 사용하여 제2 InGaAs층(14)과 제2 InP 층(15)을 비등방성 습식 식각한 단면도
도 9는 자기 정렬을 통해서 완성된 소자의 단면도
* 도면의 주요부분에 대한 부호의 설명 *
11 : InP 기판
12, 14, 16 : 제1, 2, 3 InGaAs층
13, 15 : 제1, 2 InP 층
51 : 접촉 금속
61 : 게이트
상기한 목적을 달성하기 위한 본 발명의 게이트 제조 방법은 반도체 기판 위에 베이스 영역, 에미터 영역 및 에미터 캡 영역이 순차적으로 형성된 HBT(Hetro Bipolar Transistor) 구조 위에 더미 에미터(dummy emitter)를 적층하는 제1공정; 상기 더미 에미터 위에 접촉 정렬기를 이용하여 1 마이크론 정도의 선폭을 포토레지스트를 사용하여 정의하는 제2공정; 정의된 부분의 더미 에미터를 선택적으로 비등방성 식각하여 식각된 바닥면이 포토레지스트에 정의된 선폭(L1) 보다 작은 선폭(L2)이 되도록 만드는 제3공정; 및 그 위에 접촉 금속을 증착하여 게이트를 형성하는 제4공정을 포함하는 것을 특징으로 한다.
또한 본 발명은 게이트가 형성된 소자 위에 접촉 금속을 증착함으로써 게이트를 자기 정렬하는 것을 특징으로 한다.
본 발명은 자기 정렬이 가능하여 HBT소자에서 베이스 전극형성시 베이스와에미터사이의 거리를 최대한 줄일 수 있어서 베이스저항을 줄이는 역할을 할 수 있는 장점을 가지고 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 1 내지 도 9는 본 발명의 실시예에 따른 게이트 제조와 자기 정렬 과정을 순차적으로 나타낸 것이다.
도 1은 본 발명에 필요한 적층구조로서 일반적인 InP/InGaAs HBT 구조위에 더미 에미터(dummy emitter)가 적층된 것을 나타낸 것이다. 이는 도면에서 보듯이 철 첨가(Fe-doped) InP 기판(11) 위에 InGaAs 층(12, 14, 16)과 InP 층(13, 15)을 MOCVD, MBE와 같은 적층성장법을 이용하여 교대로 적층하여 형성한다.
여기서 제2 InP층(15)은 에미터 영역을, 제2 InGaAs층(14)은 에미터 캡 영역을, 제3 InGaAs층(16)은 베이스 영역을, 제1 InGaAs층(12)과 제1 InP층(13)은 더미 에미터 영역을 각각 나타내며, 제1 InP층(13)의 두께(H1)는 제2 InP층(15)의 두께(H2) 보다 두껍게 한다. 이는 자기 정렬이 가능한 구조를 만들기 위해서이다. 다시 말해, 후술하는 도 8에서 L2 < L3 < L1 의 조건을 만족하도록 하기 위함이다.
이어서 도 2와 같이, 종래의 접촉 정렬기를 이용하여 게이트가 형성될 공간을 정의하기 위하여 대략 1㎛정도의 폭을 가지는 선을 포토레지스트(21)를 사용하여 패터닝한다. 이때 선폭 L1은 접촉 정렬기의 분해능(resolution)에 제한된다.
다음, 도 3과 같이 도 2에서 형성된 포토레지스트(21)를 마스크로 사용하여 제1 InGaAs층(12)을 선택적으로 식각한다. 이 때 식각액으로는 H3PO4:H2O2:H2O을 사용하여, 제1 InP층(13)에 거의 영향을 주지 않으면서, 제1 InGaAs층(12)을 선택적으로 식각하게 된다.
이어서, 도 4와 같이 제1 InP층(13)을 식각한다. 이 때, 사용된 식각액은 제1, 2 InGaAs층(12, 14)에 거의 영향을 주지 않으면서, 선택적으로 제1 InP층(13)을 식각하는 HCl:H3PO4가 사용된다. 도면에서 보듯이 식각단면은 등방성 식각이 되지 않고, 격자 방향에 따른 식각속도 차이로 인해 격자방향에 따라 다르게 식각되는 비등방성 식각특성을 가지게 된다.
제1 InGaAs층(12)을 마스크로 사용하게 되면 제1 InGaAs층(12)이 개방된 곳부터 식각이 일어나면서, 제2 InGaAs층(14) 및 제2 InP층(15)은 거의 식각이 일어나지 않고, 도 4에서 처럼 비등방성 식각이 일어나, 식각 단면은 경사각도(θ)를 가지면서 제2 InGaAs층(14)에 의해서 식각이 멈추게 된다.
이 때 경사각도(θ)는 식각액의 종류, 농도 및 온도 등에 의해 결정된다.
또한, 식각된 바닥면 L2의 크기는 L1, H1, θ에 의해서 결정되어지는데, L2 = L1 - 2 × H1/tanθ가 된다. 이와 같이 L1, H1, θ의 크기를 조절하게 되면 서브마이크론 크기의 L2 영역을 정의 할 수 있게 된다.
계속하여, 도 4에 의해서 형성된 소자전면에 접촉 금속(contact metal, 51)을 전자선 증착기(electron-beam evaporator) 또는 열 증착기(thermal evaporator)를 사용하여 전면에 증착한다(도 5 참조). 이때 식각된 면에 증착되는 접촉 금속은 비등방성 식각에 의한 각도와 같은 V 자 모양으로 증착된다.
그런 다음, 도 6과 같이 포토레지스트(21) 위의 접촉 금속(51) 및 포토레지스트(21)를 리프트 오프(lift-off)한다.
그리고, 도 7과 같이 제1 InGaAs층(12)과 제1 InP층(13)을 각각 선택적으로 식각하여 게이트(61)를 형성한 후, 도 8과 같이 형성된 게이트(61)를 마스크로 하여 그 밑에 있는 제2 InGaAs층(14)과 제2 InP층(15)을 순차적으로 비등방성 습식 식각한다. 이때 제1, 2 InGaAs층(12, 14)의 식각액으로는 H3PO4:H2O2:H2O을 사용하고, 제1, 2 InP층(13, 15)의 식각액으로는 HCl:H3PO4를 사용하여 방향성을 가지면서 도면과 같은 모습을 가지게 된다. 이 때, L3 역시 L1,θ,H2에 의해서 결정되며 L3 = L1 - 2 × H2/tanθ 로 나타낼 수 있는데, H2가 H1보다 작기 때문에 L2 보다는 크지만 L1 보다는 작은 크기를 가지게 된다. 여기서의 θ는 L2를 결정할 때의 θ와 동일하다
그래서, 게이트(61)영역이 L3의 영역을 포함하게 되어 자기 정렬이 가능하게 된다.
마지막으로 도 9와 같이 게이트(61)의 자기 정렬을 위해 도 8에서 형성된 소자위에 접촉 금속(91)을 증착한다.
상술한 바와 같은 본 발명은 서브마이크론 게이트 형성을 위해서 별도의 장치 없이 비등방성 습식식각과 기존의 노광법을 이용하기 때문에 제조 공정이 간단하여 제조비용를 절감할 수 있다.
또한 서브마이크론 V형 게이트를 이용하여 자기 정렬이 가능하므로, HBT소자에서 베이스 전극형성시 베이스와 에미터사이의 거리를 최대한 줄일 수 있어서 베이스 저항을 줄이는 효과가 있다.
이상에서 본 발명에 대한 기술사상을 첨부도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한, 이 기술분야의 통상의 지식을 가진 자라면 누구나 본 발명의 기술사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.
Claims (7)
- 서브마이크론 게이트를 제조하는 방법에 있어서,반도체 기판 위에 베이스 영역, 에미터 영역 및 에미터 캡 영역이 순차적으로 형성된 HBT(Hetro Bipolar Transistor) 구조 위에 더미 에미터(dummy emitter)를 적층하는 제1공정;상기 더미 에미터 위에 접촉 정렬기를 이용하여 1 마이크론 정도의 선폭을 포토레지스트를 사용하여 정의하는 제2공정;정의된 부분의 더미 에미터를 선택적으로 비등방성 식각하여 식각된 바닥면이 포토레지스트에 정의된 선폭(L1) 보다 작은 선폭(L2)이 되도록 만드는 제3공정; 및그 위에 접촉 금속을 증착하여 게이트를 형성하는 제4공정을 포함하는 것을 특징으로 하는 비등방성 식각을 이용한 서브마이크론 게이트 제조 방법.
- 제1항에 있어서,상기 제4공정 후에, 형성된 소자 전면에 접촉 금속을 증착하여 게이트를 자기 정렬하는 제5공정을 포함하는 것을 특징으로 하는 서브마이크론 게이트 제조 방법.
- 제1항 또는 제2항에 있어서,상기 제1공정에서 형성되는 더미 에미터 영역의 두께(H1)가 에미터 영역의 두께(H2) 보다 두꺼운 것을 특징으로 하는 비등방성 식각을 이용한 서브마이크론 게이트 제조 방법.
- 제1항 또는 제2항에 있어서,상기 제3공정에서 식각된 바닥면 L2의 크기는,포토레지스트에 정의된 선폭(L1), 더미 에미터 영역의 두께(H1) 및 비등방성 식각에 의한 식각 경사각도(θ)를 조절함으로써 서브마이크론 크기가 되도록 하는 것을 특징으로 하는 비등방성 식각을 이용한 서브마이크론 게이트 제조 방법.
- 제1항 또는 제2항에 있어서,상기 제1공정은, InP 기판(11) 위에 InGaAs층(12, 14, 16)과 InP 층(13, 15)을 번갈아 적층하며,제3 InGaAs층(16)은 베이스 영역, 제2 InP층(15)은 에미터 영역, 제2 InGaAs층(14)은 에미터 캡 영역, 그리고 제1 InP층(13)과 제1 InGaAs층(12)은 더미 에미터 영역을 이루는 것을 특징으로 하는 비등방성 식각을 이용한 서브마이크론 게이트 제조 방법.
- 제1항 또는 제2항에 있어서,상기 제4공정은,상기 제3공정에서 형성된 소자전면에 접촉 금속(51)을 증착한 후,포토레지스트(21) 위의 접촉 금속(51) 및 포토레지스트(21)를 리프트 오프하고,더미 에미터 영역을 선택적으로 식각하여 게이트를 형성한 다음,형성된 게이트를 마스크로 하여 HBT 구조의 에미터 캡 영역과 에미터 영역을 선택적으로 비등방성 식각함으로써 게이트를 형성하는 것을 특징으로 비등방성 식각을 이용한 서브마이크론 게이트 제조 방법.
- 제6항에 있어서,상기 HBT 구조의 에미터 캡 영역과 에미터 영역의 선택적 비등방성 식각에 의해 남겨진 에미터 영역의 바닥면 L3의 크기는,포토레지스트에 정의된 선폭(L1), 에미터 영역의 두께(H2) 및 비등방성 식각에 의한 식각 경사각도(θ)를 조절함으로써 포토레지스트에 정의된 선폭(L1) 보다는 작고 상기 제3공정에서 식각된 바닥면 L2 보다 큰 서브마이크론 크기가 되도록하는 것을 특징으로 하는 비등방성 식각을 이용한 서브마이크론 게이트 제조 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000016066A KR100332834B1 (ko) | 2000-03-29 | 2000-03-29 | 비등방성 식각을 이용한 서브마이크론 게이트 제조 방법 |
| JP2000374444A JP3333997B2 (ja) | 2000-03-29 | 2000-12-08 | 非等方性エッチングを含むサブミクロンゲートの製造方法 |
| US09/749,785 US6372594B2 (en) | 2000-03-29 | 2000-12-28 | Fabrication method of submicron gate using anisotropic etching |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000016066A KR100332834B1 (ko) | 2000-03-29 | 2000-03-29 | 비등방성 식각을 이용한 서브마이크론 게이트 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010093444A KR20010093444A (ko) | 2001-10-29 |
| KR100332834B1 true KR100332834B1 (ko) | 2002-04-15 |
Family
ID=19659620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000016066A KR100332834B1 (ko) | 2000-03-29 | 2000-03-29 | 비등방성 식각을 이용한 서브마이크론 게이트 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6372594B2 (ko) |
| JP (1) | JP3333997B2 (ko) |
| KR (1) | KR100332834B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US20040018738A1 (en) * | 2002-07-22 | 2004-01-29 | Wei Liu | Method for fabricating a notch gate structure of a field effect transistor |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2228617A (en) * | 1989-02-27 | 1990-08-29 | Philips Electronic Associated | A method of manufacturing a semiconductor device having a mesa structure |
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-
2000
- 2000-03-29 KR KR1020000016066A patent/KR100332834B1/ko not_active IP Right Cessation
- 2000-12-08 JP JP2000374444A patent/JP3333997B2/ja not_active Expired - Fee Related
- 2000-12-28 US US09/749,785 patent/US6372594B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001284365A (ja) | 2001-10-12 |
| KR20010093444A (ko) | 2001-10-29 |
| US20010026985A1 (en) | 2001-10-04 |
| JP3333997B2 (ja) | 2002-10-15 |
| US6372594B2 (en) | 2002-04-16 |
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