JP3153560B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3153560B2 JP3153560B2 JP10241491A JP10241491A JP3153560B2 JP 3153560 B2 JP3153560 B2 JP 3153560B2 JP 10241491 A JP10241491 A JP 10241491A JP 10241491 A JP10241491 A JP 10241491A JP 3153560 B2 JP3153560 B2 JP 3153560B2
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- semiconductor device
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Description
【０００１】
【産業上の利用分野】本発明は、マイクロ波増幅に用い
ることのできる半導体装置およびその製造方法に関す
る。
ることのできる半導体装置およびその製造方法に関す
る。
【０００２】
【従来の技術】近年、衛星通信，移動体通信等のマイク
ロ波通信が広く利用されるようになり、これらに用いる
半導体素子に対してより高い特性が要求されている。こ
れらの半導体素子としてヒ化ガリウム等の化合物半導体
を用いた電界効果トランジスタが広く用いられており、
なかでもヘテロ接合電界効果トランジスタは高遮断周波
数，低雑音等の優れた特性を有している。従来のヘテロ
接合電界効果トランジスタの製造方法は図２に示すよう
なものである。同図において１１は半絶縁性のＧａＡｓ
基板で、ＭＢＥにより、アンドープのＧａＡｓバッファ
層１２が５０００Å、１×１０18の濃度にドープしたｎ
型ＡｌＧａＡｓ電子供給層１３が５００Å、２×１０18
の濃度にドープしたｎ型ＧａＡｓキャップ層１４が１５
００Åエピ成長されている。まず、フォトレジストをマ
スクとしてトランジスタの領域以外の活性層をメサエッ
チングにより除去し、つぎに酸化膜ＳｉＯ2１５を堆積
後、ソース電極１６，トレンド電極１７をフォトレジス
トをマスクとしてＡｕＧｅＮｉ／Ａｕを加熱真空蒸着
し、リフトオフすることによって形成する。つぎにＰＭ
ＭＡ等のＥＢ露光用のフォトレジスト１８を塗布しこれ
にＥＢ露光しゲート電極パタンを形成する。この後、上
記のフォトレジスト１８をマスクとしてＧａＡｓキャッ
プ層１４をエッチングし、ゲート電極１９をＴｉ／Ａｌ
をＥＢ蒸着しリフトオフすることによって形成する。
ロ波通信が広く利用されるようになり、これらに用いる
半導体素子に対してより高い特性が要求されている。こ
れらの半導体素子としてヒ化ガリウム等の化合物半導体
を用いた電界効果トランジスタが広く用いられており、
なかでもヘテロ接合電界効果トランジスタは高遮断周波
数，低雑音等の優れた特性を有している。従来のヘテロ
接合電界効果トランジスタの製造方法は図２に示すよう
なものである。同図において１１は半絶縁性のＧａＡｓ
基板で、ＭＢＥにより、アンドープのＧａＡｓバッファ
層１２が５０００Å、１×１０18の濃度にドープしたｎ
型ＡｌＧａＡｓ電子供給層１３が５００Å、２×１０18
の濃度にドープしたｎ型ＧａＡｓキャップ層１４が１５
００Åエピ成長されている。まず、フォトレジストをマ
スクとしてトランジスタの領域以外の活性層をメサエッ
チングにより除去し、つぎに酸化膜ＳｉＯ2１５を堆積
後、ソース電極１６，トレンド電極１７をフォトレジス
トをマスクとしてＡｕＧｅＮｉ／Ａｕを加熱真空蒸着
し、リフトオフすることによって形成する。つぎにＰＭ
ＭＡ等のＥＢ露光用のフォトレジスト１８を塗布しこれ
にＥＢ露光しゲート電極パタンを形成する。この後、上
記のフォトレジスト１８をマスクとしてＧａＡｓキャッ
プ層１４をエッチングし、ゲート電極１９をＴｉ／Ａｌ
をＥＢ蒸着しリフトオフすることによって形成する。
【０００３】
【発明が解決しようとする課題】上記従来のものは、ゲ
ート長がゲートパタンを形成するときのフォトレジスト
の寸法と同一であり、ゲート長が露光技術によって得ら
れる寸法によって制限されており、この寸法以下のゲー
ト長を得ることができなかった。
ート長がゲートパタンを形成するときのフォトレジスト
の寸法と同一であり、ゲート長が露光技術によって得ら
れる寸法によって制限されており、この寸法以下のゲー
ト長を得ることができなかった。
【０００４】本発明は上記の点に鑑み、ゲートパタンを
形成するときのフォトレジストの寸法よりも短い、ゲー
ト長のゲート電極を有する半導体装置およびその製造方
法を提供することを目的とする。
形成するときのフォトレジストの寸法よりも短い、ゲー
ト長のゲート電極を有する半導体装置およびその製造方
法を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上の所定の膜にフォトリソグラフ
ィー技術により開口部を形成する工程と、前記半導体基
板上のソース電極、ドレイン電極をそれぞれ左右対称の
位置に形成する工程と、前記開口部上に立てた垂直面に
対して一方向に傾いた方向から絶縁物を真空蒸着する工
程と、続いて前記垂直面の一方向とは反対の対称方向か
ら前記絶縁物を真空蒸着する工程と、前記半導体基板上
に立てた法線方向より、ゲート電極となる材料を真空蒸
着する工程とを有するものである。
造方法は、半導体基板上の所定の膜にフォトリソグラフ
ィー技術により開口部を形成する工程と、前記半導体基
板上のソース電極、ドレイン電極をそれぞれ左右対称の
位置に形成する工程と、前記開口部上に立てた垂直面に
対して一方向に傾いた方向から絶縁物を真空蒸着する工
程と、続いて前記垂直面の一方向とは反対の対称方向か
ら前記絶縁物を真空蒸着する工程と、前記半導体基板上
に立てた法線方向より、ゲート電極となる材料を真空蒸
着する工程とを有するものである。
【０００６】
【作用】この構成によって、露光技術による寸法より小
さいゲート長を有するゲート電極が得られ、トランジス
タの特性向上につながる。
さいゲート長を有するゲート電極が得られ、トランジス
タの特性向上につながる。
【０００７】
【実施例】図１に本発明の一実施例を示す。同図におい
て従来例の図２と同一部分には同一番号を付し、説明を
省略する。すなわち本発明の特徴はゲート電極パタンを
形成し、フォトレジスト１８をマスクとして酸化膜１５
を弗酸で除去し、ＧａＡｓキャップ層１４を酒石酸でエ
ッチングした後、ソース電極１６，ドレイン電極１７を
左右対称の位置に置き、ゲートパタン上に立てた垂直面
に対し、１０度傾けた方向からチタンＴｉを５００Å真
空蒸着し、その後続いて前述の垂直面に対し、反対側の
対称方向より同じようにチタンＴｉを５００Å真空蒸着
することである。その結果ゲート電極パタン内にＧａＡ
ｓキャップ層１４の両側壁にゲート長短縮用チタン膜１
が形成される。この後Ｃｒ／Ａｕを半導体基板に対し法
線方向より厚さ５００Å／５００Åで真空蒸着してゲー
ト電極２を得る。つぎにフォトレジスト１８を除去した
後、チタン膜１を水と弗酸を１対１００の割合で混合し
た溶液でエッチングする。このような製造方法で作製し
た場合、チタン膜１を基板面の斜め方向より２回、真空
蒸着したことによりチタン膜１がフォトレジスト１８の
開口部の中心からずれた位置に蒸着され、一回目に蒸着
されたチタン膜１と二回目に蒸着されたチタン膜１の間
にフォトレジスト１８で形成された開口パタンよりも細
い開口パタンが形成される。一回目に蒸着されたチタン
膜１と二回目に蒸着されたチタン膜１の間に形成された
開口パタンの寸法Ｌ′は、フォトレジスト１８の開口パ
タンの寸法Ｌ、フォトレジスト１８の厚さをＴｒ、酸化
膜１５の厚みをＴｓ、ＧａＡｓキャップ層１４の厚みを
Ｔｃ、斜め蒸着の角度をθとすると次式で表せる。
て従来例の図２と同一部分には同一番号を付し、説明を
省略する。すなわち本発明の特徴はゲート電極パタンを
形成し、フォトレジスト１８をマスクとして酸化膜１５
を弗酸で除去し、ＧａＡｓキャップ層１４を酒石酸でエ
ッチングした後、ソース電極１６，ドレイン電極１７を
左右対称の位置に置き、ゲートパタン上に立てた垂直面
に対し、１０度傾けた方向からチタンＴｉを５００Å真
空蒸着し、その後続いて前述の垂直面に対し、反対側の
対称方向より同じようにチタンＴｉを５００Å真空蒸着
することである。その結果ゲート電極パタン内にＧａＡ
ｓキャップ層１４の両側壁にゲート長短縮用チタン膜１
が形成される。この後Ｃｒ／Ａｕを半導体基板に対し法
線方向より厚さ５００Å／５００Åで真空蒸着してゲー
ト電極２を得る。つぎにフォトレジスト１８を除去した
後、チタン膜１を水と弗酸を１対１００の割合で混合し
た溶液でエッチングする。このような製造方法で作製し
た場合、チタン膜１を基板面の斜め方向より２回、真空
蒸着したことによりチタン膜１がフォトレジスト１８の
開口部の中心からずれた位置に蒸着され、一回目に蒸着
されたチタン膜１と二回目に蒸着されたチタン膜１の間
にフォトレジスト１８で形成された開口パタンよりも細
い開口パタンが形成される。一回目に蒸着されたチタン
膜１と二回目に蒸着されたチタン膜１の間に形成された
開口パタンの寸法Ｌ′は、フォトレジスト１８の開口パ
タンの寸法Ｌ、フォトレジスト１８の厚さをＴｒ、酸化
膜１５の厚みをＴｓ、ＧａＡｓキャップ層１４の厚みを
Ｔｃ、斜め蒸着の角度をθとすると次式で表せる。
【０００８】 Ｌ′＝２ｔａｎθ（Ｔｒ＋Ｔｓ＋Ｔｃ）−Ｌ （１） 上記実施例において、フォトレジスト１８の開口パタン
の寸法Ｌを０．２５ミクロンとするとＬ′５００Åとな
る。なお、本実施例ではゲート長短縮用の材料としてチ
タン膜を用いた場合を示したが、その他の金属でもよ
く、また絶縁物を用いてもよい。絶縁物を用いた場合に
は最後に除去する必要はない。
の寸法Ｌを０．２５ミクロンとするとＬ′５００Åとな
る。なお、本実施例ではゲート長短縮用の材料としてチ
タン膜を用いた場合を示したが、その他の金属でもよ
く、また絶縁物を用いてもよい。絶縁物を用いた場合に
は最後に除去する必要はない。
【０００９】
【発明の効果】以上のように本発明はゲート電極の下部
層に接するゲート長が、そのゲート電極の下部層に接し
ない上部寸法よりも短くなっている構成によるので、露
光技術による限界の寸法より小さいゲート長のゲート電
極により高性能化された半導体装置を提供できる。
層に接するゲート長が、そのゲート電極の下部層に接し
ない上部寸法よりも短くなっている構成によるので、露
光技術による限界の寸法より小さいゲート長のゲート電
極により高性能化された半導体装置を提供できる。
【図１】本発明の一実施例の半導体装置の製造方法を説
明するための工程断面図
明するための工程断面図
【図２】従来の半導体装置の製造方法を説明するための
工程断面図
工程断面図
１ チタン膜（ゲート長短縮用材料） ２ ゲート電極 １１ 半導体性ＧａＡｓ基板（半導体基板） １２ アンドープＧａＡｓバッファ層 １３ ｎ型ＡｌＧａ電子供給層（下部層） １４ ｎ型ＧａＡｓキャップ層（キャップ層） １５ 酸化膜 １６ ソース電極 １７ ドレイン電極 １８ フォトレジスト
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 21/28 H01L 29/812
Claims (1)
- 【請求項１】 半導体基板上の所定の膜にフォトリソグ
ラフィー技術により開口部を形成する工程と、前記半導
体基板上のソース電極、ドレイン電極をそれぞれ左右対
称の位置に形成する工程と、前記開口部上に立てた垂直
面に対して一方向に傾いた方向から絶縁物を真空蒸着す
る工程と、続いて前記垂直面の一方向とは反対の対称方
向から前記絶縁物を真空蒸着する工程と、前記半導体基
板上に立てた法線方向より、ゲート電極となる材料を真
空蒸着する工程とを有することを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10241491A JP3153560B2 (ja) | 1991-05-08 | 1991-05-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10241491A JP3153560B2 (ja) | 1991-05-08 | 1991-05-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04333241A JPH04333241A (ja) | 1992-11-20 |
| JP3153560B2 true JP3153560B2 (ja) | 2001-04-09 |
Family
ID=14326789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10241491A Expired - Fee Related JP3153560B2 (ja) | 1991-05-08 | 1991-05-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3153560B2 (ja) |
-
1991
- 1991-05-08 JP JP10241491A patent/JP3153560B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04333241A (ja) | 1992-11-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |