JPH0485940A - 化合物半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明はレジストパターンよりゲート長を短くすること
ができる化合物半導体装置の製造方法に関する。

（ロ）従来の技術 砒化ガリウムはシリコンに比べ電子移動度が４〜５倍大
きいため、砒化ガリウムを能動層とする種々の電界効果
トランジスタが高速および高周波トランジスタとして使
用されている。代表的なものとしてショットキーゲート
電界効果型トランジスタ（ＭＥＳＦＥＴ）やヘテロ接合
型電界効果トランジスタがあげられる。

一般的なＧａＡｓ　−Ｆ　Ｅ　Ｔは第２図の如き構造を
有する。即ち、ＧａＡｓ基板（１）表面にｎ型能動層（
２）と０３型ソース・ドレイン領域（３）を形成し、能
動層（２）の表面をリセス構造としてゲート電極（４）
を、ソース・ドレイン領域（３）の表面にはこれとオー
ミンク接触するソース・ドしイン電極〈５）を設けたも
のである。このようなＧａＡｓ　−Ｆ　Ｅ　Ｔの緒特性
は、大体においてゲート電極（４）の線幅（ゲート長）
に依存する。細ければ細い程ＦＥＴの高性爺化が可能で
おる。また、ゲート電極（４）の材料としては、種々の
材料が用いられている（例えば、特開平０１−１２５８
７０号公報）が、単体のＧａＡｓ−ＦＥＴのゲート電極
（４）としてはＴｉ／Ａｐが多く用いられている。

（ハ）発明が解決しようとする課題 しかしながら、ゲート電極（４）の形成には膜厚を厚く
できるリフトオフ法が用いられており、ゲート電極（４
）の線幅は単純にレジストの解像度に依存する。そのた
めゲート電極（４）の微細化には限界がある欠点があっ
た。また、線幅が縮小するのと同時にゲート電極（４〉
の断面積も減少するので、ゲート抵抗Ｒｇの増大が避け
られない欠点があった。

（ニ）課題を解決するための手段 本発明は上記従来の欠点に鑑み成きれたもので、第２の
レジスト層（１６）が突出部（１７）を形成するように
開口を形成し、斜め蒸着を行うことにより絶縁膜（１２
）の一部を覆う第１の金属層（１８）を形成し、該第１
の金属層＜１８）をマスクとして基板（１１）表面をリ
セス形成し、次いでゲート電極（１９）材料を堆積する
ことにより、第２のレジスト（１６）の線幅よりゲート
長を微細化できる化合物半導体装置の製造方法を提供す
るものである。

（杓作用 本発明によれば、斜め蒸着した第１の金属層（１８）を
マスクとしてリセスエッチを処すので、ゲート電極（１
９〉は約半分が第１の金属層（１８）の上、残りの約半
分がリセスの表面で基板（１１）とショットキー接合す
る。従って、第２のレジスト層（１６）のパターン寸法
より実質的なゲート長を短縮できる。

（へ）実施例 以下に本発明の一実施例を図面を参照しながら詳細に説
明する。

第１図Ａ−Ｆは本発明の製造方法を工程順に示す断面図
である。

半絶縁性ＧａＡｓ基板（１１）の表面には、ｎ　　Ｇａ
Ａｓ層とｎ”−ＧａＡｓ層とが、エピタキシャル法によ
る積層か若しくはイオン注入法による拡散で順次形成さ
れる。ｎ−ＧａＡｓ層が能動層、ｎ”−ＧａＡｓ層がソ
ース・ドレイン領域となる。装置がヘテロ接合型電界効
果トランジスタであれば、ＧａＡｓ基板（１１）上にノ
ンドープＧａＡｓ層とｎ　Ａ　Ｉ　ＧａＡｓ層、ｎ　”
ＧａＡｓ層とが形成される。ｎ　”ＧａＡｓ層がソース
・ドレイン領域である。

先ず第１図Ａに示す通り、ＧａＡｓ基板（１１）の表面
に能動層上を覆う絶縁膜（１２）とｎ　”ＧａＡｓ層か
ら成るソース・ドレイン領域とオーミック接触するソー
ス・ドレイン電極（１３）（１４）を形成し、続いて第
１のレジスト層（１５）と第２のレジスト層（１６）を
順次積層すると共に第２のレジスト層（１６）をパター
ニングしてマスクパターンを形成する。ソース・ドレイ
ン電極（１３）（１４）は−船釣にＡｕにｅ／　Ｎｉ　
／Ａｕが用いられる。絶縁膜（１２）は第１のレジスト
層（１５）との選択性を有するものであり、シリコン酸
化膜（Ｓｉｎ、）でも良いがここではパッシベーション
効果を期待してプラズマ窒化膜（ＳｉｘＮｙ）ヲ１００
０人程度積した。第１のレジスト層（１５）はゲート電
極材料をリフトオフさせるもので、微細加工が必要なこ
とから先ず平坦化用レジスト（ｅｘ、　５ＨＰＬＥＹＳ
ＡＬＩ　ｌ０ＰＬＩ　）を膜厚１μ程度と厚く、２７０
℃、３０分のベーキングを処した。第２のレジスト層（
１６）は第１のレジスト（１５）のマスクとなるもので
、高解像度のレジスト（ｅｘ、ヘキストＡＺ５２００Ｅ
）を膜厚０．５〜１，０μと薄く、９０℃、数分間のベ
ーキングを処した。第２のレジスト層（１６）の代替に
、Ｓ　ＯＧ　（Ｓｐｉｎ　ｏｎ　Ｇｌａｓｓ）膜や金属
材料膜を堆積してパターニングしたものをマスクとして
も良い。第２のレジスト層（１６）のパターン寸法は、
線幅０．５μとした。

次に第１図Ｂに示すように、第２のレジスト層（１６）
をマスクとして第１のレジスト層（１５）をＯ２雰囲気
中のＲＩＥ（リアクティブ・イオン・エツチング）によ
りエツチングを行い、第２のレジスト層（１６）のパタ
ーンが転写された後にもきらにオーバーエツチングを行
う。前記ＲＩＥのエツチングモードは異方性ではあるが
、横方向へのエツチングし−トも若干存在するのでオー
バーエツチングを行うことにより第１のレジスト層（１
５）の開口を第１のレジスト層（１５）の開口より広く
形成できる。これで、開口部の上部に第２のレジスト層
（１６〉による突出部（１７）を形成できる。第１のレ
ジスト層（１５）のパターン寸法は、線幅０．７μとし
た。

次いで第１図Ｃに示すように、蒸着源に対してウェハー
を若干傾けてセツティングすることにより第１の金属（
１りを斜め方向に蒸着する。角度はウェハー水平面に対
して７０〜８５°、膜厚は数百人、方向はソース電極（
１３）に向うような傾きで行った。これで第２のレジス
ト層（１６）上にＡＮが堆積されると共に、第１のレジ
スト層（１５）の開口部内の絶縁膜（１２）上にもＡｊ
２が堆積される。

ソース電極（１３）側へ傾けているので、ＡＮはソース
電極（１３）側の絶縁膜（１６）上と第１のレジスト層
（１５）側壁に付着し、第１の金属層（１８）を形成す
る。ドレイン電極（１４）側の絶縁膜（１２）には被着
きれないのである。被着されない部分の線幅は蒸着方向
の角度に依存する。また、第２のレジスト層（１６）が
突出部（１７）を形成するので、第１のレジスト層（１
５）側壁に被着するＡＮ２と第２のレジスト層〈１６）
表面に堆積するＡＮとが分離される。

次に第１図りに示すように、堆積した第１の金属層（１
８）を一方のマスクとして絶縁膜（１２）を除去し、さ
らにＧａＡｓ基板（１１）の表面をリセスエッチングす
る。絶縁膜（１２）の除去にはＣＦ４を主体とする雰囲
気中でのＲＩＥを、ＧａＡｓ基板（１１〉のりセスエツ
チングにはリン酸水溶液を利用した。

次いで第１図Ｅに示すように、ウェハ表面から今度は垂
直方向にゲート金属材料を堆積する。材料は膜厚４００
人のＴｉと膜厚６０００人のＡｌとの積層構造から成り
、ＴｉはＧａＡｓ表面とのショットキー接合用材料であ
る。今度の堆積は第２のレジスト層（１６）のパターン
がそのまま反映されるので、ゲート電極（１９）の約半
分はりセス底面に、残りの約半分は第１の金属層（１８
）上に堆積される。

リセス底面にショットキー接触する部分が実質的なゲー
トであり、そのゲート長しは第２のレジスト層（１６）
パターンと第１の金属層（１８）パターンによって決ま
るので、本構造は第２のレジスト層（１６）の線幅より
微細化したゲート長（０，２〜０．３μ）が実現できる
。また、第２のレジスト層（１６）が突出部（１７）を
形成しているので、リセスのパターンに対しゲート電極
（１９）はソース電極（１３〉側に片寄る。そのため、
ゲート電極（１９）からドレイン電極（１４）側へのり
セス幅を広くとることができる。この幅は、第２のレジ
スト層（１６）に対する第１のレジスト層（１５）のオ
ーバーエッチ量に相当する。

そして第１図Ｆに示すように、第１のレジスト層（１５
）をリフトオフして余分な金属材料を除去し、その後パ
ッシベーションＳｉＮ膜やポンディングパッドの形成を
行う（図示せず）。リフトオフ工程においては、第２の
レジスト層（１６）の突出部（１７）によって第２のレ
ジスト（１７）上の金属材料と第１の金属層（１８）と
が分離されているので、前記金属材料の剥離が極めて容
易である。

上記本願の製造方法によれば、斜め蒸着した第１の金属
層（１８）をメタルマスクとすることによって、ゲート
電極（１９）の約半分しかＧａＡｓ能動層とショットキ
ー接触しないので、第２のレジスト層（１６）のパター
ン寸法より微細化した寸法のゲート長を実現できる。こ
の寸法は、第２のレジスト層〈１６）のパターン寸法と
、斜め蒸着の角度によって制御できる。また、ゲート電
極（１９）の断面積は第２のレジスト層（１６）のパタ
ーン寸法に依存するので、微細ゲート長に係わらず大き
な断面積が得られ、ゲート抵抗Ｒｇの増大が無い。きら
に第２のレジスト層（１６）に突出部（１７）を設ける
ことによって、第２のレジスト層（１６）上の金属材料
と第１の金属層（１８）を分断できるので、前記金属材
料のりフトオフが容易である他、ゲート電極（１９）が
接触する部分をソース電極（１３）側にシフトしドレイ
ン側のリセス幅を広くできる。そのため、ゲート・ドレ
イン間容量Ｃｄｇを低減できる。

（ト）発明の効果 以上に説明した通り、本発明によれば、微細寸法のゲー
ト長を得ることによってゲート・ソース間容量Ｃｇｓを
低減し、大きなゲート断面積を得ることによってゲート
抵抗Ｒｇを低減し、さ〜）にはゲート電極（１９）から
ドレイン側へのりセス幅を広くすることによってゲート
・ドレイン間容量Ｃｄｇを低減できる利点を有する。そ
のため、高周波特性、最小雑音指数ＮＦｍ１ｎ、ゲイン
Ｇａを向上した化合物半導体装置を提供できる利点を有
する。さらに、突出部（１７）によって金属材料のりフ
トオフが容易にでき、製造工程を簡略化できる利点をも
有する。

【図面の簡単な説明】

第１図Ａ〜第１図Ｆは本発明の製造方法を説明するため
の断面図、第２図は従来例を説明するための断面図であ
る。

Claims (5)

【特許請求の範囲】
1. （１）半絶縁性基板の能動領域上にゲート電極を形成す
   る化合物半導体装置の製造方法において、前記能動領域
   の表面を絶縁膜で覆う工程、 前記基板の全面を第１のレジスト層と第２のレジスト層
   を順次積層する工程、 前記第２のレジスト層を開口してマスクパターンを形成
   する工程、 前記マスクパターンをマスクとして前記第２のレジスト
   層をエッチングし、前記第１のレジスト層の開口より広
   い開口を形成する工程、 第１の金属を斜め蒸着して、前記開口部分に露出する絶
   縁膜の一部分を被覆する第１の金属層を形成する工程、 前記絶縁膜の前記第１の金属層で覆われなかった部分を
   除去しさらに前記半絶縁性基板の表面をリセスエッチン
   グする工程、 表面から第２の金属を垂直方向に蒸着して、前記リセス
   表面にショットキー接触し且つ前記第１の金属層上に堆
   積されるゲート電極を形成する工程、 前記第１のレジスト層をリフトオフする工程、とを具備
   することを特徴とする化合物半導体装置。
2. （２）前記化合物半導体装置はＭＥＳＦＥＴであること
   を特徴とする請求項第１項記載の化合物半導体装置の製
   造方法。
3. （３）前記化合物半導体装置はヘテロ接合型電界効果ト
   ランジスタであることを特徴とする請求項第１項記載の
   化合物半導体装置の製造方法。
4. （４）前記斜め蒸着は６０度乃至８５度の角度で行うこ
   とを特徴とする請求項第１項記載の化合物半導体装置の
   製造方法。
5. （５）前記斜め蒸着はソース電極側に向って傾けたこと
   を特徴とする請求項第１項記載の化合物半導体装置の製
   造方法。