JPS62237763A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62237763A JPS62237763A JP7913586A JP7913586A JPS62237763A JP S62237763 A JPS62237763 A JP S62237763A JP 7913586 A JP7913586 A JP 7913586A JP 7913586 A JP7913586 A JP 7913586A JP S62237763 A JPS62237763 A JP S62237763A
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- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
砒化ガリウム（ＧａＡｓ）／砒化アルミニウムガリウム
（ＡＩＧａＡｓ）等のへテロ接合を有する化合物半導体
装置が種々開発されているが、特に高電子移動度電界効
果トランジスタ（ＩＩＥＭＴ）は高速デバイスとして強
い期待が寄せられており、電子計算システム等への早期
の実用化が強く要望されている。
（ＡＩＧａＡｓ）等のへテロ接合を有する化合物半導体
装置が種々開発されているが、特に高電子移動度電界効
果トランジスタ（ＩＩＥＭＴ）は高速デバイスとして強
い期待が寄せられており、電子計算システム等への早期
の実用化が強く要望されている。
従来のＩＩＥＭＴの模式側断面図を第２図（ａ）に示す
。
。
本従来例では例えば分子線エピタキシャル成長法（ＭＢ
Ｅ法）によって、半客色縁性ＧａＡｓ基＋反３１の（１
００）面上に、例えばノンドープのｉ型ＧａＡｓ層３２
、これより電子親和力が小さいｎ型ＡｌｘＧａ１−、Ａ
ｓ電子供給Ｎ３３、ｎ型ＧａＡｓキャップ層３４が順次
エピタキシャル成長されている。ｎ型ＡｌＧａＡｓ１ｉ
３３には例えば濃度Ｉ ＸＩＱ１６ａｍ−３程度にドナ
ー不純物がドープされ、この層からｉ型ＧａＡｓ層３２
へ遷移した電子によってペテロ接合界面近傍に２次元電
子ガス３２ｅが形成される。
Ｅ法）によって、半客色縁性ＧａＡｓ基＋反３１の（１
００）面上に、例えばノンドープのｉ型ＧａＡｓ層３２
、これより電子親和力が小さいｎ型ＡｌｘＧａ１−、Ａ
ｓ電子供給Ｎ３３、ｎ型ＧａＡｓキャップ層３４が順次
エピタキシャル成長されている。ｎ型ＡｌＧａＡｓ１ｉ
３３には例えば濃度Ｉ ＸＩＱ１６ａｍ−３程度にドナ
ー不純物がドープされ、この層からｉ型ＧａＡｓ層３２
へ遷移した電子によってペテロ接合界面近傍に２次元電
子ガス３２ｅが形成される。
ｎ型ＧａＡｓキャンプ層３４上にソース及びドレイン“
−プ層３４上等に配設されたゲート電極３６で制御する
ことによりトランジスタ動作が得られる。
−プ層３４上等に配設されたゲート電極３６で制御する
ことによりトランジスタ動作が得られる。
上述の各電極は従来次の様に形成されている。
すなわち最も普通には、先ず金ゲルマニウム／金（Δｕ
Ｇｅ／Ａｕ）等を用いてソース及びドレイン電極３５を
パターニングし、合金化熱処理を行って合金化領域３５
Ａを形成する。次いでこのソース、ドレイン電極３５間
に多くはリフトオフ法により、アルミニウム（ＡＩ）等
を用いてゲート電極３６を形成している。
Ｇｅ／Ａｕ）等を用いてソース及びドレイン電極３５を
パターニングし、合金化熱処理を行って合金化領域３５
Ａを形成する。次いでこのソース、ドレイン電極３５間
に多くはリフトオフ法により、アルミニウム（ＡＩ）等
を用いてゲート電極３６を形成している。
上述の製造方法では、ソース及びドレイン電極３５のパ
ターニングとゲート電極３６のパターニングとがそれぞ
れ独自に行われ、両者の間隔を例えば０．１μｍ程度以
内とすることはりソグラフィ法の位置合わせの誤差によ
って極めて困難である。
ターニングとゲート電極３６のパターニングとがそれぞ
れ独自に行われ、両者の間隔を例えば０．１μｍ程度以
内とすることはりソグラフィ法の位置合わせの誤差によ
って極めて困難である。
この点に対処するために第２図（ｂ）の要部側断面図に
示す如く、ゲートパターンマスク３８下の絶縁１５３７
をサイドエツチングしてソース及びドレイン電極３５と
するオーミックコンタクト層３５′ を蒸着し、絶縁Ｎ
３７をゲート電極材料に置換する製造方法も提供されて
いる。
示す如く、ゲートパターンマスク３８下の絶縁１５３７
をサイドエツチングしてソース及びドレイン電極３５と
するオーミックコンタクト層３５′ を蒸着し、絶縁Ｎ
３７をゲート電極材料に置換する製造方法も提供されて
いる。
゛２次元電子ガス３２ｅの面濃度を電子移動度との兼ね
合いで選択するＩＩＥＭＴにおいては、ゲート電極３６
とソース及びドレイン電極３５との間隔がソース抵抗等
の等個直列抵抗、従ってゲート遅延時間、遮断周波数等
の特性に特に影響する。
合いで選択するＩＩＥＭＴにおいては、ゲート電極３６
とソース及びドレイン電極３５との間隔がソース抵抗等
の等個直列抵抗、従ってゲート遅延時間、遮断周波数等
の特性に特に影響する。
前記のゲートパターンマスク下の絶縁層をサイドエツチ
ングする製造方法によれば、各電極のパターニングを独
自に行う製造方法より電極間隔を短縮する効果が得られ
るが、電極間隔のばらつき、従ってゲート遅延時間、遮
断周波数等の特性のばらつきが相対的にはむしろ増加し
て、集積回路を構成する立場から見ればその効果が著し
く減殺されている。
ングする製造方法によれば、各電極のパターニングを独
自に行う製造方法より電極間隔を短縮する効果が得られ
るが、電極間隔のばらつき、従ってゲート遅延時間、遮
断周波数等の特性のばらつきが相対的にはむしろ増加し
て、集積回路を構成する立場から見ればその効果が著し
く減殺されている。
上述の如き現状から、ゲート電極とソース、ドレイン電
極とを良く整合して良好で均一な特性を実現し、微細化
、高集積化を可能とするＨＥＭＴの製造方法が要望され
ている。
極とを良く整合して良好で均一な特性を実現し、微細化
、高集積化を可能とするＨＥＭＴの製造方法が要望され
ている。
前記問題点は、半絶縁性砒化ガリウム基板上に、ノンド
ープの砒化ガリウム層とｎ型砒化アルミニウムガリウム
層とｎ型砒化ガリウム層とを順次エピタキシャル成長し
、該ｎ型砒化ガリウム層上に窒化シリコン層と二酸化シ
リコン層とを被着し、該二酸化シリコン層上にゲート電
極を拡大したレジストパターンを配設し、該レジストパ
ターンを・マスクとして該二酸化シリコン層及び該窒化
シ；；！ｊｉ’コン層を垂直にエツチングし、更に該二
酸化シリコン層を選択的にサイドエツチングし、金ゲル
マニウム／金層を蒸着して該レジストパターンを剥離除
去し、更に該金ゲルマニウム／金層をパターニングして
ソース及びドレイン電極を形成し、 該基板上に上表面を平坦にレジストを塗布してイオンミ
リング法により該二酸化シリコン層を表出し、該二酸化
シリコン層及び該二酸化シリコン層直下の該窒化シリコ
ン層をエツチング除去してアルミニウムを蒸着し、該レ
ジストを剥離除去してゲート電極を形成する本発明によ
る半導体装置の製造方法により解決される。
ープの砒化ガリウム層とｎ型砒化アルミニウムガリウム
層とｎ型砒化ガリウム層とを順次エピタキシャル成長し
、該ｎ型砒化ガリウム層上に窒化シリコン層と二酸化シ
リコン層とを被着し、該二酸化シリコン層上にゲート電
極を拡大したレジストパターンを配設し、該レジストパ
ターンを・マスクとして該二酸化シリコン層及び該窒化
シ；；！ｊｉ’コン層を垂直にエツチングし、更に該二
酸化シリコン層を選択的にサイドエツチングし、金ゲル
マニウム／金層を蒸着して該レジストパターンを剥離除
去し、更に該金ゲルマニウム／金層をパターニングして
ソース及びドレイン電極を形成し、 該基板上に上表面を平坦にレジストを塗布してイオンミ
リング法により該二酸化シリコン層を表出し、該二酸化
シリコン層及び該二酸化シリコン層直下の該窒化シリコ
ン層をエツチング除去してアルミニウムを蒸着し、該レ
ジストを剥離除去してゲート電極を形成する本発明によ
る半導体装置の製造方法により解決される。
本発明によれば、半導体基体上に選択的エツチングが可
能な２層の絶縁層を積層形成し、その下層のチャネル方
向の幅でソース電極とドレイン電極間の間隔を規定し、
その上層をサイドエツチングによりゲート電極の平面形
状として、この上層とその直下の下層とをゲート電極に
置換する。
能な２層の絶縁層を積層形成し、その下層のチャネル方
向の幅でソース電極とドレイン電極間の間隔を規定し、
その上層をサイドエツチングによりゲート電極の平面形
状として、この上層とその直下の下層とをゲート電極に
置換する。
この製造方法により、ゲート電極とソース、ド波数等の
特性が改善され、かつ素子の微細化、高集積化の推進が
可能となる。
特性が改善され、かつ素子の微細化、高集積化の推進が
可能となる。
以下本発明を実施例により具体的に説明する。
第１図（ａ）乃至＋ｄ）は本発明の実施例を示す工程順
模式側断面図である。
模式側断面図である。
第１図（ａｌ参照二 半絶縁性ＧａＡｓ基板１上にＨＥ
ＭＴの各半導体層をＭＢＥ法等により例えば下記の如く
エピタキシャル成長する。この半導体基体のノンドープ
のＧａＡｓ層２のｎ型Ａ］ＧａＡｓ電子供給層３とのへ
テロ接合界面近傍には２次元電子ガス２ｅが形成される
。
ＭＴの各半導体層をＭＢＥ法等により例えば下記の如く
エピタキシャル成長する。この半導体基体のノンドープ
のＧａＡｓ層２のｎ型Ａ］ＧａＡｓ電子供給層３とのへ
テロ接合界面近傍には２次元電子ガス２ｅが形成される
。
符号 組成 不純物濃度 厚さｃｍ−
’ ４ ＧａＡｓ ｎ −Ｉ Ｘ １０”
１０ｎｍ３ Ａｌｅ、 ３Ｇａｏ、 Ｊ
ｓ ｎ −Ｉ Ｘ １０’ ” ３０ｏｍ
２ ＧａＡｓ ノンドープ １
μｍこの半導体基体上にプラズマ化学気相成長法等によ
り、厚さ０．２〜０ 、３ ｐｎ程度の窒化シリコン（
ＳｉｎＮ４）層５と厚さ１μｍ程度の二酸化シリコン（
ＳｉＯ□）層６とを被着する。
’ ４ ＧａＡｓ ｎ −Ｉ Ｘ １０”
１０ｎｍ３ Ａｌｅ、 ３Ｇａｏ、 Ｊ
ｓ ｎ −Ｉ Ｘ １０’ ” ３０ｏｍ
２ ＧａＡｓ ノンドープ １
μｍこの半導体基体上にプラズマ化学気相成長法等によ
り、厚さ０．２〜０ 、３ ｐｎ程度の窒化シリコン（
ＳｉｎＮ４）層５と厚さ１μｍ程度の二酸化シリコン（
ＳｉＯ□）層６とを被着する。
ゲート電極を拡大したレジストパターン７をＳｉＯ□Ｎ
６上に配設する。本実施例ではこのレジストパターン７
のチャネル方向の幅及び厚さを何れも約１−としている
。
６上に配設する。本実施例ではこのレジストパターン７
のチャネル方向の幅及び厚さを何れも約１−としている
。
゛・第１図（ｂｌ参照： このレジストパターン７をマ
スクとし、ＣＨＦ＋プラズマエツチングのセルフバイア
スを例えば１００Ｖ程度と比較的高くして、ＳｉＯ□層
６及び５ｉｓＮａ層５を一旦はぼ垂直にエツチングし、
次いでセルフバイアスＯｖ程度で５ｉ０２層６を選択的
にサイドエツチングして、そのチャネル方向の厚さを例
えば０．２５〜０．５μＩ程度とする。
スクとし、ＣＨＦ＋プラズマエツチングのセルフバイア
スを例えば１００Ｖ程度と比較的高くして、ＳｉＯ□層
６及び５ｉｓＮａ層５を一旦はぼ垂直にエツチングし、
次いでセルフバイアスＯｖ程度で５ｉ０２層６を選択的
にサイドエツチングして、そのチャネル方向の厚さを例
えば０．２５〜０．５μＩ程度とする。
この半導体基体上にオーミックコンタクト電極層８゛と
して、゛例えばＡｕＧｅを２０ｎｍ、 Ａｕを２００〜
３００ｎｍ程度蒸着する。このプロセスで電極層８゛が
５ｉＪ４Ｎ５上に若干被着してもよいが、ＳｉＯ□層６
には接触しない様に蒸着角度を制御する。
して、゛例えばＡｕＧｅを２０ｎｍ、 Ａｕを２００〜
３００ｎｍ程度蒸着する。このプロセスで電極層８゛が
５ｉＪ４Ｎ５上に若干被着してもよいが、ＳｉＯ□層６
には接触しない様に蒸着角度を制御する。
第１図（Ｃ１参照： レジストパターン７を剥離してそ
の上のオーミックコンタクト電極層８゛をリフトオフし
、次いでこの電極層８′をバターニングしてソース及び
ドレイン電極８のゲートに対向する辺以外を画定する。
の上のオーミックコンタクト電極層８゛をリフトオフし
、次いでこの電極層８′をバターニングしてソース及び
ドレイン電極８のゲートに対向する辺以外を画定する。
次いで例えば温度４５０℃、約（＾ｒ ？ ） ミリ
ングによりＳｔＯ□Ｎ６によるゲート電極パターンを表
出する。
ングによりＳｔＯ□Ｎ６によるゲート電極パターンを表
出する。
次いでＳｉ０ｇ層６を例えば弗酸（ＨＦ）系エッチャン
トでエツチングし、続いて例えばＣＨＦ ３プラズマエ
ツチング法によりこの開口部分の５ｉｘＮａ層５をエツ
チングして、半導体基体面を表出する。
トでエツチングし、続いて例えばＣＨＦ ３プラズマエ
ツチング法によりこの開口部分の５ｉｘＮａ層５をエツ
チングして、半導体基体面を表出する。
第１図（ｄｌ参照： この半導体基体表出面及びレジス
ト９上にゲート電極層としてＡｌを５００〜６００ｎｍ
程度蒸着し、リフトオフを行ってゲート電極１０を形成
する。
ト９上にゲート電極層としてＡｌを５００〜６００ｎｍ
程度蒸着し、リフトオフを行ってゲート電極１０を形成
する。
上述の本実施例の如く本発明によれば、ソース及びドレ
イン電極８の半導体基体とのコンタクト面のゲートに対
向する辺はＳｉ３Ｎ４層５のパターンによって規定され
、このＳｉＪ４層５のパターンがレジストパターン７を
マスクとして垂直にエツチングして形成されるために均
一で再現性がよく、かつこのＳｉＪ、層５によってゲー
ト近傍が保護される。
イン電極８の半導体基体とのコンタクト面のゲートに対
向する辺はＳｉ３Ｎ４層５のパターンによって規定され
、このＳｉＪ４層５のパターンがレジストパターン７を
マスクとして垂直にエツチングして形成されるために均
一で再現性がよく、かつこのＳｉＪ、層５によってゲー
ト近傍が保護される。
この結果、本実施例は例えば第１図（ｂｌを参照して説
明した従来例に比較してパターン精度の向上−ト・ソー
ス間０．２μｍとして標準偏差は０．０２μｍに止まり
、ソース寄生抵抗は従来の３Ω／ｍｍから２゜５Ω／ｍ
ｍに低減している。
明した従来例に比較してパターン精度の向上−ト・ソー
ス間０．２μｍとして標準偏差は０．０２μｍに止まり
、ソース寄生抵抗は従来の３Ω／ｍｍから２゜５Ω／ｍ
ｍに低減している。
以上説明した如く本発明によれば、ＨＥＭＴのゲート電
極とソース及びドレイン電極との位置整合が均一な小間
隔で達成されて、ソース抵抗等の等個直列抵抗、従って
ゲート遅延時間、遮断周波数等の特性が均一に再現性よ
く改善され、高集積度のＨＥＭＴ集積回路装置の実現に
大きい効果が得られる。
極とソース及びドレイン電極との位置整合が均一な小間
隔で達成されて、ソース抵抗等の等個直列抵抗、従って
ゲート遅延時間、遮断周波数等の特性が均一に再現性よ
く改善され、高集積度のＨＥＭＴ集積回路装置の実現に
大きい効果が得られる。
第１図は本発明の実施例の工程順模式側断面図、第２図
は従来例の模式側断面図である。 図において、 １は半絶縁性ＧａＡｓ基板、 ２はノンドープのＧａＡｓＮ５ ２ｅは２次元電子ガス、 ３はｎ型へ１ＧａＡｓ電子供給層、 ４はｎ型ＧａＡｓ層、 ５は５ｉ３Ｎ４Ｈｚ ６は５ｉ０２層、 ７はゲート電極を拡大したレジストパターン、８”はオ
ーミックコンタクト電極層、 ８はソース及びドレイン電極、 ８八は合金化領域、 ９はレジスト、 １０はゲート電極を示す。 特許出願人 工業技術院長 等々力 連発 １ 図 発 １ レフ （つづ’Ｆ） 第 ２ 図
は従来例の模式側断面図である。 図において、 １は半絶縁性ＧａＡｓ基板、 ２はノンドープのＧａＡｓＮ５ ２ｅは２次元電子ガス、 ３はｎ型へ１ＧａＡｓ電子供給層、 ４はｎ型ＧａＡｓ層、 ５は５ｉ３Ｎ４Ｈｚ ６は５ｉ０２層、 ７はゲート電極を拡大したレジストパターン、８”はオ
ーミックコンタクト電極層、 ８はソース及びドレイン電極、 ８八は合金化領域、 ９はレジスト、 １０はゲート電極を示す。 特許出願人 工業技術院長 等々力 連発 １ 図 発 １ レフ （つづ’Ｆ） 第 ２ 図
Claims (1)
- 【特許請求の範囲】 半絶縁性砒化ガリウム基板上に、ノンドープの砒化ガリ
ウム層とｎ型砒化アルミニウムガリウム層とｎ型砒化ガ
リウム層とを順次エピタキシャル成長し、該ｎ型砒化ガ
リウム層上に窒化シリコン層と二酸化シリコン層とを被
着し、 該二酸化シリコン層上にゲート電極を拡大したレジスト
パターンを配設し、該レジストパターンをマスクとして
該二酸化シリコン層及び該窒化シリコン層を垂直にエッ
チングし、更に該二酸化シリコン層を選択的にサイドエ
ッチングし、 金ゲルマニウム／金層を蒸着して該レジストパターンを
剥離除去し、更に該金ゲルマニウム／金層をパターニン
グしてソース及びドレイン電極を形成し、 該基板上に上表面を平坦にレジストを塗布してイオンミ
リング法により該二酸化シリコン層を表出し、該二酸化
シリコン層及び該二酸化シリコン層直下の該窒化シリコ
ン層をエッチング除去してアルミニウムを蒸着し、該レ
ジストを剥離除去してゲート電極を形成することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7913586A JPS62237763A (ja) | 1986-04-08 | 1986-04-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7913586A JPS62237763A (ja) | 1986-04-08 | 1986-04-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62237763A true JPS62237763A (ja) | 1987-10-17 |
| JPH0260222B2 JPH0260222B2 (ja) | 1990-12-14 |
Family
ID=13681509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7913586A Granted JPS62237763A (ja) | 1986-04-08 | 1986-04-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62237763A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100315423B1 (ko) * | 1999-12-22 | 2001-11-26 | 오길록 | 광 리소그래피 공정과 희생절연막을 사용한 미세티형(감마형) 게이트 형성방법 |
| US8283699B2 (en) | 2006-11-13 | 2012-10-09 | Cree, Inc. | GaN based HEMTs with buried field plates |
| US8664695B2 (en) | 2004-05-11 | 2014-03-04 | Cree, Inc. | Wide bandgap transistors with multiple field plates |
| US9397173B2 (en) | 2003-09-09 | 2016-07-19 | Cree, Inc. | Wide bandgap transistor devices with field plates |
| US9773877B2 (en) | 2004-05-13 | 2017-09-26 | Cree, Inc. | Wide bandgap field effect transistors with source connected field plates |
| US11791385B2 (en) | 2005-03-11 | 2023-10-17 | Wolfspeed, Inc. | Wide bandgap transistors with gate-source field plates |
-
1986
- 1986-04-08 JP JP7913586A patent/JPS62237763A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100315423B1 (ko) * | 1999-12-22 | 2001-11-26 | 오길록 | 광 리소그래피 공정과 희생절연막을 사용한 미세티형(감마형) 게이트 형성방법 |
| US9397173B2 (en) | 2003-09-09 | 2016-07-19 | Cree, Inc. | Wide bandgap transistor devices with field plates |
| US8664695B2 (en) | 2004-05-11 | 2014-03-04 | Cree, Inc. | Wide bandgap transistors with multiple field plates |
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| US11791385B2 (en) | 2005-03-11 | 2023-10-17 | Wolfspeed, Inc. | Wide bandgap transistors with gate-source field plates |
| US8283699B2 (en) | 2006-11-13 | 2012-10-09 | Cree, Inc. | GaN based HEMTs with buried field plates |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0260222B2 (ja) | 1990-12-14 |
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