JPS63171A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63171A JPS63171A JP14363686A JP14363686A JPS63171A JP S63171 A JPS63171 A JP S63171A JP 14363686 A JP14363686 A JP 14363686A JP 14363686 A JP14363686 A JP 14363686A JP S63171 A JPS63171 A JP S63171A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
この発明は、半導体装置のＴ形ゲート電極構造の製造方
法にかかり、 誘電体層のゲート電極パターンに近似する開口上に積層
構造のゲート電極層を堆積し、該誘電体層上に張り出す
Ｔ形ゲート電極を該ゲート電極層で形成し、該ゲート電
極下の該誘電体層と該誘電体層に接する該ゲート電極の
最下層とを３弗化窒素ガスを用いて除去することにより
、 その製造工程のドライ化による改善と、ゲート長短縮に
よる特性向上とを可能とするものである。
法にかかり、 誘電体層のゲート電極パターンに近似する開口上に積層
構造のゲート電極層を堆積し、該誘電体層上に張り出す
Ｔ形ゲート電極を該ゲート電極層で形成し、該ゲート電
極下の該誘電体層と該誘電体層に接する該ゲート電極の
最下層とを３弗化窒素ガスを用いて除去することにより
、 その製造工程のドライ化による改善と、ゲート長短縮に
よる特性向上とを可能とするものである。
本発明は半導体装置の製造方法、特に電界効果トランジ
スタ等のＴ形短ゲート長電極構造の製造方法の改善に関
する。
スタ等のＴ形短ゲート長電極構造の製造方法の改善に関
する。
電子移動度が高い砒化ガリウム（ＧａＡｓ）等の化合物
半導体を用いて電界効果トランジスタの遮断周波数の向
上が実現されているが、遮断周波数がゲート長の２乗に
反比例することからゲート長を短縮し断面形状をＴ形と
したゲート電極構造について、更に従来の限界を越える
短ゲート長を実現する製造方法が要望されている。
半導体を用いて電界効果トランジスタの遮断周波数の向
上が実現されているが、遮断周波数がゲート長の２乗に
反比例することからゲート長を短縮し断面形状をＴ形と
したゲート電極構造について、更に従来の限界を越える
短ゲート長を実現する製造方法が要望されている。
ＧａＡｓを半導体材料とするショットキバリア形電界効
果トランジスタ（ＭＥＳ ＦＥＴ）がマイクロ波帯域等
に−おいて多数用いられているが、高電子移動度電界効
果トランジスタ（ＨＥＭＴ）では、空間分離ドーピング
と電子の２次元状態化により一層の高移動度を実現して
いる。このＨＥＭＴの従来の製造方法の工程順模式側断
面図を第２図（ａｌ乃至（Ｃ）に示す。
果トランジスタ（ＭＥＳ ＦＥＴ）がマイクロ波帯域等
に−おいて多数用いられているが、高電子移動度電界効
果トランジスタ（ＨＥＭＴ）では、空間分離ドーピング
と電子の２次元状態化により一層の高移動度を実現して
いる。このＨＥＭＴの従来の製造方法の工程順模式側断
面図を第２図（ａｌ乃至（Ｃ）に示す。
第２図（ａｌ参照： 半絶縁性ＧａＡｓ基板２１上にノ
ンドープのＧａＡｓ層２２、ｎ型＾ｌＧａＡｓ層２３及
びｎ型ＧａＡｓ層２４をエヒ：タキシャル成長し、ノン
ドープのＧａＡｓ層２２のｎ型ＡｌＧａＡｓ電子供給層
２３とのへテロ接合界面近傍に２次元電子ガス２２ｅが
形成された半導体基体上に、厚さ例えば０．１−程度の
窒化シリコン（ＳｉＪ４）層２５、厚さ例えば０．３−
程度の二酸化シリコン（Ｓｉｎｇ）層２６を設け、ソー
ス及びドレイン電極２７のパターンを開口して、金ゲル
マニウム／金（ＡｕＧｅ／Ａｕ）等を蒸着、リフトオフ
する。
ンドープのＧａＡｓ層２２、ｎ型＾ｌＧａＡｓ層２３及
びｎ型ＧａＡｓ層２４をエヒ：タキシャル成長し、ノン
ドープのＧａＡｓ層２２のｎ型ＡｌＧａＡｓ電子供給層
２３とのへテロ接合界面近傍に２次元電子ガス２２ｅが
形成された半導体基体上に、厚さ例えば０．１−程度の
窒化シリコン（ＳｉＪ４）層２５、厚さ例えば０．３−
程度の二酸化シリコン（Ｓｉｎｇ）層２６を設け、ソー
ス及びドレイン電極２７のパターンを開口して、金ゲル
マニウム／金（ＡｕＧｅ／Ａｕ）等を蒸着、リフトオフ
する。
第２図（ｂｌ参照： レジスト３１にゲートパターン
を形成し、まずＳｉＯ□層２６層中６ットエツチングし
てＳｉ３Ｎ、層２５をドライエツチングし、必要ならば
半導体基体のリセスエッチングを行う。
を形成し、まずＳｉＯ□層２６層中６ットエツチングし
てＳｉ３Ｎ、層２５をドライエツチングし、必要ならば
半導体基体のリセスエッチングを行う。
第２図（Ｃ）参照： ゲート電極材料、例えばアルミニ
ウム（ＡＩ）等を蒸着し、リフトオフしてゲート電極２
日を完成する。
ウム（ＡＩ）等を蒸着し、リフトオフしてゲート電極２
日を完成する。
先にも述べた如（電界効果トランジスタの遮断周波数が
キャリアの移動度に比例するとともにゲート長の２乗に
反比例するために、ゲート長の短縮が大きい目標となっ
ているが、ホトリソグラフィ法によるレジストマスクは
ゲート長を１ｔｎｎ程度以下とすればそのばらつきが相
対的に甚だ大きくなる。
キャリアの移動度に比例するとともにゲート長の２乗に
反比例するために、ゲート長の短縮が大きい目標となっ
ているが、ホトリソグラフィ法によるレジストマスクは
ゲート長を１ｔｎｎ程度以下とすればそのばらつきが相
対的に甚だ大きくなる。
電子ビームリソグラフィ法によりこれより短ゲート長を
実現することが期待されるが、現状ではレジストに問題
があり５ｉＪ４層のドライエ・ノチングの際にパターン
が拡大される等の理由により満足する結果が得難い。
実現することが期待されるが、現状ではレジストに問題
があり５ｉＪ４層のドライエ・ノチングの際にパターン
が拡大される等の理由により満足する結果が得難い。
他方前記従来例では、Ｔ形ゲート電極２８の庇状に張り
出した部分と半導体基体との間にＳｉ０２層２６及びＳ
ｔ 、Ｎ、層２５を残しているが、この位置に誘電体が
あればゲート容量が増加して高周波特性が低下するので
これを除去する必要がある。
出した部分と半導体基体との間にＳｉ０２層２６及びＳ
ｔ 、Ｎ、層２５を残しているが、この位置に誘電体が
あればゲート容量が増加して高周波特性が低下するので
これを除去する必要がある。
このゲート電極２８下のＳｉ０２層２６及び５ｉｚＮ４
層２５の除去は、例えば弗化アンモニウム、酢酸及び水
の混合液等による等方的なウェットエツチングで可能で
あり、更に前記従来例では他の一部のプロセスでもウェ
ットエツチング法を適用しているが、ウェア）エツチン
グ法は均一性、選択性、半導体基体面等に及ぼす損傷な
どについては優れていることが多いが、工程が複雑化す
るなどの不利益を伴い易い。これに比較してドライエツ
チング法は制御性、自動化、量産化の可能性等で優れて
おり、半導体装置の製造方法における比重が高まってい
る。
層２５の除去は、例えば弗化アンモニウム、酢酸及び水
の混合液等による等方的なウェットエツチングで可能で
あり、更に前記従来例では他の一部のプロセスでもウェ
ットエツチング法を適用しているが、ウェア）エツチン
グ法は均一性、選択性、半導体基体面等に及ぼす損傷な
どについては優れていることが多いが、工程が複雑化す
るなどの不利益を伴い易い。これに比較してドライエツ
チング法は制御性、自動化、量産化の可能性等で優れて
おり、半導体装置の製造方法における比重が高まってい
る。
本発明は上述の如き問題点があるＴ形ゲート電極周辺の
構造について、ドライエツチング法により例えば０．３
−程度以下の短ゲート長を実現する製造方法を提供する
ことを目的とする。
構造について、ドライエツチング法により例えば０．３
−程度以下の短ゲート長を実現する製造方法を提供する
ことを目的とする。
前記問題点は、半導体基体上に設けた誘電体層にゲート
電極パターンに近似する開口を形成し、該開口及び該誘
電体層上に積層構造のゲート電極層を堆積し、該誘電体
層上に張り出して断面がＴ字状のゲート電極を該ゲート
電極層で形成し、該ゲート電極下の該誘電体層と該ゲー
ト電極の最下層の該誘電体層に接する部分とを３弗化窒
素ガスを用いて除去する本発明による半導体装置の製造
方法により解決される。
電極パターンに近似する開口を形成し、該開口及び該誘
電体層上に積層構造のゲート電極層を堆積し、該誘電体
層上に張り出して断面がＴ字状のゲート電極を該ゲート
電極層で形成し、該ゲート電極下の該誘電体層と該ゲー
ト電極の最下層の該誘電体層に接する部分とを３弗化窒
素ガスを用いて除去する本発明による半導体装置の製造
方法により解決される。
本発明に適用する３弗化窒素ガス（ＮＦａ）によるドラ
イエツチングは、シリコン（Ｓｉ）の場合とは異なり例
えばＧａＡｓ等からなる化合物半導体基体に損傷を与え
ず、更に、誘電体では例えば窒化酸化シリコン（ＳｉＯ
Ｎ）、窒化シリコン（ＳｉＮ）等はエツチングし、二酸
化シリコン（ＳｉＯ□）等はエツチングせず、金属等で
は例えばチタン（Ｔ１）、タングステンシリサイド（Ｗ
Ｓｉ）等はエツチングし、アルミニウム（Ａｌ）、金（
Ａｕ）、白金（ＰＬ）等はエツチングしないなど、誘電
体材料、金属材料のエツチング選択性のある組み合わせ
が可能である。
イエツチングは、シリコン（Ｓｉ）の場合とは異なり例
えばＧａＡｓ等からなる化合物半導体基体に損傷を与え
ず、更に、誘電体では例えば窒化酸化シリコン（ＳｉＯ
Ｎ）、窒化シリコン（ＳｉＮ）等はエツチングし、二酸
化シリコン（ＳｉＯ□）等はエツチングせず、金属等で
は例えばチタン（Ｔ１）、タングステンシリサイド（Ｗ
Ｓｉ）等はエツチングし、アルミニウム（Ａｌ）、金（
Ａｕ）、白金（ＰＬ）等はエツチングしないなど、誘電
体材料、金属材料のエツチング選択性のある組み合わせ
が可能である。
本発明ではこのＮＦ３によるドライエツチングの選択性
を利用し、ゲート電極下の誘電体層及びゲート電極のこ
の誘電体層に接する側面を選択的にエツチングして、従
来のドライエツチング法の如く半導体基体への損傷、エ
ツチング効果の不完全などを伴うことなく、ゲート長短
縮、ゲート容量の低減による特性向上と、ドライ化によ
る生産性改善とを実現する。
を利用し、ゲート電極下の誘電体層及びゲート電極のこ
の誘電体層に接する側面を選択的にエツチングして、従
来のドライエツチング法の如く半導体基体への損傷、エ
ツチング効果の不完全などを伴うことなく、ゲート長短
縮、ゲート容量の低減による特性向上と、ドライ化によ
る生産性改善とを実現する。
以下本発明を実施例により具体的に説明する。
第１図（ａｌ乃至（ｄ）は本発明の実施例を示す工程順
模式側断面図である。
模式側断面図である。
第１図（ａｌ参照二 半絶縁性ＧａＡｓ基板１上にノン
ドープのＧａＡｓ層２、ｎ型ＡｌＧａＡｓ層３及びｎ型
ＧａＡｓ層１を前記従来例と同様にエピタキシャル成長
し、２次元電子ガス２ｅが形成された半導体基体上に、
５ｉＯＮ層５を例えば厚さ０．３−程度にプラズマＣｖ
Ｄ法等により堆積する。
ドープのＧａＡｓ層２、ｎ型ＡｌＧａＡｓ層３及びｎ型
ＧａＡｓ層１を前記従来例と同様にエピタキシャル成長
し、２次元電子ガス２ｅが形成された半導体基体上に、
５ｉＯＮ層５を例えば厚さ０．３−程度にプラズマＣｖ
Ｄ法等により堆積する。
この５ｉＯＮ層ｓ上にレジスト１１を塗布してゲートパ
ターンを形成し、これをマスクとして５ｉＯＮ層５を例
えばＮＦ、、或いはＣＨＦ、、ＣＦ４等によりドライエ
ツチングし、ゲート長方向の寸法が例えば０．５Ｉｒｒ
ｎの開口を形成する。
ターンを形成し、これをマスクとして５ｉＯＮ層５を例
えばＮＦ、、或いはＣＨＦ、、ＣＦ４等によりドライエ
ツチングし、ゲート長方向の寸法が例えば０．５Ｉｒｒ
ｎの開口を形成する。
第１図（ｂ）参照： ゲート電極層として例えばＴｉ層
７ａを厚さ０．１−１ｐｔ層７ｂを厚さ０．１−１Ａｕ
層７ｃを厚さ０．３−程度に重畳して蒸着し、その上に
ゲート長方向の寸法が例えば２Ｊｒｍ程度のＡｕパター
ン７ｄをレジストをマスクとする選択的めっきにより形
成して、表出するＡｕ／ＰｔをＡｒイオンミリング、Ｔ
ｉをドライエツチングにより除去してゲート電極７を形
成する。
７ａを厚さ０．１−１ｐｔ層７ｂを厚さ０．１−１Ａｕ
層７ｃを厚さ０．３−程度に重畳して蒸着し、その上に
ゲート長方向の寸法が例えば２Ｊｒｍ程度のＡｕパター
ン７ｄをレジストをマスクとする選択的めっきにより形
成して、表出するＡｕ／ＰｔをＡｒイオンミリング、Ｔ
ｉをドライエツチングにより除去してゲート電極７を形
成する。
第１図（Ｃ）参照： マスク１２を設は例えば室温にお
いて、圧力３ｐａ程度のＮＦ、によるドライエツチング
を行い、ゲート電極７の庇状に張り出した部分の下から
ソース、ドレイン電極形成領域まで５ｉＯＮ層５を除去
する。
いて、圧力３ｐａ程度のＮＦ、によるドライエツチング
を行い、ゲート電極７の庇状に張り出した部分の下から
ソース、ドレイン電極形成領域まで５ｉＯＮ層５を除去
する。
このドライエツチングで５ｉＯＮ層５に続いてゲート電
極のＴｉ層７ａも側方からエツチングされ、ゲート長即
ちその半導体基体に接する長さが短縮されて、例えば本
実施例ではｐｔ層７ｂの外側面の間隔に相当する０、３
ｎ１のゲート長が得られる。
極のＴｉ層７ａも側方からエツチングされ、ゲート長即
ちその半導体基体に接する長さが短縮されて、例えば本
実施例ではｐｔ層７ｂの外側面の間隔に相当する０、３
ｎ１のゲート長が得られる。
第１図（ｄ）参照： 例えばＡｕＧｅ／Ｎｉ／Ａｕを積
層して蒸着し、リフトオフしてソース、ドレイン電極８
を形成する。なおこの際にゲート電極７上に同一材料の
堆積８゛が形成される。
層して蒸着し、リフトオフしてソース、ドレイン電極８
を形成する。なおこの際にゲート電極７上に同一材料の
堆積８゛が形成される。
以上説明した如く本発明によれば、Ｔ形ゲート電極構造
の製造工程をドライ化して生産性が改善され、同時に０
．３−程度の短ゲート長を実現して遮断周波数等の特性
向上が可能となり、半導体装置の進展に大きい効果が得
られる。
の製造工程をドライ化して生産性が改善され、同時に０
．３−程度の短ゲート長を実現して遮断周波数等の特性
向上が可能となり、半導体装置の進展に大きい効果が得
られる。
第１図は本発明の実施例の工程順模式側断面図、第２図
は従来例の工程順模式側断面図である。 図において、 ｌは半絶縁性ＧａＡｓ基板、 ２はノンドープのＧａＡｓ層、 ２ｅは２次元電子ガス、 ３はｎ型ＡｌＧａＡｓ層、 ４はｎ型ＧａＡｓ層、
５は５ｉＯＮ層、 ７はゲート電極、７ａは
Ｔｉ層、 ７ｂはｐｔ層、７ｃはＡｕｊｉ
ｉ、 ７ｄはＡｕめっきパターン、８は
ソース、ドレイン電極を示す。 宣絶例め工ｊ１傾樺式ず口・１断面閉 第 １ 図
は従来例の工程順模式側断面図である。 図において、 ｌは半絶縁性ＧａＡｓ基板、 ２はノンドープのＧａＡｓ層、 ２ｅは２次元電子ガス、 ３はｎ型ＡｌＧａＡｓ層、 ４はｎ型ＧａＡｓ層、
５は５ｉＯＮ層、 ７はゲート電極、７ａは
Ｔｉ層、 ７ｂはｐｔ層、７ｃはＡｕｊｉ
ｉ、 ７ｄはＡｕめっきパターン、８は
ソース、ドレイン電極を示す。 宣絶例め工ｊ１傾樺式ず口・１断面閉 第 １ 図
Claims (1)
- 半導体基体上に設けた誘電体層にゲート電極パターンに
近似する開口を形成し、該開口及び該誘電体層上に積層
構造のゲート電極層を堆積し、該誘電体層上に張り出し
て断面がＴ字状のゲート電極を該ゲート電極層で形成し
、該ゲート電極下の該誘電体層と該ゲート電極の最下層
の該誘電体層に接する部分とを３弗化窒素ガスを用いて
除去することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61143636A JPH0793429B2 (ja) | 1986-06-19 | 1986-06-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61143636A JPH0793429B2 (ja) | 1986-06-19 | 1986-06-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63171A true JPS63171A (ja) | 1988-01-05 |
| JPH0793429B2 JPH0793429B2 (ja) | 1995-10-09 |
Family
ID=15343370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61143636A Expired - Lifetime JPH0793429B2 (ja) | 1986-06-19 | 1986-06-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793429B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02204163A (ja) * | 1989-01-31 | 1990-08-14 | Nippon Cable Co Ltd | 循環式索道の個別搬器情報識別装置 |
| EP0430289A2 (en) * | 1989-12-01 | 1991-06-05 | Hughes Aircraft Company | Fabrication of self-aligned, T-gate hemt |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6020516A (ja) * | 1983-07-14 | 1985-02-01 | Tokyo Denshi Kagaku Kabushiki | 窒化シリコン膜のドライエツチング方法 |
| JPS615523A (ja) * | 1984-06-20 | 1986-01-11 | Hitachi Ltd | ドライエツチングの方法 |
| JPS618976A (ja) * | 1984-06-23 | 1986-01-16 | Mitsubishi Electric Corp | 電界効果トランジスタのゲ−ト電極形成方法 |
| JPS6173377A (ja) * | 1984-09-18 | 1986-04-15 | Sony Corp | Ｆｅｔの製造方法 |
| JPS61125176A (ja) * | 1984-11-22 | 1986-06-12 | Nec Corp | 半導体装置の製造方法 |
-
1986
- 1986-06-19 JP JP61143636A patent/JPH0793429B2/ja not_active Expired - Lifetime
Patent Citations (5)
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| EP0430289A2 (en) * | 1989-12-01 | 1991-06-05 | Hughes Aircraft Company | Fabrication of self-aligned, T-gate hemt |
| EP0430289A3 (en) * | 1989-12-01 | 1995-08-16 | Hughes Aircraft Co | Fabrication of self-aligned, t-gate hemt |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0793429B2 (ja) | 1995-10-09 |
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