JPH0797635B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0797635B2 JPH0797635B2 JP61143617A JP14361786A JPH0797635B2 JP H0797635 B2 JPH0797635 B2 JP H0797635B2 JP 61143617 A JP61143617 A JP 61143617A JP 14361786 A JP14361786 A JP 14361786A JP H0797635 B2 JPH0797635 B2 JP H0797635B2
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- Japan
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- layer
- gate electrode
- sio
- dielectric layer
- manufacturing
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Description
【発明の詳細な説明】 〔概要〕 この発明は、半導体装置のＴ形ゲート電極構造の製造方
法にかかり、 第１の誘電体層のゲート電極パターンに近似する開口に
第２の誘電体からなる側壁を形成し、該両誘電体層上に
貼り出すＴ形ゲート電極を形成して、該ゲート電極の庇
状に張り出した部分の下からソース、ドレイン電極形成
領域まで、窒素を含有するシリコンを材料とする該第１
の誘電体層を３弗化窒素ガスを用いて選択的に除去する
ことにより、 その製造工程のドライ化による改善と、特性向上とを実
現するものである。
法にかかり、 第１の誘電体層のゲート電極パターンに近似する開口に
第２の誘電体からなる側壁を形成し、該両誘電体層上に
貼り出すＴ形ゲート電極を形成して、該ゲート電極の庇
状に張り出した部分の下からソース、ドレイン電極形成
領域まで、窒素を含有するシリコンを材料とする該第１
の誘電体層を３弗化窒素ガスを用いて選択的に除去する
ことにより、 その製造工程のドライ化による改善と、特性向上とを実
現するものである。
本発明は半導体装置の製造方法、特に電界効果トランジ
スタ等のＴ形ゲート電極構造の製造方法の改善に関す
る。
スタ等のＴ形ゲート電極構造の製造方法の改善に関す
る。
電子移動度が高い砒化ガリウム（GaAs）等の化合物半導
体を用いて電界効果トランジスタの遮断周波数の向上が
実現されているが、遮断周波数がゲート長の２乗に反比
例することからゲート長を短縮し断面形状をＴ形とした
ゲート電極構造について、その製造方法の改善が要望さ
れている。
体を用いて電界効果トランジスタの遮断周波数の向上が
実現されているが、遮断周波数がゲート長の２乗に反比
例することからゲート長を短縮し断面形状をＴ形とした
ゲート電極構造について、その製造方法の改善が要望さ
れている。
GaAsを半導体材料とするショットキバリア形電界効果ト
ランジスタ（MES FET）がマイクロ波帯域等において多
数用いられているが、高電子移動度電界効果トランジス
タ（HEMT）では、空間分離ドーピングと電子の２次元状
態化により一層の高移動度を実現している。このHEMTの
Ｔ形ゲート電極構造は従来例えば下記の様に製造されて
いる。
ランジスタ（MES FET）がマイクロ波帯域等において多
数用いられているが、高電子移動度電界効果トランジス
タ（HEMT）では、空間分離ドーピングと電子の２次元状
態化により一層の高移動度を実現している。このHEMTの
Ｔ形ゲート電極構造は従来例えば下記の様に製造されて
いる。
第２図（ａ）参照：半絶縁性GaAs基板21上にノンドープ
のGaAs層22、ｎ型AlGaAs層23及びｎ型GaAs層24をエピタ
キシャル成長し、ノンドープのGaAs層22のｎ型AlGaAs電
子供給層23とのヘテロ接合界面近傍に２次元電子ガス22
eが形成された半導体基体上に、SiO2層25を厚さ0.3μｍ
程度に化学気相成長法（CVD法）等により堆積する。
のGaAs層22、ｎ型AlGaAs層23及びｎ型GaAs層24をエピタ
キシャル成長し、ノンドープのGaAs層22のｎ型AlGaAs電
子供給層23とのヘテロ接合界面近傍に２次元電子ガス22
eが形成された半導体基体上に、SiO2層25を厚さ0.3μｍ
程度に化学気相成長法（CVD法）等により堆積する。
このSiO2層25上にレジスト31を塗布してゲートパターン
を形成し、これをマスクとしてCHF3等によりSiO2層25を
エッチングする。
を形成し、これをマスクとしてCHF3等によりSiO2層25を
エッチングする。
第２図（ｂ）参照:SiO2を再び厚さ0.3μｍ程度堆積して
SiO2層26を設け、これを上面からCHF3等によりエッチン
グして平面部分を除去する。このプロセス後SiO2層26W
がSiO2層25の側壁として残置され、ゲートパターンのゲ
ート長方向の寸法を短縮する効果が得られる。
SiO2層26を設け、これを上面からCHF3等によりエッチン
グして平面部分を除去する。このプロセス後SiO2層26W
がSiO2層25の側壁として残置され、ゲートパターンのゲ
ート長方向の寸法を短縮する効果が得られる。
第２図（ｃ）参照：ゲート電極層として例えばチタン
（Ti）27a/白金（Pt）27b/金（Au）27cを重畳して蒸着
し、その上にゲート長方向の寸法が例えばμｍ程度と大
きいAuパターン27dをレジストをマスクとする選択的め
っきにより形成して、表出するAu/Ptをアルゴン（Ar）
イオンミリング、Tiをドライエッチングにより除去して
ゲート電極27とする。
（Ti）27a/白金（Pt）27b/金（Au）27cを重畳して蒸着
し、その上にゲート長方向の寸法が例えばμｍ程度と大
きいAuパターン27dをレジストをマスクとする選択的め
っきにより形成して、表出するAu/Ptをアルゴン（Ar）
イオンミリング、Tiをドライエッチングにより除去して
ゲート電極27とする。
第２図（ｄ）参照：マスク32を設けて、ゲート電極27の
庇状に拡がった部分の下からソース、ドレイン電極形成
領域まで、SiO2層25及びSiO2層26Wを希釈沸酸（HF）等
で除去する。
庇状に拡がった部分の下からソース、ドレイン電極形成
領域まで、SiO2層25及びSiO2層26Wを希釈沸酸（HF）等
で除去する。
第２図（ｅ）参照：例えば金ゲルマニウム／ニッケル／
金（AuGe/Ni/Au）を積層して蒸着し、リフトオフしてソ
ース、ドレイン電極28を形成する。なおこの際にゲート
電極27上に同一材料の堆積28′が形成される。
金（AuGe/Ni/Au）を積層して蒸着し、リフトオフしてソ
ース、ドレイン電極28を形成する。なおこの際にゲート
電極27上に同一材料の堆積28′が形成される。
Ｔ形ゲート電極の庇状に貼り出した部分と半導体基体と
の間に誘電体があればゲート容量が増加して高周波特性
が低下するので、前期従来例ではこの部分のSiO2層25、
26Wを希釈沸酸（HF）等で除去している。
の間に誘電体があればゲート容量が増加して高周波特性
が低下するので、前期従来例ではこの部分のSiO2層25、
26Wを希釈沸酸（HF）等で除去している。
この様なウェットエッチング法は均一性、選択性、半導
体基体面等に及ぼす損傷などについては優れていること
が多いが、工程が複雑化するなどの不利益を伴い易い。
これに比較してドライエッチング法は制御性、自動化、
量産化の可能性等で優れており、半導体装置の製造方法
における比重が高まっている。
体基体面等に及ぼす損傷などについては優れていること
が多いが、工程が複雑化するなどの不利益を伴い易い。
これに比較してドライエッチング法は制御性、自動化、
量産化の可能性等で優れており、半導体装置の製造方法
における比重が高まっている。
本発明は上述の如きＴ形ゲート電極周辺の構造を、ドラ
イエッチング法によって損傷、有害な残存物などを残す
ことなく最適状態に形成する製造方法を提供することを
目的とする。
イエッチング法によって損傷、有害な残存物などを残す
ことなく最適状態に形成する製造方法を提供することを
目的とする。
なお上述の如くSiO2層25を除去する際に同じくSiO2から
なる側壁26Wも除去されるが、本従来例の如くソース、
ドレイン電極28をゲート電極27にセルフアラインさせる
製造方法では特に、この側壁26W程度の絶縁膜を残置す
ることが望まれる。
なる側壁26Wも除去されるが、本従来例の如くソース、
ドレイン電極28をゲート電極27にセルフアラインさせる
製造方法では特に、この側壁26W程度の絶縁膜を残置す
ることが望まれる。
前記問題点は、半導体基体上に設けた窒素を含有するシ
リコンを材料とする第１の誘導体層にゲート電極パター
ンに近似する開口を形成して、酸化シリコンを材料とす
る第２の誘電体層を堆積し、該第２の誘電体層を選択的
に残置して該開口に側壁を形成し、該第２及び第１の誘
電体層上に張り出して断面がＴ字状のゲート電極を形成
し、該ゲート電極の庇状に張り出した部分の下からソー
ス、ドレイン電極形成領域まで該第１の誘電体層を３弗
化窒素ガスを用いて選択的に除去する本発明による半導
体装置の製造方法により解決される。
リコンを材料とする第１の誘導体層にゲート電極パター
ンに近似する開口を形成して、酸化シリコンを材料とす
る第２の誘電体層を堆積し、該第２の誘電体層を選択的
に残置して該開口に側壁を形成し、該第２及び第１の誘
電体層上に張り出して断面がＴ字状のゲート電極を形成
し、該ゲート電極の庇状に張り出した部分の下からソー
ス、ドレイン電極形成領域まで該第１の誘電体層を３弗
化窒素ガスを用いて選択的に除去する本発明による半導
体装置の製造方法により解決される。
本発明によれば、除去する第１の誘電体層に予え第２の
誘電体からなる側壁を設けてＴ形ゲート電極を形成し、
３弗化窒素ガス（NF3）によるドライエッチングによ
り、第１の誘電体層を半導体基体及び第２の誘電体の側
壁に対して選択的に除去する。
誘電体からなる側壁を設けてＴ形ゲート電極を形成し、
３弗化窒素ガス（NF3）によるドライエッチングによ
り、第１の誘電体層を半導体基体及び第２の誘電体の側
壁に対して選択的に除去する。
NF3によるドライエッチングは、シリコン（Si）の場合
とは異なり例えばGaAs等からなる化合物半導体基体に損
傷を与えず、誘電体では例えば窒化酸化シリコン（SiO
N）、窒化シリコン（SiN）等はエッチングし、二酸化シ
リコン（SiO2）等はエッチングしないなどエッチング選
択性のある組み合わせが可能であり、例えばチタン（T
i）、タングステンシリサイド（WSi）等のNF3によって
エッチングされるゲート電極材料を、側壁で保護するこ
とによりこのエッチング処理に関わりなく選択して、良
好な半導体装置を製造することが可能となる。
とは異なり例えばGaAs等からなる化合物半導体基体に損
傷を与えず、誘電体では例えば窒化酸化シリコン（SiO
N）、窒化シリコン（SiN）等はエッチングし、二酸化シ
リコン（SiO2）等はエッチングしないなどエッチング選
択性のある組み合わせが可能であり、例えばチタン（T
i）、タングステンシリサイド（WSi）等のNF3によって
エッチングされるゲート電極材料を、側壁で保護するこ
とによりこのエッチング処理に関わりなく選択して、良
好な半導体装置を製造することが可能となる。
更にこの選択的に残される側壁はその後ゲート電極を絶
縁、保護する側壁の効果を与える。
縁、保護する側壁の効果を与える。
以下本発明を実施例により具体的に説明する。
第１図（ａ）乃至（ｅ）は本発明の実施例を示す工程順
模式側断面図である。
模式側断面図である。
第１図（ａ）参照：半絶縁性GaAs基板１上にノンドープ
のGaAs層２、ｎ型AlGaAs層３及びｎ型GaAs層４を前記従
来例と同様にエピタキシャル成長し、２次元電子ガス2e
が形成された半導体基体上に、SiON層５を例えば厚さ0.
3μｍ程度にプラズマCVD法等より堆積する。
のGaAs層２、ｎ型AlGaAs層３及びｎ型GaAs層４を前記従
来例と同様にエピタキシャル成長し、２次元電子ガス2e
が形成された半導体基体上に、SiON層５を例えば厚さ0.
3μｍ程度にプラズマCVD法等より堆積する。
このSiON層５上にレジスト11を塗布してゲートパターン
を形成し、これをマスクとしてSiON層５を例えばNF3、C
HF3、CF4等によりドライエッチングする。
を形成し、これをマスクとしてSiON層５を例えばNF3、C
HF3、CF4等によりドライエッチングする。
第１図（ｂ）参照:SiO2を厚さ0.3μｍ程度堆積してSiO2
層６を設け、これを上面からCHF3等によりドライエッチ
ングして平面部分を除去する。このプロセス後、SiO2層
6WがSiON層５の側壁として残置され、ゲート長が短縮さ
れる。
層６を設け、これを上面からCHF3等によりドライエッチ
ングして平面部分を除去する。このプロセス後、SiO2層
6WがSiON層５の側壁として残置され、ゲート長が短縮さ
れる。
第１図（ｃ）参照：ゲート電極層として例えばTi層7a、
Pt層7b、Au層7cを重畳して蒸着し、その上にゲート長方
向の寸法が例えば２μｍ程度のAuパターン7dをレジスト
をマスクとする選択的めっきにより形成して、表出する
Au/PtをArイオンミリング、Tiをドライエッチングによ
り除去してゲート電極７とする。
Pt層7b、Au層7cを重畳して蒸着し、その上にゲート長方
向の寸法が例えば２μｍ程度のAuパターン7dをレジスト
をマスクとする選択的めっきにより形成して、表出する
Au/PtをArイオンミリング、Tiをドライエッチングによ
り除去してゲート電極７とする。
第１図（ｄ）参照：マスク12を設け例えば室温におい
て、圧力3pa程度のNF3によるドライエッチングを行い、
ゲート電極７の庇状に張り出した部分の下からソース、
ドレイン電極形成領域までSiON層５を除去し、側壁6Wを
残置する。
て、圧力3pa程度のNF3によるドライエッチングを行い、
ゲート電極７の庇状に張り出した部分の下からソース、
ドレイン電極形成領域までSiON層５を除去し、側壁6Wを
残置する。
第１図（ｅ）参照：例えばAuGe/Ni/Auを積層して蒸着
し、リフトオフしてソース、ドレイン電極８を形成す
る。なおこの際にゲート電極７上に同一材料の堆積８′
が形成される。
し、リフトオフしてソース、ドレイン電極８を形成す
る。なおこの際にゲート電極７上に同一材料の堆積８′
が形成される。
上述の実施例ではゲート電極層にTi層7aを含んでおり、
この層は本来NF3によるドライエッチングでエッチング
されるが、SiO2側壁6Wにより半導体基体から立ち上がる
部分が保護されている。更にこのSiO2側壁6Wによりソー
ス、ドレイン電極８形成以降の絶縁、保護効果も得られ
る。
この層は本来NF3によるドライエッチングでエッチング
されるが、SiO2側壁6Wにより半導体基体から立ち上がる
部分が保護されている。更にこのSiO2側壁6Wによりソー
ス、ドレイン電極８形成以降の絶縁、保護効果も得られ
る。
以上説明した如く本発明によれば、遮断周波数等の向上
に適するＴ形ゲート電極構造について、その製造工程ド
ライ化による生産性改善と特性向上とが同時に実現さ
れ、半導体装置の進展に大きい効果が得られる。
に適するＴ形ゲート電極構造について、その製造工程ド
ライ化による生産性改善と特性向上とが同時に実現さ
れ、半導体装置の進展に大きい効果が得られる。
第１図（ａ）乃至（ｅ）は本発明の実施例の工程順模式
側断面図、 第２図（ａ）乃至（ｅ）は従来例の工程順模式側断面図
である。 図において、 １は半絶縁性GaAs基板、 ２はノンドープのGaAs層、 2eは２次元電子ガス、 ３はｎ型AlGaAs層、４はｎ型GaAs層、 ５はSiON層、６はSiO2層、 6WはSiO2側壁、７はゲート電極、 7aはTi層、7bはPt層、 7cはAu層、7dはAuめっきパターン、 ８はソース、ドレイン電極を示す。
側断面図、 第２図（ａ）乃至（ｅ）は従来例の工程順模式側断面図
である。 図において、 １は半絶縁性GaAs基板、 ２はノンドープのGaAs層、 2eは２次元電子ガス、 ３はｎ型AlGaAs層、４はｎ型GaAs層、 ５はSiON層、６はSiO2層、 6WはSiO2側壁、７はゲート電極、 7aはTi層、7bはPt層、 7cはAu層、7dはAuめっきパターン、 ８はソース、ドレイン電極を示す。
Claims (2)
- 【請求項１】半導体基体上に設けた窒素を含有するシリ
コンを材料とする第１の誘導体層にゲート電極パターン
に近似する開口を形成して、酸化シリコンを材料とする
第２の誘電体層を堆積し、該第２の誘電体層を選択的に
残置して該開口に側壁を形成し、該第２及び第１の誘電
体層上に張り出して断面がＴ字状のゲート電極を形成
し、該ゲート電極の庇状に張り出した部分の下からソー
ス、ドレイン電極形成領域まで該第１の誘電体層を３弗
化窒素ガスを用いて選択的に除去することを特徴とする
半導体装置の製造方法。 - 【請求項２】前記Ｔ字状のゲート電極の前記半導体に接
する材料はチタン又はタングステンシリサイドであるこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61143617A JPH0797635B2 (ja) | 1986-06-19 | 1986-06-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61143617A JPH0797635B2 (ja) | 1986-06-19 | 1986-06-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63168A JPS63168A (ja) | 1988-01-05 |
| JPH0797635B2 true JPH0797635B2 (ja) | 1995-10-18 |
Family
ID=15342909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61143617A Expired - Lifetime JPH0797635B2 (ja) | 1986-06-19 | 1986-06-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0797635B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02122164U (ja) * | 1989-03-18 | 1990-10-05 | ||
| DE4030490C2 (de) * | 1989-09-29 | 1999-02-04 | Denso Corp | Vorrichtung zur Kraftstoffzufuhr in einer Mehrzylinder-Brennkraftmaschine |
| US5273015A (en) * | 1989-09-29 | 1993-12-28 | Nippondenso Co., Ltd. | Fuel supplying device for an internal combustion engine having multiple cylinder |
| EP0592064B1 (en) * | 1992-08-19 | 1998-09-23 | Mitsubishi Denki Kabushiki Kaisha | Method of producing a field effect transistor |
| JPH06244216A (ja) * | 1992-12-21 | 1994-09-02 | Mitsubishi Electric Corp | Ｉｐｇトランジスタ及びその製造方法，並びに半導体集積回路装置及びその製造方法 |
| JPH07226409A (ja) * | 1993-12-13 | 1995-08-22 | Nec Corp | 半導体装置の製造方法 |
| JP4093395B2 (ja) * | 2001-08-03 | 2008-06-04 | 富士通株式会社 | 半導体装置とその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6020516A (ja) * | 1983-07-14 | 1985-02-01 | Tokyo Denshi Kagaku Kabushiki | 窒化シリコン膜のドライエツチング方法 |
| JPS615523A (ja) * | 1984-06-20 | 1986-01-11 | Hitachi Ltd | ドライエツチングの方法 |
| JPS6173377A (ja) * | 1984-09-18 | 1986-04-15 | Sony Corp | Ｆｅｔの製造方法 |
-
1986
- 1986-06-19 JP JP61143617A patent/JPH0797635B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63168A (ja) | 1988-01-05 |
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