JP3226666B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3226666B2 JP3226666B2 JP17010393A JP17010393A JP3226666B2 JP 3226666 B2 JP3226666 B2 JP 3226666B2 JP 17010393 A JP17010393 A JP 17010393A JP 17010393 A JP17010393 A JP 17010393A JP 3226666 B2 JP3226666 B2 JP 3226666B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- gate electrode
- etching
- fluorine
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に電界効果トランジスタのゲート電極周辺の
絶縁膜中に導入される不純物イオンの悪影響を防止でき
る半導体装置の製造方法に関する。
に関し、特に電界効果トランジスタのゲート電極周辺の
絶縁膜中に導入される不純物イオンの悪影響を防止でき
る半導体装置の製造方法に関する。
【０００２】
【従来の技術】高電子移動度トランジスタ（ＨＥＭＴ）
のような高い電子移動度を有する電界効果トランジスタ
の動作周波数をさらに向上させるためには、電子が走行
する距離すなわちゲート長を短くするのが効果的であ
る。そのためには、サイドウォール絶縁物の利用が有効
であり、加工方法として異方性のドライエッチングプロ
セスを用いる必要がある。
のような高い電子移動度を有する電界効果トランジスタ
の動作周波数をさらに向上させるためには、電子が走行
する距離すなわちゲート長を短くするのが効果的であ
る。そのためには、サイドウォール絶縁物の利用が有効
であり、加工方法として異方性のドライエッチングプロ
セスを用いる必要がある。
【０００３】例えば、急峻な側壁面を有する任意の形状
の穴あるいはゲート電極を形成するために、リアクティ
ブイオンエッチング（ＲＩＥ）や電子サイクロトロン共
鳴（ＥＣＲ）を用いたＥＣＲプラズマエッチングプロセ
スが使用される。これらのプロセスを使用することによ
り、ゲート長等の寸法をサブクオーターミクロンのサイ
ズまで縮小することが可能になる。
の穴あるいはゲート電極を形成するために、リアクティ
ブイオンエッチング（ＲＩＥ）や電子サイクロトロン共
鳴（ＥＣＲ）を用いたＥＣＲプラズマエッチングプロセ
スが使用される。これらのプロセスを使用することによ
り、ゲート長等の寸法をサブクオーターミクロンのサイ
ズまで縮小することが可能になる。
【０００４】図３は、上記ドライエッチングプロセスを
使用した従来例による電界効果トランジスタを示す。以
下に、半導体層上に直接ゲート電極を形成したＭＥＳ構
造を有する電界効果トランジスタの例について説明す
る。
使用した従来例による電界効果トランジスタを示す。以
下に、半導体層上に直接ゲート電極を形成したＭＥＳ構
造を有する電界効果トランジスタの例について説明す
る。
【０００５】図３（Ａ）は、半導体エピタキシャル層５
１上に、ゲート電極が形成される部分に開口を有するＧ
ａＡｓのエピタキシャル成長層５２を形成し、その上に
ＣＶＤ法等により絶縁膜５３を堆積させたときの断面図
である。ＣＶＤ法等による絶縁膜の堆積はほぼ等方的に
進むため、図３（Ａ）に示すようにエピタキシャル成長
層５２の開口部上にＶ状の窪みができる。
１上に、ゲート電極が形成される部分に開口を有するＧ
ａＡｓのエピタキシャル成長層５２を形成し、その上に
ＣＶＤ法等により絶縁膜５３を堆積させたときの断面図
である。ＣＶＤ法等による絶縁膜の堆積はほぼ等方的に
進むため、図３（Ａ）に示すようにエピタキシャル成長
層５２の開口部上にＶ状の窪みができる。
【０００６】次に、上記のＲＩＥ等の異方性エッチング
により全面をエッチングする。エピタキシャル成長層５
２の開口の中心部は、周辺部に比べて膜厚が薄いため、
まず、中心部のみで下地基板５１が露出する。ここで、
エッチングを停止し、ゲート電極となるアルミニウム
（Ａｌ）等の導電膜を蒸着する。次に、フォトリソグラ
フィと選択エッチングにより、ゲート電極部分以外の導
電膜及び絶縁膜５３を除去する。
により全面をエッチングする。エピタキシャル成長層５
２の開口の中心部は、周辺部に比べて膜厚が薄いため、
まず、中心部のみで下地基板５１が露出する。ここで、
エッチングを停止し、ゲート電極となるアルミニウム
（Ａｌ）等の導電膜を蒸着する。次に、フォトリソグラ
フィと選択エッチングにより、ゲート電極部分以外の導
電膜及び絶縁膜５３を除去する。
【０００７】図３（Ｂ）は、このようにして作製された
電界効果トランジスタを示す。ゲート電極部分には、絶
縁膜５３ａとゲート電極５４が形成されている。また、
ゲート電極を挟むようにして、オーミック電極５５、５
６がエピタキシャル成長層５２の上に形成されている。
この場合のゲートは、半導体エピタキシャル層５１とゲ
ート電極５４が直接接している部分であるため、非常に
短いゲート長を実現することができる。
電界効果トランジスタを示す。ゲート電極部分には、絶
縁膜５３ａとゲート電極５４が形成されている。また、
ゲート電極を挟むようにして、オーミック電極５５、５
６がエピタキシャル成長層５２の上に形成されている。
この場合のゲートは、半導体エピタキシャル層５１とゲ
ート電極５４が直接接している部分であるため、非常に
短いゲート長を実現することができる。
【０００８】このように形成された電界効果トランジス
タにおいて、２２５℃〜２５０℃の環境下で、ゲートに
負のバイアス電圧を印加して長時間通電を行うと、一定
時間経過後にドレイン電流が急激に減少するという事象
が発生する。
タにおいて、２２５℃〜２５０℃の環境下で、ゲートに
負のバイアス電圧を印加して長時間通電を行うと、一定
時間経過後にドレイン電流が急激に減少するという事象
が発生する。
【０００９】
【発明が解決しようとする課題】図３（Ｂ）に示す電界
効果トランジスタの製造工程において、絶縁膜５３をＲ
ＩＥ等によってエッチングする場合、通常ＳＦ6 等のフ
ッ素を含むガスが使用される。このとき、フッ素が絶縁
膜５３中に取り込まれる。従って、絶縁膜５３ａ中には
フッ素等の不純物イオンが含まれている。
効果トランジスタの製造工程において、絶縁膜５３をＲ
ＩＥ等によってエッチングする場合、通常ＳＦ6 等のフ
ッ素を含むガスが使用される。このとき、フッ素が絶縁
膜５３中に取り込まれる。従って、絶縁膜５３ａ中には
フッ素等の不純物イオンが含まれている。
【００１０】電子の移動度が高くなり、かつ電界効果ト
ランジスタの寸法がさらに小さくなると、この絶縁膜中
に残留する不純物イオンの影響が無視できなくなる。例
えば、ＨＥＭＴの場合、キャリアを供給するドーピング
層の上に直接絶縁膜が形成されているため、絶縁膜中に
残留するイオンが電界により移動し、ドーピング層との
界面に到達し、界面凖位密度を変化させる。また、ドー
ピング層内に進入することにより、不純物イオンがトラ
ップとして作用し、ドーピング層の下の２次元電子ガス
の濃度を変化させる。
ランジスタの寸法がさらに小さくなると、この絶縁膜中
に残留する不純物イオンの影響が無視できなくなる。例
えば、ＨＥＭＴの場合、キャリアを供給するドーピング
層の上に直接絶縁膜が形成されているため、絶縁膜中に
残留するイオンが電界により移動し、ドーピング層との
界面に到達し、界面凖位密度を変化させる。また、ドー
ピング層内に進入することにより、不純物イオンがトラ
ップとして作用し、ドーピング層の下の２次元電子ガス
の濃度を変化させる。
【００１１】この絶縁膜中に残留した不純物イオンは、
オーミック電極５５、５６形成時と同程度の温度で数分
熱処理を施しても除去不可能である。本発明の目的は、
ゲート電極近傍の絶縁膜中に残留した不純物イオンの悪
影響を低減し、電界効果トランジスタの信頼性を向上さ
せることができる半導体装置製造技術を提供することで
ある。
オーミック電極５５、５６形成時と同程度の温度で数分
熱処理を施しても除去不可能である。本発明の目的は、
ゲート電極近傍の絶縁膜中に残留した不純物イオンの悪
影響を低減し、電界効果トランジスタの信頼性を向上さ
せることができる半導体装置製造技術を提供することで
ある。
【００１２】
【課題を解決するための手段】本発明の電界効果トラン
ジスタの製造方法は、フッ素を含むガスを用いてドライ
エッチングして、ＡｌＧａＡｓ層上の絶縁膜にゲート電
極部の開口を形成する工程と、前記絶縁膜に開口を形成
後、前記絶縁膜上にアルミニウム（Ａｌ）を含む絶縁膜
を形成する工程と、前記Ａｌを含む絶縁膜をフッ素を含
まないガスを用いてドライエッチングしてゲート電極部
の開口を形成する工程と、ゲート電極とこのゲート電極
を挟む１対のオーミック電極とを形成後、前記絶縁膜中
のフッ素イオンが移動して前記Ａｌを含む絶縁膜中に取
り込まれるのに十分な時間、前記ゲート電極に前記１対
のオーミック電極に対して正の電圧を印加するフッ素イ
オン除去工程とを含む。
ジスタの製造方法は、フッ素を含むガスを用いてドライ
エッチングして、ＡｌＧａＡｓ層上の絶縁膜にゲート電
極部の開口を形成する工程と、前記絶縁膜に開口を形成
後、前記絶縁膜上にアルミニウム（Ａｌ）を含む絶縁膜
を形成する工程と、前記Ａｌを含む絶縁膜をフッ素を含
まないガスを用いてドライエッチングしてゲート電極部
の開口を形成する工程と、ゲート電極とこのゲート電極
を挟む１対のオーミック電極とを形成後、前記絶縁膜中
のフッ素イオンが移動して前記Ａｌを含む絶縁膜中に取
り込まれるのに十分な時間、前記ゲート電極に前記１対
のオーミック電極に対して正の電圧を印加するフッ素イ
オン除去工程とを含む。
【００１３】
【作用】不純物としてフッ素イオンを含む絶縁膜とゲー
ト電極との界面に、Ａｌを含む絶縁膜を挿入し、ゲート
電極にフッ素イオンと逆極性の正の電圧を印加すること
により、フッ素イオンを移動させ、Ａｌを含む絶縁膜中
に取り込んで、Ａｌと結合させることにより、前記絶縁
膜からフッ素イオンを除去することができる。
ト電極との界面に、Ａｌを含む絶縁膜を挿入し、ゲート
電極にフッ素イオンと逆極性の正の電圧を印加すること
により、フッ素イオンを移動させ、Ａｌを含む絶縁膜中
に取り込んで、Ａｌと結合させることにより、前記絶縁
膜からフッ素イオンを除去することができる。
【００１４】Ａｌとフッ素が結合した化合物は安定であ
るため、フッ素イオンが電界効果トランジスタの特性を
劣化させることがなくなる。このため、信頼性が向上し
た高性能な電界効果トランジスタを得ることが可能にな
る。
るため、フッ素イオンが電界効果トランジスタの特性を
劣化させることがなくなる。このため、信頼性が向上し
た高性能な電界効果トランジスタを得ることが可能にな
る。
【００１５】
【実施例】以下に、ＧａＡｓ基板上に形成したＧａＡｓ
／ＡｌＧａＡｓエピタキシャル層にＨＥＭＴを作製する
場合を例にとって、本発明の実施例を説明する。
／ＡｌＧａＡｓエピタキシャル層にＨＥＭＴを作製する
場合を例にとって、本発明の実施例を説明する。
【００１６】図１（Ａ）は、ゲート電極部分の開口を形
成するためのフォトリソグラフィ工程を示す。半絶縁性
ＧａＡｓ基板１上に、キャリア走行層として真性ＧａＡ
ｓエピタキシャル層２、キャリア供給層としてｎ型Ａｌ
ＧａＡｓエピタキシャル層３、保護層としてｎ+ 型Ｇａ
Ａｓエピタキシャル層４がこの順番で形成されている。
成するためのフォトリソグラフィ工程を示す。半絶縁性
ＧａＡｓ基板１上に、キャリア走行層として真性ＧａＡ
ｓエピタキシャル層２、キャリア供給層としてｎ型Ａｌ
ＧａＡｓエピタキシャル層３、保護層としてｎ+ 型Ｇａ
Ａｓエピタキシャル層４がこの順番で形成されている。
【００１７】真性ＧａＡｓエピタキシャル層２、ｎ型Ａ
ｌＧａＡｓエピタキシャル層３、ｎ + 型ＧａＡｓエピタ
キシャル層４の膜厚は、それぞれ３０００Å、３５０
Å、７００Åである。ｎ+ 型ＧａＡｓエピタキシャル層
４の上にレジスト膜５を塗布し、フォトリソグラフィ法
を用いてゲート電極形成用の開口を設ける。
ｌＧａＡｓエピタキシャル層３、ｎ + 型ＧａＡｓエピタ
キシャル層４の膜厚は、それぞれ３０００Å、３５０
Å、７００Åである。ｎ+ 型ＧａＡｓエピタキシャル層
４の上にレジスト膜５を塗布し、フォトリソグラフィ法
を用いてゲート電極形成用の開口を設ける。
【００１８】図１（Ｂ）は、ｎ+ 型ＧａＡｓエピタキシ
ャル層４をドライエッチングする工程を示す。レジスト
膜５をエッチングマスクとして、レジスト膜開口部のｎ
+ 型ＧａＡｓエピタキシャル層４を選択ドライエッチン
グする。エッチングガスとして、ＣＣｌ2 Ｆ2 ガスを使
用した。
ャル層４をドライエッチングする工程を示す。レジスト
膜５をエッチングマスクとして、レジスト膜開口部のｎ
+ 型ＧａＡｓエピタキシャル層４を選択ドライエッチン
グする。エッチングガスとして、ＣＣｌ2 Ｆ2 ガスを使
用した。
【００１９】図１（Ｃ）は、絶縁膜を堆積する工程を示
す。図１（Ｂ）の工程でｎ+ 型ＧａＡｓエピタキシャル
層４を選択エッチングした後、レジスト膜５を除去す
る。次に、ウエハ全面にＣＶＤ法等により、絶縁膜とし
て例えばＳｉＯ2 膜を約３０００Å堆積する。このと
き、ｎ+ 型ＧａＡｓエピタキシャル層４の側面にもほぼ
等方的に、絶縁膜が形成される。そのため、ｎ型ＡｌＧ
ａＡｓエピタキシャル層３が露出している部分では、Ｓ
ｉＯ2 膜６の表面にＶ状の窪みができる。
す。図１（Ｂ）の工程でｎ+ 型ＧａＡｓエピタキシャル
層４を選択エッチングした後、レジスト膜５を除去す
る。次に、ウエハ全面にＣＶＤ法等により、絶縁膜とし
て例えばＳｉＯ2 膜を約３０００Å堆積する。このと
き、ｎ+ 型ＧａＡｓエピタキシャル層４の側面にもほぼ
等方的に、絶縁膜が形成される。そのため、ｎ型ＡｌＧ
ａＡｓエピタキシャル層３が露出している部分では、Ｓ
ｉＯ2 膜６の表面にＶ状の窪みができる。
【００２０】図１（Ｄ）は、ウエハ全面に堆積したＳｉ
Ｏ2 膜６をエッチングする工程である。ＳｉＯ2 膜６を
ＲＩＥ等でエッチングする。ＲＩＥはエッチングレート
に異方性を有し、ほぼ縦方向にのみエッチングするた
め、ｎ+ 型ＧａＡｓエピタキシャル層４の側面に形成さ
れたサイドウォールも上方からのみエッチングされる。
従ってｎ+ 型ＧａＡｓエピタキシャル層４の開口部に形
成されたＳｉＯ2 膜６表面のＶ状の窪みは、その形状を
維持したままエッチングされる。
Ｏ2 膜６をエッチングする工程である。ＳｉＯ2 膜６を
ＲＩＥ等でエッチングする。ＲＩＥはエッチングレート
に異方性を有し、ほぼ縦方向にのみエッチングするた
め、ｎ+ 型ＧａＡｓエピタキシャル層４の側面に形成さ
れたサイドウォールも上方からのみエッチングされる。
従ってｎ+ 型ＧａＡｓエピタキシャル層４の開口部に形
成されたＳｉＯ2 膜６表面のＶ状の窪みは、その形状を
維持したままエッチングされる。
【００２１】エッチングが進むと、最初にＶ状の窪みの
最も深い部分が全て除去され、ｎ型ＡｌＧａＡｓエピタ
キシャル層３が露出する。従って、エッチングする膜厚
を制御することにより、露出する部分の幅を変えること
ができる。
最も深い部分が全て除去され、ｎ型ＡｌＧａＡｓエピタ
キシャル層３が露出する。従って、エッチングする膜厚
を制御することにより、露出する部分の幅を変えること
ができる。
【００２２】ＲＩＥ等でＳｉＯ2 をエッチングするとき
は、通常フッ素を含むガスを使用する。本実施例では、
エッチングガスとしてＳＦ6 を使用した。エッチング時
にＳｉＯ2 膜中にフッ素が取り込まれるため、エッチン
グ後のＳｉＯ2 膜６中には、多量のフッ素イオン７が存
在する。
は、通常フッ素を含むガスを使用する。本実施例では、
エッチングガスとしてＳＦ6 を使用した。エッチング時
にＳｉＯ2 膜中にフッ素が取り込まれるため、エッチン
グ後のＳｉＯ2 膜６中には、多量のフッ素イオン７が存
在する。
【００２３】図１（Ｅ）は、アルミニウム（Ａｌ）を含
む絶縁膜を堆積する工程である。ＲＩＥ等によるエッチ
ング後、Ａｌを含む絶縁膜を堆積する。Ａｌを含む理由
は、Ａｌがフッ素と結合して安定な化合物を形成するた
めである。
む絶縁膜を堆積する工程である。ＲＩＥ等によるエッチ
ング後、Ａｌを含む絶縁膜を堆積する。Ａｌを含む理由
は、Ａｌがフッ素と結合して安定な化合物を形成するた
めである。
【００２４】これにより、後の工程でＳｉＯ2 膜６の中
に取り込まれているフッ素イオン７と、Ａｌを結合させ
フッ素イオン７をＳｉＯ2 膜６中から除去することがで
きる。
に取り込まれているフッ素イオン７と、Ａｌを結合させ
フッ素イオン７をＳｉＯ2 膜６中から除去することがで
きる。
【００２５】本工程でも、図１（Ｃ）に示すＳｉＯ2 膜
６を堆積させる工程と同様に、ｎ型ＡｌＧａＡｓエピタ
キシャル層３が露出している部分には、絶縁膜８表面に
Ｖ状の窪みが形成される。
６を堆積させる工程と同様に、ｎ型ＡｌＧａＡｓエピタ
キシャル層３が露出している部分には、絶縁膜８表面に
Ｖ状の窪みが形成される。
【００２６】本実施例では、絶縁膜として窒化アルミニ
ウム（ＡｌＮ）を約１０００Å堆積させた。なお、Ａｌ
を含む安定な絶縁膜であればＡｌＮに限らない。例え
ば、アルミナ（Ａｌx Ｏy ）等でもよい。また、Ａｌに
限らず、フッ素よりも電気陰性度の低い元素を含む絶縁
膜材料を使用することもできる。
ウム（ＡｌＮ）を約１０００Å堆積させた。なお、Ａｌ
を含む安定な絶縁膜であればＡｌＮに限らない。例え
ば、アルミナ（Ａｌx Ｏy ）等でもよい。また、Ａｌに
限らず、フッ素よりも電気陰性度の低い元素を含む絶縁
膜材料を使用することもできる。
【００２７】図１（Ｆ）は、ＡｌＮ膜８をエッチングす
る工程を示す。エッチングガスとして、塩化臭素（Ｂｒ
Ｃｌ）、塩化水素（ＨＣｌ）、塩化ケイ素（ＳｉＣ
ｌ4 ）等のフッ素を含まない塩素系ガスとヘリウムガス
等との混合ガスを使用してドライエッチングする。エッ
チングガスとしては、ＡｌＮをエッチングすることがで
きるガスであればＢｒＣｌ、ＨＣｌ、ＳｉＣｌ4 以外の
ものでもよい。
る工程を示す。エッチングガスとして、塩化臭素（Ｂｒ
Ｃｌ）、塩化水素（ＨＣｌ）、塩化ケイ素（ＳｉＣ
ｌ4 ）等のフッ素を含まない塩素系ガスとヘリウムガス
等との混合ガスを使用してドライエッチングする。エッ
チングガスとしては、ＡｌＮをエッチングすることがで
きるガスであればＢｒＣｌ、ＨＣｌ、ＳｉＣｌ4 以外の
ものでもよい。
【００２８】エッチングは、ＡｌＮ膜８表面に形成され
たＶ状の窪み部分にｎ型ＡｌＧａＡｓエピタキシャル層
３が露出するまで行う。この露出した領域に、後の工程
でゲート電極が形成される。
たＶ状の窪み部分にｎ型ＡｌＧａＡｓエピタキシャル層
３が露出するまで行う。この露出した領域に、後の工程
でゲート電極が形成される。
【００２９】従って、図１（Ｄ）及び図１（Ｆ）のＲＩ
Ｅ等によるエッチング工程で、エッチングする膜厚を制
御することによって、ゲート長を変化させることができ
る。このようにして、ゲート長を非常に短く形成するこ
とが可能になる。
Ｅ等によるエッチング工程で、エッチングする膜厚を制
御することによって、ゲート長を変化させることができ
る。このようにして、ゲート長を非常に短く形成するこ
とが可能になる。
【００３０】図２（Ａ）は、ゲート電極となる導電膜を
形成する工程を示す。例えば、タングステンシリサイド
（ＷＳｉ）９をスパッタリング法を用いて約１５００Å
堆積させる。
形成する工程を示す。例えば、タングステンシリサイド
（ＷＳｉ）９をスパッタリング法を用いて約１５００Å
堆積させる。
【００３１】図２（Ｂ）は、ゲート電極部分以外の不要
な部分をエッチングで取り除く工程を示す。ＷＳｉ膜９
を堆積後、レジスト膜を塗布してパターニングし、レジ
スト膜をマスクとして、ゲート電極部分以外のＳｉＯ2
膜６、ＡｌＮ膜８及びＷＳｉ膜９をＣＦ4 等でエッチン
グする。エッチング後レジスト膜を除去する。
な部分をエッチングで取り除く工程を示す。ＷＳｉ膜９
を堆積後、レジスト膜を塗布してパターニングし、レジ
スト膜をマスクとして、ゲート電極部分以外のＳｉＯ2
膜６、ＡｌＮ膜８及びＷＳｉ膜９をＣＦ4 等でエッチン
グする。エッチング後レジスト膜を除去する。
【００３２】図２（Ｃ）は、ＳｉＯ2 膜６を部分的に除
去する工程である。弗酸（ＨＦ）を用いてウェットエッ
チングを行う。ウェットエッチングは、等方性のエッチ
ングであるため、ＳｉＯ2 膜６は露出している側面から
エッチングされる。このようにして、ＳｉＯ2 膜６の両
側に庇状にＡｌＮ膜８、ＷＳｉ膜９が張り出した構造が
得られる。
去する工程である。弗酸（ＨＦ）を用いてウェットエッ
チングを行う。ウェットエッチングは、等方性のエッチ
ングであるため、ＳｉＯ2 膜６は露出している側面から
エッチングされる。このようにして、ＳｉＯ2 膜６の両
側に庇状にＡｌＮ膜８、ＷＳｉ膜９が張り出した構造が
得られる。
【００３３】図２（Ｄ）は、オーバゲート電極、オーミ
ック電極を形成する工程を示す。蒸着法により、ＡｕＧ
ｅ等の金属膜を約３０００Å形成する。このとき、図２
（Ｃ）の工程で形成した庇により、オーバゲート電極１
０ａ、オーミック電極１０ｂ、１０ｃがセルフアライメ
ントされて形成される。蒸着後、約４５０℃で熱処理を
行いＧｅをＡｌＧａＡｓ層３、ＧａＡｓ層２に拡散させ
てオーミックコンタクトを得る。
ック電極を形成する工程を示す。蒸着法により、ＡｕＧ
ｅ等の金属膜を約３０００Å形成する。このとき、図２
（Ｃ）の工程で形成した庇により、オーバゲート電極１
０ａ、オーミック電極１０ｂ、１０ｃがセルフアライメ
ントされて形成される。蒸着後、約４５０℃で熱処理を
行いＧｅをＡｌＧａＡｓ層３、ＧａＡｓ層２に拡散させ
てオーミックコンタクトを得る。
【００３４】図２（Ｅ）は、ＳｉＯ2 膜６中のフッ素イ
オン７をＡｌＮ膜８中のＡｌと結合させる工程を示す。
オーミック電極１０ｂ、１０ｃを接地電位に接続し、オ
ーバゲート電極１０ａに正のバイアス電圧１１を印加し
て、高温下にさらし、長時間放置する。
オン７をＡｌＮ膜８中のＡｌと結合させる工程を示す。
オーミック電極１０ｂ、１０ｃを接地電位に接続し、オ
ーバゲート電極１０ａに正のバイアス電圧１１を印加し
て、高温下にさらし、長時間放置する。
【００３５】ＳｉＯ2 膜６中のフッ素イオン７は、負に
帯電しているため、徐々にＡｌＮ膜８の方向へ移動し、
ＡｌＮ膜８中のＡｌ原子と結合する。結合したフッ素原
子は、ＡｌＦ3 になってＡｌＮ膜８中に取り込まれると
考えられる。ＡｌＦ3 は安定な化合物であるため、以後
ＡｌＮ膜８の外に放出されることはないと考えられる。
帯電しているため、徐々にＡｌＮ膜８の方向へ移動し、
ＡｌＮ膜８中のＡｌ原子と結合する。結合したフッ素原
子は、ＡｌＦ3 になってＡｌＮ膜８中に取り込まれると
考えられる。ＡｌＦ3 は安定な化合物であるため、以後
ＡｌＮ膜８の外に放出されることはないと考えられる。
【００３６】真空中、窒素雰囲気中または大気雰囲気中
で、１７５℃では１０００時間、２２５℃では４８時
間、または４５０℃では数分で殆どのフッ素イオンをＳ
ｉＯ2膜６中から取り除くことができた。
で、１７５℃では１０００時間、２２５℃では４８時
間、または４５０℃では数分で殆どのフッ素イオンをＳ
ｉＯ2膜６中から取り除くことができた。
【００３７】ここで、温度は、電界強度、処理時間と共
にフッ素イオンの移動距離を支配するが、絶対的な条件
ではない。通常オーミック接触形成のため約４５０℃の
熱処理を行うので、室温から４５０℃の温度を用いるの
が便利である。処理中に温度を変化させてもよい。な
お、酸素雰囲気中でアニールを行うと、Ａｌと酸素が反
応するため、好ましくない。
にフッ素イオンの移動距離を支配するが、絶対的な条件
ではない。通常オーミック接触形成のため約４５０℃の
熱処理を行うので、室温から４５０℃の温度を用いるの
が便利である。処理中に温度を変化させてもよい。な
お、酸素雰囲気中でアニールを行うと、Ａｌと酸素が反
応するため、好ましくない。
【００３８】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【００３９】
【発明の効果】以上説明したように、本発明によれば、
長時間使用しても劣化を生じにくい電界効果トランジス
タを作製することが可能になる。
長時間使用しても劣化を生じにくい電界効果トランジス
タを作製することが可能になる。
【図１】本発明の実施例による電界効果トランジスタを
作製する工程を説明するための半導体基板の断面図であ
る。
作製する工程を説明するための半導体基板の断面図であ
る。
【図２】本発明の実施例による電界効果トランジスタを
作製する工程を説明するための半導体基板及び半導体装
置の断面図である。
作製する工程を説明するための半導体基板及び半導体装
置の断面図である。
【図３】従来例による電界効果トランジスタを作製する
工程を説明するための半導体基板及び半導体装置の断面
図である。
工程を説明するための半導体基板及び半導体装置の断面
図である。
１ ＧａＡｓ基板 ２ 真性ＧａＡｓ層 ３ ＡｌＧａＡｓ層 ４、５２ ＧａＡｓ層 ５ レジスト膜 ６ ＳｉＯ2 膜 ７ フッ素イオン ８ ＡｌＮ膜 ９ ゲート電極 １０ａ オーバゲート電極 １０ｂ、１０ｃ オーミック電極 １１ バイアス電圧 ５１ 半導体エピタキシャル層 ５３、５３ａ 絶縁膜 ５４ ゲート電極 ５５、５６ オーミック電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 29/778 H01L 29/812 H01L 21/314 - 21/318
Claims (2)
- 【請求項１】 フッ素を含むガスを用いてドライエッチ
ングして、ＡｌＧａＡｓ層上の絶縁膜にゲート電極部の
開口を形成する工程と、 前記絶縁膜に開口を形成後、前記絶縁膜上にアルミニウ
ム（Ａｌ）を含む絶縁膜を形成する工程と、 前記Ａｌを含む絶縁膜をフッ素を含まないガスを用いて
ドライエッチングしてゲート電極部の開口を形成する工
程と、 ゲート電極とこのゲート電極を挟む１対のオーミック電
極とを形成後、前記絶縁膜中のフッ素イオンが移動して
前記Ａｌを含む絶縁膜中に取り込まれるのに十分な時
間、前記ゲート電極に前記１対のオーミック電極に対し
て正の電圧を印加するフッ素イオン除去工程とを含む電
界効果トランジスタの製造方法。 - 【請求項２】 前記Ａｌを含む絶縁膜は、窒化アルミニ
ウム（ＡｌＮ）ないしアルミナ（Ａｌx Ｏy ）のいずれ
かであることを特徴とする請求項１記載の電界効果トラ
ンジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17010393A JP3226666B2 (ja) | 1993-07-09 | 1993-07-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17010393A JP3226666B2 (ja) | 1993-07-09 | 1993-07-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0729921A JPH0729921A (ja) | 1995-01-31 |
| JP3226666B2 true JP3226666B2 (ja) | 2001-11-05 |
Family
ID=15898698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17010393A Expired - Fee Related JP3226666B2 (ja) | 1993-07-09 | 1993-07-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3226666B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5724347B2 (ja) * | 2010-12-10 | 2015-05-27 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
| JP5899093B2 (ja) * | 2012-09-18 | 2016-04-06 | 三菱電機株式会社 | 半導体装置の製造方法 |
-
1993
- 1993-07-09 JP JP17010393A patent/JP3226666B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0729921A (ja) | 1995-01-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6347337B2 (ja) | ||
| JP2891204B2 (ja) | 半導体装置の製造方法 | |
| JP3346348B2 (ja) | 半導体装置の製造方法 | |
| JP3226666B2 (ja) | 半導体装置の製造方法 | |
| US5960269A (en) | Method for manufacturing a field effect transistor using an auxiliary layer deposited at a very flat incident angle | |
| JPH08186260A (ja) | Ｍｏｓトランジスタの製造方法 | |
| JPH0797635B2 (ja) | 半導体装置の製造方法 | |
| JP3036452B2 (ja) | 半導体装置の製造方法 | |
| JP3225902B2 (ja) | 半導体装置の製造方法 | |
| JP2001053083A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JP2914022B2 (ja) | ゲート電極の形成方法 | |
| JP2003059949A (ja) | 電界効果トランジスタ及び電界効果トランジスタの製造方法 | |
| EP0460429A2 (en) | Method of making heterojunction bipolar transistor | |
| JP2591436B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP2888993B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPH01107577A (ja) | 電界効果トランジスタの製造方法 | |
| JPS59218778A (ja) | 半導体装置及びその製造方法 | |
| JP3751495B2 (ja) | 半導体装置及びその製造方法 | |
| JP2709055B2 (ja) | 半導体装置の製造方法 | |
| JPH04212428A (ja) | 半導体装置の製造方法 | |
| JP2000183022A (ja) | 化合物半導体装置の製造方法 | |
| JPH01251667A (ja) | 電界効果トランジスタの製造方法 | |
| JPH0194673A (ja) | 電界効果トランジスタの製造方法 | |
| JP2001217258A (ja) | 半導体装置及びその製造方法 | |
| JPH0758717B2 (ja) | 電界効果トランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010821 |
|
| LAPS | Cancellation because of no payment of annual fees |