JP5899093B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置の製造方法に関し、特に、窒化物を含む半導体からなるヘテロ接合型電界効果トランジスタの作製方法に関する。

窒化物を含む半導体からなるヘテロ接合型電界効果トランジスタでは、高周波動作に対応するためにゲート長を短くするが、一方でゲート電極の断面積が減少し、ゲート抵抗が増大する。これを回避するために、下部の半導体層に接するゲート電極（実質的なゲート長）は短くした状態で、ゲート電極の上部（金属部）を大きくし、ゲート電極の断面積を大きくすることによりゲート抵抗の増大を防止している。また、窒化物を含む半導体からなるヘテロ接合型電界効果トランジスタでは、特に電流コラプスを抑制するために、大きくしたゲート電極の上部と半導体層との間にＳｉＮ_ｘ等からなる誘電体膜を挿入し、ドレイン電極に高電圧が印加された場合にドレイン電極側のゲート電極端における電界集中を緩和している。このような構造のゲート電極は、フィールドプレート型ゲート電極と呼ばれ、例えば特許文献１に記載がある。

特開２００４−２００２４８号公報

窒化物を含む半導体からなるヘテロ接合型電界効果トランジスタにおいて、ゲート長を極力短くし、ゲート電極の上部を大きくし、かつゲート電極の上部と半導体層との間にＳｉＮ_ｘからなる誘電体膜を挿入した構造を作製するには、ゲート電極を形成する前に半導体層の上にＳｉＮ_ｘを形成し、その後にゲート電極を形成する部分のＳｉＮ_ｘをフッ素系ガスを用いたドライエッチングで除去し、続いて除去した部分を覆うようにゲート電極を堆積する必要がある。

しかしながら、このようなフィールドプレート型ゲート電極を有するヘテロ接合型電界効果トランジスタにおいて、相互コンダクタンス、出力、効率といったトランジスタの特性が低下するという問題があった。そして、その原因について検討したところ、ＳｉＮ_ｘをドライエッチングする工程で、ゲート電極の下部にあたる半導体層に多量のフッ素が混入し、この結果、ヘテロ接合界面に形成される２次元電子ガスの濃度や移動度が減少し、ヘテロ接合型電界効果トランジスタの特性が低下することが分かった。

そこで、本発明は、良好なデバイス特性を有する、フィールドプレート型ゲート電極を備えたヘテロ接合型半導体装置の製造方法を提供することを目的とする。

本発明は、ヘテロ接合型半導体装置の製造方法であって、基板を準備する工程と、基板の上にチャネル層を形成する工程と、チャネル層の上にバリア層を形成し、チャネル層とバリア層との間にヘテロ接合を形成する工程と、バリア層の上にソース電極およびドレイン電極を形成する工程と、バリア層の上に誘電体膜を形成する工程と、誘電体層をエッチングして開口部を形成し、開口部の底にバリア層を露出させるエッチング工程と、開口部内のバリア層と接続し、誘電体膜の上まで延在するゲート電極を形成する工程と、を含み、エッチング工程は、フッ素系ガスを用いたプラズマで誘電体膜をエッチングして開口部を形成し、開口部の底とへテロ界面とに挟まれたバリア層に含まれるフッ素量を７．６×１０^９ｃｍ^−２以下に抑制する工程であることを特徴とする製造方法である。

本発明により、良好なデバイス特性を有するフィールドプレート型ゲート電極を備えたヘテロ接合型電界効果トランジスタの提供が可能となる。

本発明の実施の形態にかかるヘテロ接合型電界効果トランジスタの断面図である。 ヘテロ接合型電界効果トランジスタの、バリア層内フッ素濃度と２次元電子ガス濃度との関係である。 ヘテロ接合型電界効果トランジスタの、バリア層内フッ素濃度と２次元電子ガス移動度との関係である。 本発明の実施の形態にかかるヘテロ接合型電界効果トランジスタの製造工程の断面図である。 本発明の実施の形態にかかるヘテロ接合型電界効果トランジスタの製造工程の断面図である。 本発明の実施の形態にかかるヘテロ接合型電界効果トランジスタの製造工程の断面図である。 本発明の実施の形態にかかるヘテロ接合型電界効果トランジスタの製造工程の断面図である。 本発明の実施の形態にかかるヘテロ接合型電界効果トランジスタの製造工程の断面図である。 本発明の実施の形態にかかるヘテロ接合型電界効果トランジスタの製造工程の断面図である。

図１は、全体が１００で表される、本発明の実施の形態にかかるヘテロ接合型電界効果トランジスタの断面図である。ヘテロ接合型電界効果トランジスタ１００は、半導体基板１を含む。半導体基板１は、例えばサファイアやＳｉＣからなる、半導体基板１の上には、バッファ層２を介してチャネル層３が設けられている。

バッファ層２は例えばＡｌＮからなり、チャネル層３は例えばノンドープのＧａＮからなる。バッファ層２は、例えばＡｌＮ／ＧａＮの多重量子井戸構造でも良い。チャネル層３の上にはバリア層（電子供給層）４が設けられている。バリア層４は例えばｎドープのＡｌＧａＮからなる。

バリア層４の上には、ソース電極５、ドレイン電極６が設けられている。ソース電極５、ドレイン電極６は、例えばＴｉ、Ａｌ、Ｎｂ、Ｈｆ、Ｚｒ、Ｓｒ、Ｎｉ、Ｔａ、Ａｕ、Ｍｏ、Ｗ、またはこれら多層膜からなる。

バリア層４の上には、ソース電極５およびドレイン電極６を覆うように誘電体膜（表面保護膜）８が設けられている。誘電体膜８は、例えばＳｉＮ_ｘ、ＳｉＯ_ｘ、ＳｉＯ_ｘＮ_ｙ等からなる。ソース電極５とドレイン電極６との間に挟まれた誘電体膜８には開口部１０が形成され、バリア層４の上にはゲート電極９が設けられている。ゲート電極９は、例えばＴｉ、Ａｌ、Ｐｔ、Ａｕ、Ｎｉ、Ｐｄ等の金属、ＩｒＳｉ、ＰｔＳｉ、ＮｉＳｉ_２等のシリサイド、ＴｉＮ、ＷＮ等の窒化物金属、またはこれらの多層膜からなる。

ゲート電極９は、誘電体膜８に設けられた開口部１０を埋めるとともに、その両側の誘電体膜８上に張り出した構造となっている。ゲート電極９の形状は、バリア層４に接する部分（ゲート長）を狭くしつつ、上部（金属部）を広くし、ゲート電極９の断面積を大きくしている。これにより、トランジスタの高周波動作を可能としつつ、ゲート抵抗の増大を防止している。

ゲート電極９の下部のバリア層４Ａには、フッ素系ガスを用いてその直上の誘電体膜８をドライエッチングする工程でフッ素が混入するが、このフッ素の濃度は７．６×１０^９ｃｍ^−２以下に抑えられている。

チャネル層３、バリア層４中には、例えばイオン注入法を用いて素子分離領域７が設けられている。なお、最終的に必要とされる配線やバイアホール等はここでは省略する。

このようなヘテロ接合型電界効果トランジスタ１００では、チャネル層３とバリア層４との界面がヘテロ界面（例えばＧａＮ／ＡｌＧａＮ界面）となり、バリア層４中の電子がヘテロ界面に沿って集まり２次元電子ガスを形成する。２次元電子ガスの移動をゲート電極９で制御することにより、トランジスタとして動作する。

図２は、ヘテロ接合型電界効果トランジスタ１００の、バリア層４Ａ中のフッ素濃度と２次元電子ガス濃度との関係であり、図３は、バリア層４Ａ中のフッ素濃度と２次元電子ガス移動度との関係である。図２、３において、横軸はバリア層４Ａ中のフッ素濃度、縦軸は２次元電子ガスの濃度と移動度を示す。図２、３の結果は、バリア層４Ａ中のフッ素量が異なるように作製したサンプルを用いて、２次イオン質量分析法でバリア層４Ａ中のフッ素量を、ホール測定法で２次元電子ガスの濃度と移動度を、それぞれ測定して得られた。

図２からわかるように、バリア層４Ａ中のフッ素濃度が高くなると２次元電子ガスの濃度が徐々に低下し、フッ素濃度が約７．６×１０^９ｃｍ^−２を超えると急激に低下する。同様に、図３からわかるように、２次元電子ガスの濃度は１６００〜１７００ｃｍ^２／Ｖｓ近傍で一定しているが、フッ素濃度が約７．６×１０^９ｃｍ^−２を超えると急激に低下する。

２次元電子ガスの濃度や移動度が低下するとドレイン電流が大きく減少し、それに伴い相互コンダクタンス、出力、効率といったトランジスタの特性も大きく低下する。このため、バリア層４Ａ中のフッ素濃度は、約７．６×１０^９ｃｍ^−２以下に抑えることが重要であることがわかる。

なお、ヘテロ接合型電界効果トランジスタ１００は、必ずしもバッファ層２、チャネル層３、バリア層４の３層からなる必要はなく、少なくとも２つの窒化物半導体層で、ヘテロ接合が形成されていればよい。例えば、窒化物半導体からなる層が３層以上でもかまわない。また、誘電体膜９は、組成の異なる２層以上の多層膜でも良い。

次に、図４Ａ〜図４Ｆを用いて、本発明の実施の形態にかかるヘテロ接合型電界効果トランジスタ１００の製造方法について説明する。図４Ａ〜図４Ｆは、ヘテロ接合型電界効果トランジスタ１００の製造工程の断面図であり、以下の工程１〜６を含む。図４Ａ〜図４Ｆ中、図１と同一符号は同一又は相当箇所を示す。

工程１：図４Ａに示すように、ＳｉＣ等の半導体基板１を準備し、その上に、ＡｌＮ等のバッファ層２、ＧａＮ等のチャネル層３、ＡｌＧａＮ等のバリア層４を順次積層形成する。積層形成には、ＭＯＣＶＤ法、ＭＢＥ法等のエピタキシャル成長法が用いられる。

工程２：図４Ｂに示すように、レジストマスク（図示せず）を形成した後、蒸着法やスパッタ法でＴｉ等の金属を全面に堆積させた後、レジストマスク上の金属をリフトオフして除去し、バリア層４上の所定の位置に金属層を残す。続いてＲＴＡ法等を用いて金属層とバリア層４を合金化し、ソース電極５、ドレイン電極６を形成する。

工程３：図４Ｃに示すように、トランジスタを作製する領域外のチャネル層３、バリア層４に、イオン注入法やエッチングなどを用いて素子分離領域７を形成する。

工程４：図４Ｄに示すように、例えば触媒化学気相堆積法、プラズマ化学気相堆積法、スパッタ法を用いて、例えばＳｉＮ_ｘからなる誘電体膜９を全面に堆積させる。

工程５：図４Ｅに示すように、レジストマスク（図示せず）を形成した後、例えばＣＨＦ_３やＳＦ_６のようなフッ素系ガスを用いたドライエッチング（プラズマエッチング）で、ゲート電極９を形成する領域の誘電体膜８を除去して開口部１０を形成する。誘電体膜８を除去する際、ゲート電極９を形成する領域のバリア層４Ａはフッ素系ガスを用いたプラズマに晒されるため、バリア層４Ａにはフッ素が混入するが、混入するフッ素量は７．６×１０^９ｃｍ^−２以下に抑える。

具体的には、ドライエッチング時の出力やフッ素系ガスの流量を所望の値以下に制御したり、ドライエッチング後に熱処理を行い、バリア層４Ａから外部にフッ素を拡散させることで、バリア層４Ａのフッ素量を７．６×１０^９ｃｍ^−２以下に抑えることができる。

ただし、ドライエッチング時の出力を小さくし過ぎたり、フッ素系ガスの流量を減少させ過ぎると、エッチング領域の形状にバラつきが生じ、歩留りの低下につながる。またドライエッチング後の熱処理温度を高くし過ぎたり、熱処理時間を長くし過ぎると、バリア層４と誘電膜８の界面近傍で反応が生じたり、バリア層４や誘電体膜８の品質が低下する。

図２、図３で使用したサンプルのうち、バリア層４内のフッ素濃度が高い方（右側）から順に、サンプル１、２、３、４と呼ぶと、サンプル１とサンプル２は、異なるプラズマ出力でドライエッチングを行い、その後の熱処理は行わなかったものである。また、サンプル３は、サンプル２と同じプラズマ出力で、その後に熱処理を行ったものである。サンプル４は、ドライエッチングも熱処理も行わなかったものである。

例えば、フッ素系ガスを用いたドライエッチング時のプラズマ出力が０〜１０Ｗで、エッチング後の熱処理が３００〜７００℃で１〜３０分間の条件を用いれば、バリア層４Ａのフッ素量を７．６×１０^９ｃｍ^−２以下に抑えることが可能であった。一方で、フッ素系ガスを用いたドライエッチングを行った場合（サンプル２、３、４）のバリア層４Ａのフッ素量を、ドライエッチングを行わなかった場合（サンプル１）のフッ素量（６．１×１０^９ｃｍ^−２）より低く抑えることは難しかった。

なお、フッ素系ガスを用いたドライエッチング代えて、フッ酸を用いたウェットエッチングを用いて誘電体膜８を除去すれば、バリア層４Ａにフッ素は混入しない。しかしながら、緻密な誘電体膜８はウェットエッチングでは除去できず、逆にウェットエッチングでは除去可能な誘電体膜８は緻密性が乏しく、ゲートリーク電流や電流コラプス等が発生し、トランジスタの特性が低下する。このため、緻密な誘電体層８を用い、ドライエッチングで除去するのが現実的である。

工程６：図４Ｆに示すように、Ｔｉ等の金属を、開口部１０内のバリア層４Ａおよび誘電体膜８の上に堆積した後、レジストマスク（図示せず）を用いたエッチングによりゲート電極９を形成する。これによりフィールドプレート型ゲート電極が形成される。最後に、配線やバイアホール等を適宜形成し、ヘテロ接合型電界効果トランジスタ１００が完成する。

以上のように、本発明の実施の形態の製造方法では、緻密な誘電体層９を、フッ素系ガスを用いたドライエッチングで除去した場合でも、ゲート電極９直下のバリア層４Ａに含まれるフッ素量を６．１×１０^９ｃｍ^−２〜７．６×１０^９ｃｍ^−２の範囲に抑制することが可能となる。この結果、良好な特性を有するフィールドプレート型ゲート電極を備えたヘテロ接合型電界効果トランジスタの提供が可能となる。

１ 半導体基板、２ バッファ層、３ チャネル層、４、４Ａ バリア層、５ ソース電極、６ ドレイン電極、７ 素子分離領域、８ 誘電体膜、９ ゲート電極、１０ 開口部、１００ ヘテロ接合型電界効果トランジスタ。

Claims (3)

1. ヘテロ接合型半導体装置の製造方法であって、
   基板を準備する工程と、
   該基板の上にノンドープのＧａＮからなるチャネル層を形成する工程と、
   該チャネル層の上にｎドープのＡｌＧａＮからなるバリア層を形成し、該チャネル層と該バリア層との間にヘテロ接合を形成する工程と、
   該バリア層の上にソース電極およびドレイン電極を形成する工程と、
   該バリア層の上に誘電体膜を形成する工程と、
   該誘電体層をエッチングして開口部を形成し、該開口部の底に該バリア層を露出させるエッチング工程と、
   該開口部内の該バリア層と接続し、該誘電体膜の上まで延在するゲート電極を形成する工程と、を含み、
   該エッチング工程は、フッ素系ガスを用いたプラズマで該誘電体膜をエッチングして該開口部を形成し、該開口部の底と該へテロ界面とに挟まれた該バリア層に含まれるフッ素量を７．６×１０^９ｃｍ^−２以下に抑制する工程であることを特徴とする製造方法。
2. 上記フッ素量は、６．１×１０^９ｃｍ^−２以上であることを特徴とする請求項１に記載の製造方法。
3. 上記エッチング工程は、上記誘電体層をエッチングした後で、上記ゲート電極を形成する前に、更に上記バリア層をアニールする工程を含むことを特徴とする請求項１または２に記載の製造方法。

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