JP2011146613A - ヘテロ接合電界効果型トランジスタおよびその製造方法 - Google Patents
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Abstract
【課題】ゲートリーク電流を抑制する、窒化物半導体からなるリセスゲート構造のヘテロ接合FET及びその製造方法を提供することを目的とする。
【解決手段】本発明のヘテロ接合FETは、窒化物半導体からなるヘテロ接合FETであって、バリア層40とバリア層40の上に形成されたキャップ層50を含む半導体層と、半導体層に下部を埋没するようにして半導体層上に設けられたゲート電極100と、ゲート電極100の両側に離間して半導体層上に夫々設けられたソース電極80及びドレイン電極90とを備える。キャップ層50は、少なくとも表面側で、少なくともゲート電極100のドレイン電極90側の側面に接する領域に、アクセプタ準位を形成する不純物がドーピングされるドーピング領域60を備える。
【選択図】図1
【解決手段】本発明のヘテロ接合FETは、窒化物半導体からなるヘテロ接合FETであって、バリア層40とバリア層40の上に形成されたキャップ層50を含む半導体層と、半導体層に下部を埋没するようにして半導体層上に設けられたゲート電極100と、ゲート電極100の両側に離間して半導体層上に夫々設けられたソース電極80及びドレイン電極90とを備える。キャップ層50は、少なくとも表面側で、少なくともゲート電極100のドレイン電極90側の側面に接する領域に、アクセプタ準位を形成する不純物がドーピングされるドーピング領域60を備える。
【選択図】図1
Description
この発明は、窒化物を含む半導体からなるヘテロ接合電界効果型トランジスタの構造およびその製造方法に関する。
従来の窒化物を含む半導体から成るヘテロ接合電界効果型トランジスタ(へテロ接合FET:Field Effect Transistor)において、半導体表面に直接ゲート電極を形成した構造では、ゲート電極にパルスの電圧を印加して動作させた場合にドレイン電流が大きく減少してしまう現象(電流コラプス)が発生し、これによって、実際に高周波動作させた際にDC特性から予測できる出力や効率に比べて大きく減少してしまう。電流コラプスは半導体表面に形成されるトラップ準位によって生じるため、これを抑制するためには最も強く電界が掛かるゲート電極/半導体界面を半導体表面から遠ざけることが効果的であり、それにはゲート電極を形成する領域のみエッチングした後にゲート電極を形成するリセスゲート構造とすることが望ましい。さらに、エッチング深さは深ければ深いほど、ゲート電極/半導体界面を半導体表面から遠ざけるため効果が大きい。
しかし、リセスゲート構造を適用するためには、ゲート電極直下の半導体層のエッチング深さを制御性よくエッチングする必要があり、エッチングレートのみで制御することが難しい。この対策として、例えばAlGaN/GaN系へテロ構造を用いたHEMTの場合には、最表面にエッチング深さと等しいGaNキャップ層を形成してGaN/AlGaN/GaN構造とし、GaNとAlGaNのエッチングレートの差を用いて選択的にGaNキャップ層のみをエッチングする手法が取られている。例えば、非特許文献1に記載されている窒化物半導体からなるヘテロ接合FETが、上記の構造に該当している。
Rongming Chu, Likun Shen, Nicholas Fichtenbaum, Zhen Chen, Stacia Keller, Steven P. DenBaars, and Umesh K. Mishra, Correlation Between DC-RF Dispersion and Gate Leakage in Deeply Recessed GaN/AlGaN/GaN HEMTs, IEEE Electron Device Letters, vol.29, NO.4, APRIL 2008
非特許文献1に示されるようなGaN/AlGaN/GaN構造では、AlGaNバリア層やGaNキャップ層の層中やそのうちの特に表面側に、エピタキシャル成長過程やトランジスタを作製するためのプロセスにおいて多くのn型不純物が混入している。このGaN/AlGaN/GaN構造において、AlGaNバリア層に発生する分極の効果が有利に働くAlGaNバリア層や、GaNキャップ層のAlGaNバリア層側の領域は空乏化されるため、混入したn型不純物は活性化されず、電流のリークパスとはならない。しかし、GaNキャップ層のAlGaNバリア層から遠く離れた領域では、AlGaNバリア層に発生する分極の効果が及ばないため、混入したn型不純物は活性化されてキャリアが発生し、電流のリークパスとなりうる。
従って、最表面のGaNキャップ層がAlGaNバリア層に発生する分極の効果が及ばないほど厚い場合には、ゲート電極とドレイン電極の間に高電圧を印加してトランジスタを動作させた際に、ゲート電極からドレイン電極に大きなリーク電流が発生し、出力や効率の低下につながる耐圧の低下や、ノイズ特性の劣化、信頼性の低下等が生じる。
本発明は、上記のような特性や信頼性の劣化を防ぐためになされたものであり、ゲートリーク電流を抑制する、窒化物半導体からなるリセスゲート構造のヘテロ接合FET及びその製造方法を提供することを目的とする。
本発明の窒化物半導体からなるヘテロ接合電界効果型トランジスタは、バリア層とバリア層の上に形成されたキャップ層を含む半導体層と、半導体層に下部を埋没するようにして半導体層上に設けられたゲート電極と、ゲート電極の両側に離間して半導体層上に夫々設けられたソース電極及びドレイン電極とを備え、キャップ層は、少なくとも表面側で、少なくともゲート電極のドレイン電極側の側面に接する領域に、アクセプタ準位を形成する不純物がドーピングされるドーピング領域を備える。
また、本発明の窒化物半導体からなるヘテロ接合電界効果型トランジスタの製造方法は、(a)バリア層の上にキャップ層を形成してこれら2層を半導体層とする工程と、(b)キャップ層の少なくとも表面側で、少なくともゲート電極のドレイン電極側の側面に接する領域に、アクセプタ準位を形成する不純物がドーピングされるドーピング領域を形成する工程と、(c)半導体層をエッチングして所定長のトレンチを形成する工程と、(d)トレンチにゲート電極を形成する工程とを備える。
本発明の窒化物半導体からなるヘテロ接合電界効果型トランジスタにおいて、キャップ層は、少なくとも表面側で、少なくともゲート電極のドレイン電極側の側面に接する領域に、アクセプタ準位を形成する不純物がドーピングされるドーピング領域を備える。これにより、キャップ層の表面側に存在するn型不純物がキャリアとなって発生するゲートリーク電流を抑制することが可能になる。
また、本発明の窒化物半導体からなるヘテロ接合電界効果型トランジスタの製造方法は、(b)キャップ層の少なくとも表面側で、少なくともゲート電極のドレイン電極側の側面に接する領域に、アクセプタ準位を形成する不純物がドーピングされるドーピング領域を形成する工程と、(c)半導体層をエッチングして所定長のトレンチを形成する工程と、(d)トレンチにゲート電極を形成する工程とを備える。これにより、キャップ層の表面側に存在するn型不純物がキャリアとなって発生するゲートリーク電流を抑制することの出来るヘテロ接合電界効果型トランジスタが作成できる。
(実施の形態1)
<構成>
図1は、本実施の形態の窒化物半導体からなるヘテロ接合FETの構造の一例を示す断面図である。本実施の形態のヘテロ接合FETは、SiCからなる半絶縁性基板10と、基板10上に形成されたバッファ層20と、バッファ層20上に形成されたGaNからなるチャネル層30と、チャネル層30上に形成されたAlGaNからなるバリア層40と、バリア層40上に形成されたNi/Auからなるゲート電極100及びGaNからなるバリア層40よりもバンドギャップの狭いキャップ層50と、を備えている。
<構成>
図1は、本実施の形態の窒化物半導体からなるヘテロ接合FETの構造の一例を示す断面図である。本実施の形態のヘテロ接合FETは、SiCからなる半絶縁性基板10と、基板10上に形成されたバッファ層20と、バッファ層20上に形成されたGaNからなるチャネル層30と、チャネル層30上に形成されたAlGaNからなるバリア層40と、バリア層40上に形成されたNi/Auからなるゲート電極100及びGaNからなるバリア層40よりもバンドギャップの狭いキャップ層50と、を備えている。
GaNキャップ層50の表面側の領域にはGaNのバンドギャップ中にアクセプタ準位を形成するMgがドーピングされ、ドーピング領域60を形成している。
さらに、本実施の形態のヘテロ接合FETは、ゲート電極100の両側にTi/Alからなるソース電極80及びドレイン電極90を備え、さらに素子分離領域70を備える。
ゲート電極100はキャップ層50のトレンチに下部を埋め込むようにして形成されるリセスゲート構造であり、図1では一例としてゲート電極100の下面がバリア層40に接している。
このような構造においてGaNキャップ層50が28nmよりも厚い場合、その表面にMgをドーピングしたドーピング領域60を形成することによって、ゲートリーク電流を十分に低く保つことができる。
<ドーピング領域>
次に、キャップ層50が28nmより厚い場合に、その表面側にMgをドーピングしてドーピング領域60を設ける理由について説明する。
次に、キャップ層50が28nmより厚い場合に、その表面側にMgをドーピングしてドーピング領域60を設ける理由について説明する。
図2に示すドーピング領域60をもたないHEMTであって、キャップ層50の厚さがそれぞれ0,20,50,100nmと異なる4種類のデバイスを作成し、ゲート電極100とドレイン電極90の間に−10Vの電圧を印加したときに流れる電流値を測定した。その結果を図3に△印で示している。図3から、キャップ層50が20nmより薄い場合に、ゲートリーク電流は2.0×10-6(A/mm)以下と十分に低い値であることが分かる。しかし、キャップ層50が50nmより厚くなると、ゲートリーク電流は1.0×10-4(A/mm)とキャップ層50が20nmの場合に比べて2桁程度も増加し、耐圧や信頼性の劣化が懸念される。このような大きなゲートリーク電流が発生する要因としては、エピタキシャル成長過程やHEMT作成プロセスにおいてキャップ層50の特に表面側に混入するn型不純物により発生するキャリアが挙げられる。
キャップ層50のバリア層40側の領域は、バリア層40に生じる分極の効果を受けるためn型不純物が混入しても空乏化される。そのため、混入したn型不純物は活性化されずキャリアは発生しないため、その領域はリークパスとはならない。しかし、キャップ層50が厚くその表面側にはバリア層40に生じる分極の効果が及ばない場合、その領域に混入したn型不純物がキャリアとなって、大きなリーク電流が発生する。図3には、この効果による電流の計算値も示している。
この計算では、まずキャップ層50の表面側に発生するキャリア濃度を、キャップ層50の厚さを変えてポアソン方程式を用いて計算したバンド構造から導いた。続いて、それらを用いてゲート電極100からキャップ層50中にショットキー障壁をトンネルして流れる電流を計算した。最後に、キャップ層50を形成しないHEMTに流れる実際の電流値をキャップ層50以外を流れる電流値と仮定し、これを計算したトンネル電流に足し合わせて図3にプロットした。計算値は実測値とよく一致しており、キャップ層50が28nmより厚い場合に大きなリーク電流が発生することが分かる。つまり、バリア層40に生じる分極の効果はキャップ層50のうちバリア層40から28nm以内の領域に及び、それよりも表面側に混入したn型不純物は活性化されてキャリアが発生し、リーク電流の要因となると言える。
なお、図3にはゲート電極100のドレイン電極90側端部に生じる電界強度を、キャップ層50の厚さを変えてポアソン方程式から計算した結果も示す。キャップ層50が厚くなるほどゲート電極端の電界強度は小さくなっていくことが分かる。電流コラプスはゲート電極端に生じる電界強度が強いほど大きくなるため、この計算結果よりキャップ層50が厚いほど電流コラプスは抑制される好ましい構造であると言える。つまり、電流コラプスの抑制と上述したゲートリーク電流の低減は、キャップ層50の厚さに関してトレードオフの関係にある。
このトレードオフから脱却するためには、エピ成長過程やHEMT作成プロセスにおいてキャップ層50のうちバリア層40から28nm以上離れた領域に混入し、リーク電流の原因となるn型不純物によるキャリアの発生を抑制する必要がある。n型不純物によるキャリアの発生を抑制するためには、n型不純物が混入した領域にn型不純物よりも高い濃度でアクセプタ準位を形成する不純物をドーピングして、n型不純物により発生するキャリアを補償すればよい。例えば、GaNにおいてはMgがドーパントの候補として挙げられる。
従って、キャップ層50の厚さが28nm以上である場合、図1に示すようにキャップ層50の表面側にMgをドーピングしたドーピング領域60を形成することにより、ゲートリーク電流を低減することが可能になる。
<変形例>
図1では、本発明のヘテロ接合FETの代表的な条件について述べたが、図4〜図14に示す変形例でもゲートリーク電流が低減できる。
図1では、本発明のヘテロ接合FETの代表的な条件について述べたが、図4〜図14に示す変形例でもゲートリーク電流が低減できる。
例えば、GaNキャップ層50の表面側にMgをドーピングするドーピング領域60は、トランジスタ動作時に最も高い電界がかかるゲート電極100とドレイン電極90の間の一部の領域にさえあれば、電流のリークパスを遮断することができる。従って、ドーピング領域60は必ずしも図1に示すように、ゲート電極100とソース/ドレイン電極80,90の間の全ての領域にある必要はなく、図4に示すドーピング領域61のようにゲート電極100とドレイン電極90の間の少なくとも一部の領域に設ければよい。
エピ成長過程においてキャップ層50中に均一にリーク電流の要因となるn型不純物が混入した場合には、キャップ層50中の少なくともバリア層40側から28nm以上離れた領域の全てをドーピング領域60,61とする必要がある。また、デバイス作製プロセス中にリーク電流の要因となるn型不純物が混入した場合には、キャップ層50中の表面側にのみ混入していることが予測される。そのため、ドーピング領域60,61はキャップ層50の表面側のみでよい。しかし、キャップ層50のうち、バリア層40から28nm以内の領域ではバリア層40の分極効果が及ぶため、形成される不純物準位はそのエネルギーレベルによらずほとんどが空乏化される。そのため、Mgなどの不純物が混入しても悪影響はなく、従って、この領域にMgがドーピングされても構わない。つまり、図1や図4に示すドーピング領域60,61の深さには制限がなく、キャップ層50の全てがドーピング領域であっても良い。
すなわち、本実施の形態の窒化物半導体からなるヘテロ接合FETは、バリア層40とバリア層40の上に形成されたキャップ層50を含む半導体層と、半導体層に下部を埋没するようにして半導体層上に設けられたゲート電極100と、ゲート電極100の両側に離間して半導体層上に夫々設けられたソース電極80及びドレイン電極90とを備え、キャップ層50は、少なくとも表面側で、少なくともゲート電極100のドレイン電極90側の側面に接する領域に、アクセプタ準位を形成する不純物がドーピングされるドーピング領域60を備えることを特徴とする。これにより、キャップ層50の表面側に混入したn型不純物が活性化してキャリアとなることを防ぎ、ゲートリーク電流を低減する。
また、ドーピング領域60,61のドーピング濃度は、エピ成長過程あるいはデバイス作製プロセスで混入したn型不純物の濃度と同程度かそれ以上であれば、n型不純物によるキャリアの発生を抑制できる。一般的にキャリア濃度が1×1017cm-3以上の場合に、デバイス特性に悪影響を与える大きなリーク電流が発生することから、それを補償するためにMgのドーピング濃度も1×1017cm-3以上は必要である。
また、ドーピング領域60,61のドーパントとして必ずしもMgを用いる必要はない。キャップ層50を構成する材料のバンドギャップ中にアクセプタ準位を形成するドーパントであれば、リーク電流の要因となるn型不純物により発生するキャリアを補償でき、それによってリーク電流を抑制できる。そのようなドーパントとして、Mgの他にはFe,Zn,C,Ruなどが挙げられる。
図5に示すように、チャネル層30とバリア層40の間にこれらの層を形成する材料よりもバンドギャップが大きい材料(例えばAlN)からなるスペーサ層110が形成されても良い。これにより、チャネル層30のバリア層40側に発生する2次元電子ガスの閉じ込め効果が大きくなるためキャリア濃度が増大し、また合金散乱も減少するため移動度が向上し、トランジスタの大電流化や高出力化を図ることが出来る。
チャネル層30、スペーサ層110、バリア層40、キャップ層50のバンドギャップをそれぞれE30,E110,E40,E50としたとき、これらがE30<E40<E110、E50≦E40という関係にあれば、ヘテロ接合FETを動作させ、且つスペーサ層110による2次元電子ガスの濃度及び移動度を向上させ、且つ選択的にゲート電極100の領域のキャップ層50のみを除去することが出来る。よって、必ずしも上記に示したようにキャップ層をGaN、スペーサ層をAlN、バリア層をAlGaNとする必要はなく、構成する元素の組成が異なるAl,Ga,NのうちNを含む少なくとも2元素から成る窒化物半導体で構成されていれば良い。
例えば、チャネル層30、スペーサ層110、バリア層40、キャップ層50を構成する化合物半導体をそれぞれAlX30Ga1-X30N、AlX110Ga1-X110N、AlX40Ga1-X40N、AlX50Ga1-X50Nとすると、0≦X30<1、0≦X110<1、0≦X40<1、0≦X50<1、X30<X40<X110、X50≦X40という関係を満たせば良い。すなわち、前述した4層のバンドギャップがE30<E40<E110、E50≦E40という関係を満たす窒化物半導体で構成されていれば良い。
チャネル層30、スペーサ層110、バリア層40、キャップ層50は、AlとGaとNのうちNを含む少なくとも2元素から成る窒化物半導体で構成される場合、バリア層40に大きな分極効果が発生するためチャネル層30のバリア層40側に高濃度の2次元電子ガスを発生させることができ、トランジスタの大電流化や高出力化に有利である。
さらに言えば、Al,Ga,NのうちNを含む少なくとも2元素から成る化合物で構成される必要もなく、例えばIn,Al,Ga,NのうちNを含む少なくとも2種類からなる窒化物半導体で構成されていても良い。
また、ヘテロ接合FETは、チャネル層30に用いる半導体材料の絶縁破壊電界が高いほど耐圧が高くなる。AlXGa1-XNはAl組成がより高いほどバンドギャップが大きく絶縁破壊電界が高いため、上述のようにチャネル層30をAlX30Ga1-X30Nで構成する場合、よりAl組成が高い(X30が1に近い)方が好ましい。また、バリア層40に用いる半導体材料のバンドギャップが大きいほど、バリア層40を介してゲート電極100からヘテロ界面へ流れるゲートリーク電流が抑制されるため、バリア層40として用いるAlX40Ga1-X40Nも同様に、よりAl組成が高いほうが好ましい。
また、チャネル層30、スペーサ層110、バリア層40、キャップ層50は、必ずしも同一組成の1層からなる構造である必要はなく、上述のバンドギャップについての条件を満たす限りにおいてIn組成、Al組成、Ga組成が空間的に変化していても良いし、これらが異なる数層からなる多層膜でも良い。また、これらの層にはn型、p型の不純物が含まれていても良い。
半絶縁性基板10はSiCからなるとしたが、Si、サファイア、GaN、AlNなどでも良い。ただ、基板10にGaNを使用した場合には、バッファ層20を形成しなくてもその上のチャネル層30、スペーサ層110、バリア層40などを形成することが出来る。従って、基板10の上にバッファ層20を形成する必要はない。
また、図6に示すように、ソース電極80及びドレイン電極90の下側の少なくとも一部の半導体層内には、n型不純物が高濃度にドーピングされたドーピング領域120が形成されていても良い。このような構造にすることによって、チャネル層30のバリア層40側に発生する2次元電子ガスとソース/ドレイン電極80,90間の抵抗を低減することができ、トランジスタの大電流化や高出力化に有利であり、より好ましい構造といえる。なお、図中、ドーピング領域120は半導体表面からチャネル層30にいたる領域まで形成されているが、必ずしもこの領域に限る必要はなく、その領域が大きくても小さくても、ソース電極80及びドレイン電極90の下側の少なくとも一部の半導体層内に形成されていれば、上述の効果を奏する。
ソース電極80及びドレイン電極90の下側の少なくとも一部の半導体層は、図7に示すように除去されていても構わない。このような構造にすることによって、チャネル層30のバリア層40側に発生する2次元電子ガスとソース/ドレイン電極80,90側の抵抗を低減することができ、トランジスタの高効率化や大電流化による高出力化に有利であり、より好ましい構造といえる。なお、図7において、ソース/ドレイン電極の形成のために半導体表面からバリア層40に至る領域までが除去されているが、必ずしもこの領域に限る必要はなく、その領域が大きくても小さくても、ソース電極80及びドレイン電極90の下側の少なくとも一部の半導体層内が除去されていれば上述の効果が得られる。
また、ソース電極80及びドレイン電極90は必ずしもTi/Alである必要はなく、オーミック特性が得られればTi,Al,Nb,Hf,Zr,Sr,Ni,Ta,Au,Mo,Wなどの金属、もしくはこれらから構成される多層膜で形成されていても構わない。
ゲート電極100は、その底面がキャップ層50の表面と接していなければ、接している場合に比べて電流コラプスを抑制することが出来るため、ゲート電極9の底面はバリア層40と接していなくても良い。例えば、ゲート電極100の底面がキャップ層50の内部と接触した構造(図8)や、バリア層4の内部に位置する構造(図9)でも良い。ただし、ゲート電極100直下の半導体層のエッチング深さを制御性よくエッチングするためには、構造の異なる層をエッチングする際のレートの違いを用いて行う事が好ましく、その場合には、図1や図4〜図7に示すように、ゲート電極100の底面がバリア層40の上面と接する構造がよい。
また、ゲート電極100は必ずしも断面が四角形である必要はなく、例えば図10に示すようなT型やY型構造のゲート電極101でも良い。このような構造にすることにより、ゲート電極101が半導体と接触する面積を維持したまま、ゲート抵抗を低減することが出来る。また図11に示すように、ゲート電極101の傘下キャップ層50の表面と接する構造にすることによって、高電圧動作時においてゲート電極101のドレイン電極90側のエッジ部分に集中する電界を緩和することができ、電流コラプスを抑制すると同時に耐圧を高くすることが出来る。
また、図10に示すヘテロ接合FETに加えて、ゲート電極101の傘下を含むキャップ層50の表面に絶縁膜130が形成された図12に示す構造のヘテロ接合FETとしても良い。絶縁膜130は、Al,Ga,Si,Hf,Ti等のうち少なくとも1種類以上の原子の酸化物、窒化物、酸窒化物などからなる。これにより、高電圧動作時においてゲート電極101のドレイン電極90側のエッジ部分に集中する電界を緩和することができ、電流コラプスを抑制すると同時に耐圧を高くすることが出来る。さらに、図13に示すように絶縁膜130をゲート電極101の傘下にのみ形成することによって、ソース電極80とゲート電極101の間やゲート電極101とドレイン電極90の間に発生する容量を低減することができ、高周波動作時の利得や効率を向上することが出来る。
また、ゲート電極100,101は、必ずしもNi/Auである必要はなく、Ti,Al,Pt,Au,Ni,Pd等の金属、IrSi,PtSi,NiSi2等のシリサイドやTiN,WN等の窒化物金属、もしくはこれらから構成される多層膜などで形成されていても構わない。
以上、様々な変形例を述べたが、上述の構造は全て個々に採用する必要はなく、例えば図14に示すように、それぞれを組み合わせた構造としても良い。
なお、上記にはトランジスタとして動作する必要最小限の要素しか記載していないが、最終的には保護膜、配線、バイアホール等が形成された構造においてデバイスとして用いられる。
<製造工程>
図15〜図20に沿って、本実施の形態のヘテロ接合FETの製造プロセスの一例を示す。これらの図において、図1〜図14の構成要素と同一又は対応する構成要素には同一の符号を付している。
図15〜図20に沿って、本実施の形態のヘテロ接合FETの製造プロセスの一例を示す。これらの図において、図1〜図14の構成要素と同一又は対応する構成要素には同一の符号を付している。
まず、半絶縁性基板10上にMOCVD法、MBE法などのエピタキシャル成長法を適用して、バッファ層20を形成する。その後、同様のエピタキシャル成長法により、半導体層としてGaNからなるチャネル層30、AlGaNからなるバリア層40、GaNからなる28nm以上のキャップ層50をそれぞれ下から順に形成する(図15)。窒化物半導体の原料ガスとなるトリメチルアンモニウム、トリメチルガリウム、トリメチルインジウム、アンモニア、あるいはn型ドーパントの原料ガスとなるシランなどの流量や圧力、温度、時間を調整することによって、チャネル層3、バリア層4、キャップ層5を所望の組成、膜厚、ドーピング濃度に形成することができる。
なお、図5のヘテロ接合FETのようにスペーサ層110を設ける場合には、バッファ20上にチャネル層30を成長させた後、チャネル層30、バリア層40を形成する材料よりバンドギャップが大きい材料からなるスペーサ層110を形成し、その後スペーサ層110の上にバリア層40を形成する。
次に、イオン注入法などを用いて注入ドーズ量1×1011〜1×1017(cm-2)、注入エネルギー0.1〜100(keV)の条件でMgイオンを打ち込み、その後に400〜1500℃の高温で熱処理を行い注入したイオンを活性化させて、GaNキャップ層50の表面側にドーピング領域60を形成する(図16)。この際、図21に示すようにレジストパターンなどをマスク150として用いて、所望の領域にのみMgイオン注入を行うことによって、図4に示す構造のヘテロ接合FETを作製できる。
また、Mgイオン注入時の注入エネルギーを変えることによって、ドーピング領域60を所望の深さにすることが出来る。さらに、ドーピング量を変えればドーピング濃度を変化させることが出来る。また、イオン注入種をMgイオンではなくCイオン、Feイオン、Znイオン、Ruイオンなどに変えれば、ドーパントを変えることができる。
キャップ層50の上にドーパント領域60を形成する別の方法としては、図15に示すエピタキシャル成長過程において、GaNキャップ層50を成長させる途中で例えばMgのドーパントガスとしてシクロペンタジエチルマグネシウムを用いれば、GaNキャップ層50の表面側にMgがドーピングされた領域が形成される。このようにすれば、図16に示したMgイオンを注入し、活性化熱処理を施すプロセスが不要となる。また、ドーパントのガス種や流量や圧力や時間を変えることによって、ドーピング領域60を所望の濃度、深さ、ドーパントで形成できる。ただし、エピタキシャル成長時にMgなどのドーピングを行うこの方法によれば、図4に示すようにドーピング領域の横方向の位置を所望の位置のみに限定することは難しい。それで、図4のヘテロ接合FETを作製する場合には図2に示したイオン注入法を用いることが好ましい。
ドーパント領域60を形成するさらに別の方法として、例えばキャップ層50上にMg層を蒸着方などで形成し、400〜1500℃の高温で熱処理してキャップ層50中にMgを拡散させた後、Mg層をエッチングにより除去して形成しても良い。また、この際に図21に示すようにレジストパターンなどをマスク150として用いて、所望の領域にのみMgの拡散を行うことによって、図4に示す構造のヘテロ接合FETを作製することが出来る。また、熱処理の温度や時間を変えればドーピング領域60を所望の深さにすることが出来るし、蒸着する材料をZnやC,Fe,Ruに変えればドーピング領域60のドーパントを変えることができる。
図16の工程に戻って、Ti/Alや、あるいはTi,Al,Nb、Hf,Zr,Sr,Ni,Ta,Au,Mo,Wなどの金属や、またはこれらから構成される多層膜からなるソース電極70及びドレイン電極80を蒸着法やスパッタ法を用いて堆積し、リフトオフ法などで形成する(図17)。
なお、図6に示すヘテロ接合FETのようにn型ドーピング領域120を設ける場合は、ソース電極80及びドレイン電極90を形成する前に、レジストパターンをマスク160として、ソース電極80とドレイン電極90を形成する領域下の少なくとも一部の半導体層に対し、イオン注入法などにより、シリコン等の窒化物半導体に対してn型となるイオンを所望の領域に打ち込む。注入ドーズ量は1×1013〜1×1017cm-2、注入エネルギーは10〜1000keVとする。その後、熱処理を行って注入したイオンを活性化させることによりドーピング領域120を形成する(図22)。
また、図7に示すヘテロ接合FETのようにソース/ドレイン電極80,90をリセス構造にする場合は、図23に示すように、ソース電極80及びドレイン電極90を形成する前にレジストパターンをマスク170として、Cl2などを用いたドライエッチング法などにより、ソース電極80とドレイン電極90を形成する領域の下側の少なくとも一部の半導体層内を除去してトレンチを作成し、該トレンチにソース電極80やドレイン電極90を形成する。
図17の工程に戻って、トランジスタを作製する領域外のチャネル層30、バリア層40、キャップ層50に、例えばイオン注入法やエッチングなどを用いて素子分離領域70を形成する(図18)。
次に、レジストパターン等をマスク140として、Cl2等を用いたドライエッチング法などにて、ゲート電極100を形成する領域のドーピング領域60及びキャップ層50を除去する(図19)。この工程においてエッチング時間やガス流量を変えることにより、様々なリセス深さを持つ構造のヘテロ接合FETを作製できる。例えば、バリア層40が露出するまでキャップ層をエッチングすれば、図7に示すゲート構造のヘテロ接合FETが作製でき、キャップ層50とバリア層40の一部分をエッチングすれば、図9に示すゲート構造のヘテロ接合FETが作製できる。
キャップ層50とバリア層40のAl組成比が異なる場合には、エッチングの際にCl2等の塩素系ガスに加えて例えば酸素やSF6等のフッソ系ガスを用いることによって、選択的にキャップ層50のみエッチングすることができ、エッチング深さの制御性がよくなる。
マスク140を除去した後、Ni/Au又はTi,Al,Pt,Au,Ni,Pdなどの金属、IrSi,PtSi,NiSi2などのシリサイド、TiN,WN,TaNなどの窒化物金属、またはこれらから構成される多層膜からなるゲート電極9を蒸着法やスパッタ法により堆積し、リフトオフ法などにより形成する(図20)。ここで、キャップ層50のエッチング領域よりも広いレジストパターンを利用して蒸着法などにより電極を堆積すれば、図11に示す断面形状のゲート電極9が形成される。
すなわち、本実施の形態の窒化物半導体からなるヘテロ接合FETの製造方法は、(a)バリア層40の上にキャップ層50を形成してこれら2層を半導体層とする工程と、(b)キャップ層50の少なくとも表面側に、アクセプタ準位を形成する不純物をドーピングしてドーピング領域60を形成する工程と、(c)半導体層をエッチングして所定長のトレンチを形成する工程と、(d)トレンチにゲート電極100を形成する工程とを備え、ドーピング領域60は少なくともゲート電極100のドレイン電極90側の側面に接する領域に形成することを特徴とする。これにより、キャップ層50の表面側に存在するn型不純物がキャリアとなって発生するゲートリーク電流を、抑制することの出来るヘテロ接合電界効果型トランジスタが作成できる。
図12に示すヘテロ接合FETのようにキャップ層50の表面に絶縁膜130を設ける場合には、図19に示すキャップ層50のエッチングを行う前に、例えば蒸着法やプラズマCVD法などを用いて、Al,Ga,Si,Hf,Tiなどのうち少なくとも1種類以上の原子の酸化物、窒化物、酸窒化物などからなる絶縁膜130を半導体層上に堆積する(図24)。その後、半導体層をエッチングしてゲート電極101を形成すれば図12に示すヘテロ接合FETが作製できる。なお、最終的にデバイスとして使用するには、絶縁膜130で覆われたソース/ドレイン電極80,90の一部を例えばフッ酸などでウェットエッチングして除去した後、配線を形成する必要がある。さらに、絶縁膜180をフッ酸などを用いたウェットエッチングで全て除去すれば、図10に示すヘテロ接合FETが作製できる。また、ウェットエッチングの処理条件(時間、濃度)を調整して絶縁膜130をゲート電極の傘下にのみ残せば、図13に示すヘテロ接合FETが作製できる。
以上の工程により、本実施の形態のヘテロ接合FETが作製できる。なお、トランジスタとして動作する必要最小限の要素のみ記載したが、最終的には保護膜、配線、バイアホールなどの形成プロセスを経てデバイスとして用いられる。また、上記ではソース/ドレイン電極80,90構造(周辺含む)の形成をした後に素子分離領域70を形成し(図18)、その後絶縁膜130を形成し(図24)、ゲート電極100,101(図19,20)を形成すると説明したが、この4工程は必ずしもこの順に行う必要はなく、工程の順番を入れ替えても良い。例えば、ソース/ドレイン電極80,90を形成する前に素子分離領域60を形成しても良い。また、注入したMg(ドーピング領域60)やSi(n型ドーピング領域120)を活性化するための熱処理は、個々の注入後に個別に行う必要はなく、両方のイオン注入が完了した後にまとめて行っても良い。このようにすることによって工程が簡略化できる。
また、上述したプロセスは全て個々に採用する必要はなく、夫々を組み合わせたプロセスとしても良い。
<効果>
本実施の形態のヘテロ接合FETによれば、既に述べた通り以下の効果を奏する。すなわち、本実施の形態の窒化物半導体からなるヘテロ接合FETは、バリア層40とバリア層40の上に形成されたキャップ層50を含む半導体層と、半導体層に下部を埋没するようにして半導体層上に設けられたゲート電極100と、ゲート電極100の両側に離間して半導体層上に夫々設けられたソース電極80及びドレイン電極90とを備え、キャップ層50は、少なくとも表面側で、少なくともゲート電極100のドレイン電極90側の側面に接する領域に、アクセプタ準位を形成する不純物がドーピングされるドーピング領域60を備えることを特徴とする。これにより、キャップ層50の表面側に混入したn型不純物が活性化してキャリアとなることを防ぎ、ゲートリーク電流を低減する。
本実施の形態のヘテロ接合FETによれば、既に述べた通り以下の効果を奏する。すなわち、本実施の形態の窒化物半導体からなるヘテロ接合FETは、バリア層40とバリア層40の上に形成されたキャップ層50を含む半導体層と、半導体層に下部を埋没するようにして半導体層上に設けられたゲート電極100と、ゲート電極100の両側に離間して半導体層上に夫々設けられたソース電極80及びドレイン電極90とを備え、キャップ層50は、少なくとも表面側で、少なくともゲート電極100のドレイン電極90側の側面に接する領域に、アクセプタ準位を形成する不純物がドーピングされるドーピング領域60を備えることを特徴とする。これにより、キャップ層50の表面側に混入したn型不純物が活性化してキャリアとなることを防ぎ、ゲートリーク電流を低減する。
また、ゲート電極100の底面はバリア層40の少なくとも一部と接することを特徴とする。このようなゲート構造であっても、ゲートリーク電流を低減することが可能である。
また、キャップ層50は厚さ28nm以上であることを特徴とする。キャップ層50の表面側に混入したn型不純物が活性化されてゲートリークの要因となりうるため、キャップ層50の表面にMgをドーピングしたドーピング領域60を形成することにより、ゲートリーク電流を低減することが可能になる。
また、ドーピング領域60はMg,C,Fe,Zn,Ruのうち少なくとも1つの不純物がドーピングされることを特徴とする。これらのドーパントはGaNキャップ層50においてアクセプタ準位を形成し、n型不純物によるキャリアの発生を抑制するためゲートリーク電流を低減する。
一方、本実施の形態の窒化物半導体からなるヘテロ接合FETの製造方法は、(a)バリア層40の上にキャップ層50を形成してこれら2層を半導体層とする工程と、(b)キャップ層50の少なくとも表面側に、アクセプタ準位を形成する不純物をドーピングしてドーピング領域60を形成する工程と、(c)半導体層をエッチングして所定長のトレンチを形成する工程と、(d)トレンチにゲート電極100を形成する工程とを備え、ドーピング領域60は少なくともゲート電極100のドレイン電極90側の側面に接する領域に形成することを特徴とする。これにより、キャップ層50の表面側に存在するn型不純物がキャリアとなって発生するゲートリーク電流を、抑制することの出来るヘテロ接合電界効果型トランジスタが作成できる。
また、バリア層40上に形成するキャップ層50は厚さ28nm以上とする。バリア層40から28nm以上離れたキャップ層50の領域に混入したn型不純物はキャリアとなってゲートリーク電流の要因となるが、アクセプタ準位を形成する不純物をドーピングすることによってその影響を低減できる。
さらに、ドーピング領域60を形成する工程では、Mg,C,Fe,Zn,Ruのうち少なくとも1つの不純物をドーピングする。これらの不純物はGaN層でアクセプタ準位を形成するため、GaNキャップ層50に混入したn型不純物によりゲートリーク電流が生じることを抑制できる。
10 半絶縁性基板、20 バッファ層、30 チャネル層、40 バリア層、50 キャップ層、60,61 p型ドーピング領域、70 素子分離領域、80 ソース電極、90 ドレイン電極、100,101 ゲート電極、110 スペーサ層、120 n型ドーピング領域、130 絶縁膜、140,150,160,170 マスク。
Claims (7)
- 窒化物半導体からなるヘテロ接合電界効果型トランジスタであって、
バリア層と前記バリア層の上に形成されたキャップ層を含む半導体層と、
前記半導体層に下部を埋没するようにして前記半導体層上に設けられたゲート電極と、
前記ゲート電極の両側に離間して前記半導体層上に夫々設けられたソース電極及びドレイン電極とを備え、
前記キャップ層は、少なくとも表面側で、少なくとも前記ゲート電極の前記ドレイン電極側の側面に接する領域に、アクセプタ準位を形成する不純物がドーピングされるドーピング領域を備えることを特徴とする、ヘテロ接合電界効果型トランジスタ。 - 前記ゲート電極の底面は前記バリア層の少なくとも一部と接することを特徴とする、請求項1に記載のヘテロ接合電界効果型トランジスタ。
- 前記キャップ層は厚さ28nm以上であることを特徴とする、請求項1又は2に記載のヘテロ接合電界効果型トランジスタ。
- 前記ドーピング領域はMg,C,Fe,Zn,Ruのうち少なくとも1つの不純物がドーピングされることを特徴とする、請求項1〜3のいずれかに記載のヘテロ接合電界効果型トランジスタ。
- 窒化物半導体からなるヘテロ接合電界効果型トランジスタの製造方法であって、
(a)バリア層の上にキャップ層を形成してこれら2層を半導体層とする工程と、
(b)前記キャップ層の少なくとも表面側に、アクセプタ準位を形成する不純物をドーピングしてドーピング領域を形成する工程と、
(c)前記半導体層をエッチングして所定長のトレンチを形成する工程と、
(d)前記トレンチにゲート電極を形成する工程とを備え、前記工程(b)において、前記ドーピング領域は少なくとも前記ゲート電極の前記ドレイン電極側の側面に接する領域に形成する、ヘテロ接合電界効果型トランジスタの製造方法。 - 前記工程(a)は28nm以上の前記キャップ層を形成する工程である、請求項5に記載のヘテロ接合電界効果型トランジスタの製造方法。
- 前記工程(b)は、Mg,C,Fe,Zn,Ruのうち少なくとも1つの不純物をドーピングする工程である、請求項5又は6に記載のヘテロ接合電界効果型トランジスタの製造方法。
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