JP2010098076A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】安定なFET特性を得ること。
【解決手段】本半導体装置の製造方法は、基板上にGaN系半導体層を形成する工程と、ALD装置内で、ゲート絶縁膜の成長温度に比べ高い温度で熱処理を実施し、前記GaN系半導体層の表面のフッ素を除去する工程S20と、前記フッ素を除去する工程S20の後、前記ALD装置内で、前記GaN系半導体層の表面に前記ゲート絶縁膜を形成する工程S16と、前記ゲート絶縁膜上にゲート電極を形成する工程と、を含む。
【選択図】図2
【解決手段】本半導体装置の製造方法は、基板上にGaN系半導体層を形成する工程と、ALD装置内で、ゲート絶縁膜の成長温度に比べ高い温度で熱処理を実施し、前記GaN系半導体層の表面のフッ素を除去する工程S20と、前記フッ素を除去する工程S20の後、前記ALD装置内で、前記GaN系半導体層の表面に前記ゲート絶縁膜を形成する工程S16と、前記ゲート絶縁膜上にゲート電極を形成する工程と、を含む。
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Description
本発明は半導体装置の製造方法に関し、特に、GaN系半導体装置上にゲート絶縁膜を形成する工程を有する半導体装置の製造方法に関する。
Ga(ガリウム)とN(窒素)とを含む化合物半導体(GaN系半導体)層を用いたFET(Field Effect Transistor)等は、高周波数かつ高出力で動作する高周波高出力増幅用素子として注目されている。GaN系半導体は、窒化ガリウム(GaN)を含む半導体であり、例えばGaNと窒化アルミニウム(AlN)との混晶であるAlGaN、GaNと窒化インジウム(InN)との混晶であるInGaN、またはGaNとAlNとInNとの混晶であるAlInGaN等の半導体である。
GaN系半導体を用いたFETとして、GaN系半導体層とゲート電極との間にゲート絶縁膜を有するFET(MISFET:Metal Insulator Semiconductor FET)が知られている(特許文献1)。MISFETにおいては、ゲート絶縁膜を用いることによりゲート電極と半導体層との間のリーク電流を抑制することができる。
GaN系半導体を用いたMISFETのゲート絶縁膜として、ALD(Atomic Layer Deposition)法により形成された酸化アルミニウム(Al2O3)を用いることが知られている(非特許文献1)。ALD法は、原料ガスを反応炉内に交互に導入することにより、原子1層毎に成膜する方法である。ALD法によって酸化アルミニウム膜を形成する場合、最初にTMA(トリメチルアルミニウム)を基板に供給し、これを基板に吸着させる。ついで、TMAをパージする。この後、H2Oを基板に供給する。これにより、基板表面に吸着したTMAとH2Oとを反応させる。この後、H2Oをパージする。以上により、1原子層が形成される。ALD法は、この一連のサイクルを1ステップとして、繰り返すことにより、所望の膜厚の膜を形成する方法である。ALD法を用いることにより、CVD(Chemical Vapor Deposition)法を用いての成膜が難しい酸化アルミニウム等の絶縁膜を成膜することができる。これにより、高品質のゲート絶縁膜を得ることができる。ゲート絶縁膜としては、酸化アルミニウム以外にも、酸化ハフニウム、酸化ジルコニウム、酸化チタン、酸化タンタル、酸化シリコンおよび窒化シリコン等を用いることができる
特開2006−286942号公報
Apply Physics Letters 86, 063501 (2005)
しかしながら、ALD法を用いゲート絶縁膜を形成してもFET特性が不安定となってしまう。
本発明は、上記課題に鑑みなされたものであり、安定なFET特性を得ることが可能な半導体装置の製造方法を提供することを目的とする。
本半導体装置の製造方法は、基板上にGaN系半導体層を形成する工程と、ALD装置内で、ゲート絶縁膜の成長温度に比べ高い温度で熱処理を実施し、前記GaN系半導体層の表面のフッ素を除去する工程と、前記フッ素を除去する工程の後、前記ALD装置内で、前記GaN系半導体層の表面に前記ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、含む。この構成によれば、ゲート絶縁膜とGaN系半導体層との界面の界面準位密度を低減させ、安定なFET特性を得ることができる。
上記構成において、前記ゲート絶縁膜形成後の前記ゲート絶縁膜と前記GaN系半導体層との界面のフッ素濃度は1×1019/cm3以下である構成とすることができる。この構成によれば、ゲート絶縁膜とGaN系半導体層との界面の界面準位密度を低減させることができる。
上記構成において、前記ゲート絶縁膜は、酸化アルミニウムである構成とすることができる。
上記構成において、前記GaN系半導体層上に前記ゲート電極を挟んでソース電極およびドレイン電極を形成する工程を含む構成とすることができる。
上記構成において、前記GaN系半導体層上にソース電極を、前記基板の前記GaN系半導体層が形成された面と反対側の面にドレイン電極を形成する工程を含む構成とすることができる。
上記構成において、前記GaN系半導体層を形成する工程の後、前記基板を前記ALD装置に導入する前に前記GaN系半導体層の表面をクリーニングする工程を含む構成とすることができる。
前記GaN系半導体層を形成する工程の後、前記GaN系半導体層表面にフッ素が付着する処理を行うことなく、前記ゲート絶縁膜を形成する工程を実施する構成とすることができる。
上記構成において、前記GaN系半導体層はMOCVD法により形成される構成とすることができる。
本半導体装置の製造方法によれば、安定なFET特性を得ることができる。
まず、本発明者が行った実験について説明する。
図1は実験に用いたサンプルの断面図である。図1のように、基板50上にMOCVD(Metal Organic CVD)法を用いGaNからなるGaN系半導体層52が形成されている。GaN系半導体層52上に絶縁膜54としてAl2O3膜が形成されている。絶縁膜54上に下からNi/Auからなる電極56が形成されている。
図2(a)は、サンプルAの絶縁膜54の形成工程を示す図であり、図2(b)は、サンプルBの絶縁膜54の形成工程を示す図である。図2(a)を参照に、GaN層表面をクリーニングする(ステップS10)。表面クリーニングとしては、以下の番号順に実施した。(1)硫酸と過酸化水素水との混合液を用いた有機汚染の洗浄、(2)アンモニアと過酸化水素水との混合液を用いた粒子状汚染の洗浄、(3)40℃程度に加熱したアンモニア水による処理を行った。基板をALD装置内に配置する(ステップS12)。キャリアガスとして窒素ガスを導入し、成長温度である400℃に昇温する(ステップS14)。ALD装置内で、TMA(トリメチルアルミニウム)およびH2Oを交互に供給しAl2O3膜を成長する(ステップS16)。このとき、成長温度は400℃、圧力は1torrである。TMAおよびH2Oの供給時間は各々0.3秒である。TMAからH2Oへのガスの切り替え、H2OからTMAへのガスの切り替えの際、窒素ガスによるパージを5秒間行った。TMAとH2Oの供給で1サイクルとし、500サイクル行うことで膜厚が約40nmのAl2O3絶縁膜54を形成した。降温し、ALD装置から基板を取り出した(ステップS18)。
図2(b)を参照に、サンプルBにおいては、サンプルAのステップS12とS14の間に、ALD装置内で基板50を絶縁膜54を成膜する成長温度より高い500℃で熱処理する(ステップS20)。キャリアガスとして窒素を流した状態で500℃を約5分間保持する。その後、成長温度である400℃に降温する。その他の工程は図2(a)と同じであり説明を省略する。このように、ステップS20の熱処理の後、大気に曝すことなくステップS14の絶縁膜54の成膜を行う。
図3および図4は、それぞれサンプルAおよびBのGaN系半導体層52と絶縁膜54の界面付近の深さ方向の各元素の濃度をSIMS(Secondary Ionization Mass Spectrometer)法により測定した結果を示す図である。図3のように、サンプルAにおいて、GaN系半導体層52と絶縁膜54の界面付近には1×1021/cm3以上のフッ素原子が存在する。一方、図4のように、サンプルBにおいてはGaN系半導体層52と絶縁膜54の界面のフッ素濃度は1×1019/cm3程度である。
サンプルAにおいて、フッ素濃度が高い理由はGaN系半導体層52表面にフッ素が吸着しているためと考えられる。このフッ素源は明らかではないが、クリーンルーム内の雰囲気やフォトレジストに含有するフッ素に由来するものと考えられる。なお、クリーンルーム内の雰囲気中のフッ素源は、フッ素系の薬液、ドライエッチングに用いられるフッ素ガス、ポンプ等に用いる油に含有するフッ素などに由来するものと考えられるが正確なフッ素源は不明である。
サンプルBにおいては、フッ素濃度が減少している。これは、ステップS20において、GaN系半導体層52表面が高温状態でキャリアガスに曝されるためフッ素がGaN系半導体層52表面から脱離したものと考えられる。
次に、GaN系半導体層52と絶縁膜54の界面のフッ素濃度と界面準位の関係を調べた。界面準位の測定はCV曲線を用いた。図5は、電極56に印加される電圧と容量値の関係を示す模式図である。図5の実線は計算で求めた界面準位のない理想的なCV曲線を示している。一点鎖線は界面準位が少ない場合のCV曲線、破線は界面準位が多い場合のCV曲線を示している。界面準位が多くなるとCV曲線が理想的なCV曲線からずれてくる。このように、測定したCV曲線と理想的なCV曲線との差から界面準位を求めることができる。
図6は、CV曲線で求めた界面準位密度(面密度)とSIMS法で求めたフッ素濃度との関係を示す図である。図6の黒丸は測定値を示している。図6のフッ素濃度は、図3および図4のフッ素のピーク濃度を示している。フッ素濃度のピークはほぼGaN系半導体層52と絶縁膜54との界面に位置するため、フッ素のピーク濃度はGaN系半導体層52と絶縁膜54との界面のフッ素濃度にほぼ等しい。図6の各点は、サンプルAおよびBのように絶縁膜54の成長前の熱処理温度を変えた場合、熱処理時間を変えた場合等のサンプルを示している。図6のように、フッ素濃度が高くなると界面準位密度が大きくなる。なお、フッ素以外の元素の濃度についても界面準位密度との相関を調べたが、図6のような相関は観察されなかった。
GaN系半導体を用いたFETにおいては、チャネルのキャリア面密度は、ほぼ1×1013/cm2である。例えば、GaN電子走行層とAlGaN電子供給層からなるHEMT(High Electron Mobility Transistor)の2DEG(二次元電子ガス)の電子密度は約1×1013/cm2である。FETの安定動作のためには、界面準位密度はチャネルのキャリア面密度の10%以下であることが好ましい。よって、界面準位密度は1×1012/cm2以下が好ましく、図6の破線のようにフッ素濃度は3×1019/cm3以下が好ましい。さらに、界面準位密度をチャネルのキャリア面密度の5%以下とするため、界面準位密度は5×1012/cm2以下が好ましく、図6の一点鎖線にょうにフッ素濃度は2×1019/cm3以下がより好ましい。さらにフッ素濃度1×1019/cm3以下が一層好ましい。
以上のように、絶縁膜54とGaN系半導体層52との界面のフッ素濃度を低減することにより、界面準位を低減することができることがわかった。
本発明は、ゲート絶縁膜を有するGaN系FETにおいて、FET特性を不安定にする原因が、フッ素に起因する界面準位であることを突き止め、これを考慮したFETの製造方法を提供することを特徴とするものである。なお、ゲート絶縁膜形成前にフッ素処理を行わなくとも、フッ素が検出されることから、このフッ素の供給源の特定は困難である。フッ素源の特定が困難であることから、本発明では、ALD装置内でフッ素を除去することを検討し、その手法として、ゲート絶縁膜の成長温度よりも高温で熱処理しGaN系半導体層表面からフッ素を除去する工程を採用するものである。なお、プラズマCVD法や熱CVD法により、ゲート絶縁膜であるAl2O3膜を成膜することも考えられる。この場合、プラズマCVD法では、そのプラズマにより、熱CVD法では、その成長温度(800℃以上)により、フッ素が除去できる可能性が考えられる。しかし、プラズマCVD法や熱CVD法では、例えばリーク電流が生じるなど膜質が悪い。よって、たとえ成膜時にフッ素が除去できたとしても、ゲート絶縁膜としての性能が期待できない。
以下に、ゲート絶縁膜とGaN系半導体層との界面のフッ素濃度を低減させたFETに係る実施例を説明する。
実施例1は、本発明を横型のFETに適用する例である。図7(a)から図8(c)は実施例1に係る半導体装置の製造方法を示す断面図である。図7(a)のように、Si基板10上にMOCVD法を用いてバッファ層(不図示)を形成する。バッファ層上に膜厚が1000nmのGaN電子走行層12を形成する。GaN電子走行層12上に膜厚が30nmのAlGaN電子供給層14を形成する。AlGaN電子供給層14のAl組成は0.2である。AlGaN電子供給層14上に、膜厚が3nmのGaNキャップ層16を形成する。以上により、基板10上に、GaN電子走行層12、AlGaN電子供給層14およびGaNキャップ層16からなるGaN系半導体層15が形成される。
図7(b)のように、GaN系半導体層15上にAl2O3膜からなる膜厚が40nmのゲート絶縁膜18を形成する。ゲート絶縁膜18の形成方法は、図2(b)と同じである。まず、表面処理を実行し、GaN系半導体層15の表面をクリーニングする。次に、基板をALD装置内に導入し、ALD装置内で、ゲート絶縁膜18の成長温度以上の温度で熱処理した後、ALD装置内で、ALD法を用い基板温度が400℃で膜厚が40nmのゲート絶縁膜18を形成する。図7(c)を参照に、BCl3/Cl2ガスによるエッチングにより素子間分離(不図示)を行う。ゲート絶縁膜18に開口部を設ける。開口部に上からTi/Alからなるソース電極20およびドレイン電極22を形成する。
図8(a)のように、ゲート絶縁膜18上にNi/Auからなるゲート電極24を形成する。図8(b)のように、ソース電極20およびドレイン電極22にそれぞれ接続するAu系の配線26を形成する。図8(c)のように、ゲート絶縁膜18および配線26を覆う保護膜28を形成する。以上により、実施例1に係る半導体装置が完成する。
比較例に係る半導体装置として、図7(b)において、ゲート絶縁膜18を図2(a)の形成方法で形成したFETを作製した。実施例1に係るFETのゲート絶縁膜18とGaN系半導体層15との界面準位密度をCV法を用い測定したところ2×1011/cm2であった。また、比較例に係るFETの界面準位密度は3×1012/cm2であった。
図9(a)および図9(b)はそれぞれ比較例および実施例1において、ストレス試験の前後のドレイン電流Ids−ドレイン電圧Vds特性を示している。破線はストレス試験前の特性を示し、実線はストレス試験後の特性を示している。測定したFETは、ゲート長が約1.0μmであり、ドレイン電流Ids−ドレイン電圧Vds特性はゲート電圧Vgsが+1Vから−5Vまで1Vステップで印加して測定している。ストレス試験は、ゲート電圧Vgs=−5V、Vds=200Vを5分間印加している。
図9(a)のように、比較例に係るFETでは、ストレス試験によりドレイン電流Idsが大きく減少している。一方、図9(b)のように、実施例1に係るFETでは、ドレイン電流Idsはほとんど変化していない。このように、ゲート絶縁膜18とGaN系半導体層15との界面のフッ素濃度を3×1019/cm3以下とし、界面準位密度を1×1012/cm2以下とすることにより、ストレス試験に起因したドレイン特性の変動を抑制することができた。
以上のように、実施例1では、ALD装置内でGaN系半導体層15をゲート絶縁膜18の成長温度以上の温度で熱処理する(図2(b)のステップS20)。その後、同じALD装置内でALD法を用いGaN系半導体層15上にゲート絶縁膜18を形成する(ステップS14)。これにより、ゲート絶縁膜18とGaN系半導体層15との界面のフッ素濃度を低減させ、安定なFET特性を得ることができた。
図2(b)のステップS20の熱処理温度としては、ステップS14のゲート絶縁膜18の形成の際よりフッ素のクリーニング効果を大きくするため、ゲート絶縁膜18の成長温度より50℃以上高いことが好ましい。また、100℃以上がより好ましい。さらに、フッ素を有効に除去するためには、ステップS20の熱処理の温度は、450℃以上が好ましく、500℃以上がより好ましい。
GaN系半導体層15のゲート絶縁膜18と接する層としてGaN層を例に説明したが、GaN系半導体層15であればよい。
実施例2は、本発明を縦型のFETに適用する例である。図10は実施例2の断面図である。図10のように、導電性のSiC基板60上に、n型GaNドリフト層62、p型GaNバリア層64およびn型GaNキャップ層66が形成されている。これらの層にはドリフト層62に達する開口部82が形成されている。開口部82を覆うように再成長層として、不純物を添加しないGaN電子走行層68、AlGaN電子供給層70が形成されている。AlGaN電子供給層70上にゲート絶縁膜72が形成されている。ゲート絶縁膜72は、図2(b)の方法で形成されている。開口部82に沿ってキャップ層66上にソース電極74、開口部82内にゲート電極78、基板60の裏面にドレイン電極80が形成されている。
FETは、実施例1のように、GaN系半導体層15上にソース電極20およびドレイン電極22が形成された横型のFETでもよい。また、実施例2のように、GaN系半導体層上にソース電極74が、基板60のGaN系半導体層が形成された面と反対側の面にドレイン電極80が形成された縦型のFETでもよい。
実施例1および実施例2では、GaN系半導体層はMOCVD法により形成されている。GaN系半導体層を形成した後、MOCVD装置内の材料ガスをTMAとH2Oに切り替えることにより、ALD法によりゲート絶縁膜を形成することもできる。これにより、より良好なゲート絶縁膜を得ることができる。なお、本発明によるフッ素除去工程があったとしても、フッ素源ができるだけ低減されることが重要である。そこで、GaN系半導体層を形成した後、ゲート絶縁膜形成前に、GaN系半導体層表面にフッ素が付着する処理を行わないことが好ましい。
基板として、実施例1ではSi基板の例、実施例2では、SiC基板の例を説明したが、サファイア基板またはGaN基板を用いることもできる。
以上、発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
10、50 基板
12 GaN電子走行層
14 AlGaN電子供給層
15、52 GaN系半導体層
16 GaNキャップ層
18 ゲート絶縁膜
20 ソース電極
22 ドレイン電極
24 ゲート電極
54 絶縁膜
56 電極
12 GaN電子走行層
14 AlGaN電子供給層
15、52 GaN系半導体層
16 GaNキャップ層
18 ゲート絶縁膜
20 ソース電極
22 ドレイン電極
24 ゲート電極
54 絶縁膜
56 電極
Claims (8)
- 基板上にGaN系半導体層を形成する工程と、
ALD装置内で、ゲート絶縁膜の成長温度に比べ高い温度で熱処理を実施し、前記GaN系半導体層の表面のフッ素を除去する工程と、
前記フッ素を除去する工程の後、前記ALD装置内で、前記GaN系半導体層の表面に前記ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記ゲート絶縁膜形成後の前記ゲート絶縁膜と前記GaN系半導体層との界面のフッ素濃度は1×1019/cm3以下であることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記ゲート絶縁膜は、酸化アルミニウムであることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記GaN系半導体層上に前記ゲート電極を挟んでソース電極およびドレイン電極を形成する工程を含むことを特徴とする請求項1記載の半導体装置の製造方法。
- 前記GaN系半導体層上にソース電極を、前記基板の前記GaN系半導体層が形成された面と反対側の面にドレイン電極を形成する工程を含むことを特徴とする請求項1記載の半導体装置の製造方法。
- 前記GaN系半導体層を形成する工程の後、前記基板を前記ALD装置に導入する前に前記GaN系半導体層の表面をクリーニングする工程を含むことを特徴とする請求項1記載の半導体装置の製造方法。
- 前記GaN系半導体層を形成する工程の後、前記GaN系半導体層表面にフッ素が付着する処理を行うことなく、前記ゲート絶縁膜を形成する工程を実施することを特徴とする請求項1記載の半導体装置の製造方法。
- 前記GaN系半導体層はMOCVD法により形成されることを特徴とする請求項1記載の半導体装置の製造方法。
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