JP2016072358A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】ノーマリオフ型のＨＥＭＴを有する半導体装置を提供する。
【解決手段】ゲート絶縁膜４を第１絶縁膜４ａと第２絶縁膜４ｂの積層構造としつつ、第１絶縁膜４ａの方が第２絶縁膜４ｂよりも酸素との結合力が強い元素を含む絶縁膜で構成しつつ、トータルのチャージ量を増加する。具体的には、酸素アニールを行うことで、酸化アルミニウム膜内への酸素（Ｏ）の補填工程を行うことが可能となり、トータルのチャージ量を増加できる。これにより、ゲート絶縁膜４中のＧａＮ基板界面付近の負の固定電荷密度を２．５×１０11ｃｍ-2以上にすることが可能となり、確実にノーマリオフ型の素子とすることが可能となる。
【選択図】図１

Description

本発明は、窒化ガリウム（以下、ＧａＮという）を主成分とする化合物半導体を用いたスイッチングデバイスを有する半導体装置およびその製造方法に関するものである。
従来より、スイッチングデバイスとして、ＧａＮとのヘテロジャンクション構造を有する電界効果トランジスタであるＨＥＭＴ（High electron mobility transistor：高電子移動度トランジスタ）を備えた半導体装置がある。ＨＥＭＴは、ＧａＮがワイドバンドギャップを有し、絶縁耐圧に優れており、また、飽和電子速度も大きいことから、高速スイッチング化に適している。
例えば、窒化アルミニウムガリウム（以下、ＡｌＧａＮという）とＧａＮとによるヘテロジャンクション構造を用いたＨＥＭＴは、シリコン基板上にバッファ層およびヘテロジャンクション構造を備えた構造とされる。ヘテロジャンクション構造は、例えばＧａＮ層の上にＡｌＧａＮ層が積層された構造とされている。ＡｌＧａＮ層の上にゲート絶縁膜を介してゲート電極が形成されると共に、ゲート電極を挟んだ両側においてＡｌＧａＮ層の表面にソース電極とドレイン電極とが形成されることで、ＨＥＭＴが構成されている。
このようなＨＥＭＴを備えた半導体装置において、例えばゲート絶縁膜をアルミナ（ＡｌＯｘ）とシリコン酸化膜（ＳｉＯ2）の積層膜で構成することが提案されている（特許文献１参照）。このような構造とすれば、ＧａＮ層とゲート絶縁膜との界面におけるＳｉとＧａとの相互拡散が抑制されることから、界面準位を抑制できる。また、アルミナを用いてもＳｉＯ2と同程度にエネルギーバンドギャップＥｇが大きいことから、リーク電流を抑制することも可能となる。
また、アルミニウム（Ａｌ）を含みつつ窒素（Ｎ）を含まない層とシリコン（Ｓｉ）および酸素（Ｏ）を含む層の積層膜によってゲート絶縁膜を構成しつつ、上層側を下層側よりも厚くした構造も提案されている。さらに、ゲート絶縁膜を酸化アルミニウム（Ａｌ2Ｏ3）とシリコン酸化膜の積層膜で構成しつつ、そのいずれかの膜をマイクロ波プラズマ膜で構成した構造も提案されている。
特開２０１１−１８１７５２号公報
しかしながら、上記構造のＨＥＭＴは、いずれも、ゲート電圧が０Ｖのときでも電流が流れるノーマリオン型のスイッチングデバイスになるため、例えば車載用デバイスなどで必要とされるノーマリオフ型のデバイスとすることができない。もしくは、デバイス特性及び使用環境を考慮して最低限必要なゲート閾値電圧が０．５Ｖ以上のデバイスが、低オン抵抗デバイスを実現するために必要なゲート絶縁膜厚さの場合に実現できない。
本発明は上記点に鑑みて、ノーマリオフ型のＨＥＭＴを有する半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するため、請求項１に記載の発明では、半絶縁性材料もしくは半導体材料にて構成される基板（１）と、基板上に、ヘテロジャンクション構造を構成する第１窒化物半導体層（２）および第２窒化物半導体層（３）を有し、第２窒化物半導体層が部分的に除去されることで凹部（３ａ）が形成され、該凹部より第１窒化物半導体層が露出させられたチャネル形成層と、凹部内に形成されたゲート絶縁膜（４）および該ゲート絶縁膜の上に形成されたゲート電極（５）にて構成されるゲート構造と、チャネル形成層上において、ゲート構造を挟んだ両側に配置されたソース電極（６）およびドレイン電極（７）と、を有するスイッチングデバイスを備えている。このような構成において、ゲート絶縁膜は、凹部の表面上に形成された第１絶縁膜（４ａ）と、該第１絶縁膜の上に形成された第２絶縁膜（４ｂ）とを含む積層構造とされ、第１絶縁膜に含まれる元素の方が第２絶縁膜に含まれる元素よりも酸素との結合力が強く、かつ、該ゲート絶縁膜のＧａＮ基板界面付近に負の固定電荷を有し、その密度が２．５×１０11ｃｍ-2以上であることを特徴としている。
このように、ゲート絶縁膜を第１絶縁膜と第２絶縁膜の積層構造としつつ、第１絶縁膜の方が第２絶縁膜よりも酸素との結合力が強い元素を含む絶縁膜で構成する場合において、該ゲート絶縁膜のＧａＮ基板界面付近の負の固定電荷密度が２．５×１０11ｃｍ-2以上としている。これにより、確実にノーマリオフ型の素子とすることが可能となる。
請求項３に記載の発明では、ゲート絶縁膜は、凹部の表面上に形成された第１絶縁膜（４ａ）と、該第１絶縁膜の上に形成された第２絶縁膜（４ｂ）とを含む積層構造とされ、第１絶縁膜および第２絶縁膜は同じ金属酸化物もしくは金属窒化物で構成されており、第１絶縁膜を構成する金属酸化物もしくは金属窒化物の方が第２絶縁膜を構成する金属酸化物もしくは金属窒化物よりも酸素空孔濃度が小さくされていることを特徴としている。
このように、第１絶縁膜と第２絶縁膜との構成材料の主成分が同じである場合でも、第１絶縁膜の酸素空孔濃度が第２絶縁膜よりも小さくなるようにすることで、ノーマリオフ型の素子とすることができる。
請求項４に記載の発明では、ゲート絶縁膜は、凹部の表面上に形成された第１絶縁膜（４ａ）と、該第１絶縁膜の上に形成された第２絶縁膜（４ｂ）とを含む積層構造とされ、第２絶縁膜に含まれる元素の方が第１絶縁膜に含まれる元素よりも酸素との結合力が強く、かつ、該第１絶縁膜のＧａＮ基板界面付近の負の固定電荷密度が２．５×１０11ｃｍ-2以上であることを特徴としている。
このように、第２絶縁膜に含まれる元素の方が第１絶縁膜に含まれる元素よりも酸素との結合力が強い材料とすることもできる。この場合でも、第１絶縁膜に対して酸素を充填する酸素アニール工程を第２絶縁膜の形成前に行い、その後工程における熱履歴を適切に制御すれば、該第１絶縁膜のＧａＮ基板界面付近の負の固定電荷密度が２．５×１０11ｃｍ-2以上となり、閾値電圧を大きくすることが可能となる。したがって、ノーマリオフ型の素子とすることができる。
請求項８に記載の発明は、請求項１に記載の半導体装置の製造方法に相当し、ゲート絶縁膜の製造工程として、凹部の表面上に第１絶縁膜（４ａ）を形成する工程と、第１絶縁膜の上に第２絶縁膜（４ｂ）を形成する工程とを行い、第１絶縁膜を形成する工程および第２絶縁膜を形成する工程では、第１絶縁膜に含まれる元素の方が第２絶縁膜に含まれる元素よりも酸素との結合力が強くなる材料を用い、さらに、第１絶縁膜を形成する工程の後かつ第２絶縁膜を形成する工程の前もしくは第２絶縁膜を形成する工程の後に、第１絶縁膜に対して酸素を充填する酸素アニール工程を行うことを特徴としている。
このように、第１絶縁膜に対して酸素を充填する酸素アニール工程を行っている。これにより、該第１絶縁膜のＧａＮ基板界面付近の負の固定電荷密度が２．５×１０11ｃｍ-2以上とすることが可能となり、ノーマリオフ型の素子とすることが可能となる。
請求項１０に記載の発明は、請求項３に記載の半導体装置の製造方法に相当し、ゲート絶縁膜の製造工程として、凹部の表面上に第１絶縁膜（４ａ）を形成する工程と、第１絶縁膜の上に第２絶縁膜（４ｂ）を形成する工程とを行い、第１絶縁膜を形成する工程および第２絶縁膜を形成する工程では、第１絶縁膜および第２絶縁膜を同じ金属酸化物もしくは金属窒化物で構成し、さらに、第１絶縁膜を形成する工程の後かつ第２絶縁膜を形成する工程の前に、第１絶縁膜に対して酸素を充填する酸素アニール工程を行うことを特徴としている。
このように、第１絶縁膜を形成する工程の後かつ第２絶縁膜を形成する工程の前に、第１絶縁膜に対して酸素を充填する酸素アニール工程を行っている。これにより、第１絶縁膜の酸素空孔濃度が第２絶縁膜よりも小さくなって、ノーマリオフ型の素子とすることができる。
請求項１１に記載の発明は、請求項４に記載の半導体装置の製造方法に相当し、ゲート絶縁膜の製造工程として、凹部の表面上に第１絶縁膜（４ａ）を形成する工程と、第１絶縁膜の上に第２絶縁膜（４ｂ）を形成する工程とを行い、第１絶縁膜を形成する工程および第２絶縁膜を形成する工程では、第２絶縁膜に含まれる元素の方が第１絶縁膜に含まれる元素よりも酸素との結合力が強くなる材料を用い、さらに、第１絶縁膜を形成する工程の後に行う第２絶縁膜の形成する工程、ゲート電極を形成する工程、および、ソース電極とドレイン電極を形成する工程をすべて７００℃以下の温度プロセスで行うことを特徴としている。
このように、第２絶縁膜に含まれる元素の方が第１絶縁膜に含まれる元素よりも酸素との結合力が強くなる材料を用いている。そして、第１絶縁膜を形成する工程の後の工程を７００℃以下の温度プロセスとすることで、第１絶縁膜からの酸素抜けを抑制している。これにより、該第１絶縁膜のＧａＮ基板界面付近の負の固定電荷密度が２．５×１０11ｃｍ-2以上となり、閾値電圧を大きくすることが可能となる。したがって、ノーマリオフ型の素子とすることができる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
本発明の第１実施形態にかかる横型のＨＥＭＴを有する半導体装置の断面図である。 図１中の破線で囲んだ部分におけるゲート絶縁膜４の断面構造を示した図である。 ゲート絶縁膜４を単層の酸化アルミニウム膜で構成しつつ、窒素アニールと酸素アニールを行った場合の電荷密度を示した図表である。 ゲート絶縁膜４を酸化アルミニウム膜とシリコン酸化膜の積層構造で構成したときの様子を示した断面図である。 図４の構成としたときの酸化アルミニウム膜の膜厚の酸化膜換算値に対する閾値電圧の関係を示した図である。 ゲート絶縁膜４を酸化アルミニウム膜とシリコン酸化膜の積層構造で構成しつつ、窒素アニールと酸素アニールを行った場合のＧａＮ基板界面付近の負の固定電荷密度を示した図表である。 図１に示す半導体装置の製造工程を示した断面図である。 本発明の第２実施形態にかかる横型のＨＥＭＴに備えられるゲート絶縁膜４の断面構造を示した図である。 本発明の第３実施形態にかかる横型のＨＥＭＴに備えられるゲート絶縁膜４の断面構造を示した図である。 図９に示すゲート絶縁膜４中の分子構造を示した図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
本発明の第１実施形態について説明する。本実施形態では、ＧａＮを主成分とする化合物半導体を用いたスイッチングデバイスを有する半導体装置として、ＧａＮ−ＨＥＭＴデバイスの一つである横型のＨＥＭＴを備える半導体装置について説明する。
図１に示すように、本実施形態にかかる半導体装置は、横型のＨＥＭＴを備えている。このＨＥＭＴは、以下のように構成されている。
横型のＨＥＭＴは、基板１の表面に、ＧａＮ層２およびｎ型のＡｌＧａＮ層３が積層された構造を化合物半導体基板として用いて形成されている。これらＧａＮ層２およびＡｌＧａＮ層３によるＡｌＧａＮ／ＧａＮ界面のＧａＮ層２側に、ピエゾ効果および分極効果により２次元電子ガス（以下、２ＤＥＧ）キャリアが誘起される。
基板１は、図１中ではＳｉ（１１１）を例として挙げているが、例えばＳｉＣまたはサファイヤなどの半絶縁性材料や半導体材料によって構成されている。この基板１の上にＧａＮ層２とＡｌＧａＮ層３が例えばヘテロエピタキシャル成長によって形成されている。化合物半導体基板の比抵抗値については、目的とするデバイスの特性に応じて、化合物半導体基板を構成する各層の不純物濃度により任意に調整すれば良い。ＧａＮ層２と基板１との間にＡｌＧａＮ−ＧａＮ超格子層などを介在させ、ＧａＮ層２の結晶性を良好なものにすることもできる。なお、ここでの結晶性とは、ＧａＮ層２中の欠陥や転位などであり、電気的および光学的な特性に対して影響を及ぼすものである。
この化合物半導体基板におけるチャネル部上において、ＡｌＧａＮ層３の表面からＧａＮ層２に達するようにリセス形状部（凹部）３ａが形成されている。また化合物半導体基板のうちリセス形状部３ａを挟んだ両側において、ＡｌＧａＮ層３の表面から所定深さの溝部３ｂ、３ｃが形成されている。
リセス形状部３ａが形成された場所には、リセス形状部３ａ内およびリセス形状部３ａの周囲において積層されたゲート絶縁膜４およびゲート電極５にて構成されるゲート構造が備えられている。
ゲート絶縁膜４は、図２に示すように、第１絶縁膜４ａと第２絶縁膜４ｂとの積層膜によって構成されている。第１絶縁膜４ａは、第２絶縁膜４ｂよりも酸素との結合力が強い元素を含む絶縁膜で構成され、酸化アルミニウム膜（Ａｌ2Ｏ3）、酸化チタン（ＴｉＯ2）もしくは酸化ハフニウム（ＨｆＯ2）等の金属酸化物や窒化アルミニウム（ＡｌＮ）等の金属窒化物などで構成されている。第２絶縁膜４ｂは、第１絶縁膜４ａの上に形成され、第１絶縁膜４ａよりも酸素空孔濃度が大きくなっており、シリコン酸化膜（ＳｉＯ2）もしくはシリコン酸窒化膜（ＳｉＯＮ）などによって構成されている。ゲート電極５は、アルミニウムまたはリン、砒素、もしくはボロンが不純物としてドープされたポリシリコンなどによって構成されている。不純物がドープされたポリシリコンによってゲート電極５を構成する場合、ボロン（Ｂ）ドープにすることで、ゲート電極の仕事関数が大きくなり、ゲートリーク電流の抑制効果を得ることができる。
なお、図示しないが、ゲート電極５の表面には、Ａｌなどで構成されるゲート配線層が形成されている。ゲート電極およびゲート絶縁膜の材料は、目的とするデバイスの閾値電圧およびゲート耐圧、長期信頼性等を鑑みて、最適な材料およびその構造を選べばよい。
一方、ＡｌＧａＮ層３の表面のうち溝部３ｂが配置された場所には、溝部３ｂ内に入り込むようにソース電極６が形成されており、溝部３ｃが配置された場所には、溝部３ｃ内に入り込むようにドレイン電極７が形成されている。そして、ソース電極６やドレイン電極７がそれぞれ溝部３ｂ、３ｃの表面とオーミック接触させられている。なお、ゲート電極５、ソース電極６およびドレイン電極７は後述する酸化膜１０などの層間膜によって互いに電気的に分離されている。
このような構成により、本実施形態にかかる横型のＨＥＭＴが構成されている。このように構成される横型のＨＥＭＴの各部の寸法については任意であり、例えば、ソース−ゲート、ゲート−ドレイン間の距離は、目的とするデバイスのオン抵抗および耐圧を鑑みて決定すればよい。
このように構成される横型のＨＥＭＴは、ゲート電極５に対してゲート電圧を印加することでスイッチング動作を行う。すなわち、ゲート電極５に対してゲート電圧を印加することで、ゲート電極５の下方におけるＧａＮ層２とゲート絶縁膜４の界面に発生する電子層（チャネル）の密度を制御し、ソース−ドレイン間に電圧を加えることで、ソース−ドレイン間に電流を流すという動作を行う。
このような横型のＨＥＭＴにおいて、上記したようにゲート絶縁膜４を第１絶縁膜４ａと第２絶縁膜４ｂの２層構造とし、第１絶縁膜４ａよりも第２絶縁膜４ｂの方が酸素空孔濃度が大きくなるようにしている。このような構造とすることにより、ノーマリオフ型の横型のＨＥＭＴとすることが可能になる。これについて、図３〜図６を参照して説明する。
まず、参考として、ゲート絶縁膜４を酸化アルミニウム膜（Ａｌ2Ｏ3）の単層構造で構成した場合について説明する。
上記したような第１、第２絶縁膜４ａ、４ｂの積層構造ではなく、ゲート絶縁膜４を酸化アルミニウム膜の単層構造で構成しつつ、酸化アルミニウム膜の上に例えばアルミニウム（Ａｌ）でゲート電極５を構成した。そして、窒素（Ｎ2）アニールを行った場合と酸素（Ｏ2）アニールを行った場合とで、酸化アルミニウム膜とＧａＮ層２の界面近傍の酸化アルミニウム膜側に生じる電荷密度（面密度：ｃｍ-2）の変化を調べた。その結果、窒素アニールを行った場合には、正の固定電荷が形成しており、所望の閾値電圧が得られず、ノーマリオン型の素子になっていた。これに対して、酸素アニールを行った場合には、窒素アニールを行った場合と正負が反対の電荷である、負の固定電荷が酸化アルミニウム膜とＧａＮ層２の界面近傍の酸化アルミニウム膜側に発生していた。それでも所望の閾値電圧である０．５Ｖ以上が得られなかった。
具体的には、図３に示すように、窒素アニールを行った場合と酸素アニールを行った場合それぞれで、酸化アルミニウム膜とＧａＮ層２の界面近傍の酸化アルミニウム膜側の電荷密度は＋１．２２×１０11ｃｍ-2（＋は正符号の固定電荷を示す。）と−１．５６×１０11ｃｍ-2（−は負符号の固定電荷を示す。）となっていた。このように、酸素アニールを行うことで、酸化アルミニウム膜内への酸素（Ｏ）の補填工程を行うことが可能となり、窒素アニールを行った場合と比較して、負の固定電荷を増やすことができた。そして、このように酸化アルミニウム膜中の負の固定電荷を増やすことから、閾値電圧をプラス側に近づけることが可能となり、ある程度、ノーマリオフ型の素子に近づけることができていた。
次に、上記したように、ゲート絶縁膜４を第１絶縁膜４ａと第２絶縁膜４ｂとの積層構造とした場合について説明する。
図４に示すように、第１絶縁膜４ａを酸化アルミニウム膜、第２絶縁膜４ｂをシリコン酸化膜で構成しつつ、シリコン酸化膜上に例えばアルミニウムでゲート電極５を形成した。そして、窒素アニールを行った場合と酸素アニールを行った場合とで、酸化アルミニウム膜とＧａＮ層２の界面近傍の酸化アルミニウム膜側の固定電荷密度（Ｑ１）を調べた。その結果、窒素アニールを行った場合、酸化アルミニウム膜が所定の膜厚以下であると所望の閾値電圧が得られず、０．５Ｖ以下の閾値電圧の素子になっていた。これに対して、図５に示すように、酸素アニールを行った場合、所望の膜厚以下であっても閾値電圧が０．５Ｖ以上であり安定的にノーマリーオフ動作が可能な素子になっていた。なお、図中に示したＥＯＴは、酸化アルミニウム膜の膜厚のシリコン酸化膜換算値である。ここでの所望の膜厚は、素子のオン電圧を決定づけるチャネル抵抗の低減のためにその上限膜厚が制限される。典型的には、ＥＯＴが５０ｎｍ以下であれば、チャネル抵抗が比較的低くなり、パワーデバイスとして良好な特性を示す。ＥＯＴが４０ｎｍ以下であれば、チャネル抵抗は十分に低減され、デバイスの高速動作、低損失化が実現される。また、ＥＯＴの下限はゲート絶縁膜に印加する最大のゲート電圧及び使用環境でのサージ電圧によって決定すればよく、典型的には、５ｎｍ以上が必要である。図５において、本発明のＳｉＯ2／Ａｌ2Ｏ3積層構造のゲート絶縁膜に対して酸素アニールを施した場合に、ＥＯＴが２３ｎｍ以上の場合に０．５Ｖ以上の閾値電圧が実現されている。
また、図６に示すように、窒素アニールを行った場合と酸素アニールを行った場合それぞれで、酸化アルミニウム膜とＧａＮ層２の界面近傍の酸化アルミニウム膜側の固定電荷密度（Ｑ１）は−２．１６×１０11ｃｍ-2と−４．６０×１０11ｃｍ-2であった（負符号は負の固定電荷を示す）。
第２絶縁膜４ｂとしてシリコン酸化膜を用いる場合、シリコンよりもアルミニウムの方が酸素との結合力が強い元素であることから、シリコン酸化膜に含まれる酸素が還元されて酸素が酸化アルミニウム膜側に移動し易い。したがって、第２絶縁膜４ｂとしてシリコン酸化膜を用いるだけで、酸化アルミニウム膜への酸素補填構造となる。
しかしながら、窒素アニールを行った場合、アニール時の雰囲気からの酸素充填が行われない。このため、シリコン酸化膜から酸化アルミニウム膜への酸素移動が行われることによって酸化アルミニウム膜中の電荷密度が大きくなるが、その効果は十分ではない。これにより、ＧａＮ基板界面付近に負の固定電荷を有し、その密度が１．５×１０11ｃｍ-2程度になり、閾値電圧が上記した値程度になって、安定したノーマリオフ型の素子にすることができなくなっている。
これに対して、酸素アニールを行った場合、アニール時に酸素充填が行われる。このため、シリコン酸化膜から酸化アルミニウム膜への酸素移動が行われているために酸化アルミニウム膜中の電荷密度が大きくなっても、酸化アルミニウム膜とシリコン酸化膜との界面がプラスにチャージされる量を低減できる。これにより、ＧａＮ基板界面付近に負の固定電荷を有し、その密度が１．５×１０11ｃｍ-2程度になり、閾値電圧が大きな値となって、安定したノーマリオフ型の素子にすることが可能となる。
すなわち、ノーマリオフ型の素子にするためにはゲート絶縁膜４中のトータルのチャージ量が重要であり、ＧａＮ基板界面付近の負の固定電荷密度が２．５×１０11ｃｍ-2以上になると、ノーマリオフ型の素子にすることが可能となる。そして、本実施形態のように、酸化アルミニウム膜とＧａＮ層２の界面近傍の酸化アルミニウム膜側の固定電荷密度（Ｑ１）が−４．６０×１０11ｃｍ-2（負符号は負の固定電荷を示す）程度であれば、確実にノーマリオフ型の素子にすることが可能となる。
このように、ゲート絶縁膜４を第１絶縁膜４ａと第２絶縁膜４ｂの積層構造としつつ、第１絶縁膜４ａの方が第２絶縁膜４ｂよりも酸素との結合力が強い元素を含む絶縁膜で構成する場合において、トータルのチャージ量を増加できる。すなわち、酸素アニールを行うことで、酸化アルミニウム膜内への酸素（Ｏ）の補填工程を行うことが可能となり、ＧａＮ基板界面付近の負の固定電荷密度を増加できる。これにより、ＧａＮ基板界面付近の負の固定電荷密度を２．５×１０11ｃｍ-2以上にすることが可能となり、確実にノーマリオフ型の素子とすることが可能となる。
続いて、本実施形態にかかる横型のＨＥＭＴの製造方法について、図７を参照して説明する。
〔図７（ａ）に示す工程〕
Ｓｉ（１１１）やＳｉＣおよびサファイヤなどの基板１の表面に、ＧａＮ層２およびＡｌＧａＮ層３が積層された構造を有する化合物半導体基板を用意する。例えば、基板１の表面に、ＧａＮ層２およびＡｌＧａＮ層３をＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属気相成長）法や超高純度、高精度に制御したＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシー）法などによって形成する。
〔図７（ｂ）に示す工程〕
ＡｌＧａＮ層３の表面に、層間膜となる酸化膜１０を形成した後、酸化膜１０の表面に第２マスクとなるレジスト１１を形成する。そして、フォトリソグラフィ工程を経てレジスト１１をパターニングしたのち、このレジスト１１をマスクとして酸化膜１０をパターニングする。これにより、ＡｌＧａＮ層３の表面のうちゲート構造の形成予定位置においてレジスト１１および酸化膜１０が開口させられる。この後、レジスト１１および酸化膜１０をマスクとして用いたドライエッチング工程を行うことで、ＡｌＧａＮ層３の表面をリセス加工して、ＧａＮ層２の表面を露出させたリセス形状部３ａを形成する。また、リセス形状部３ａを形成した後、ドライエッチングのマスクとして用いたレジスト１１を除去することで、ドライエッチング工程を終了する。
〔図７（ｃ）に示す工程〕
この後、ゲート絶縁膜４の形成工程を行う。例えば、原子層堆積法（ＡＬＤ：Atomic Layer Deposition）もしくはスパッタ法によって酸化アルミニウム膜などを形成することにより、第１絶縁膜４ａを形成する。続いて、ＣＶＤ（Chemical vapor deposition）法、プラズマＣＶＤ法、ＡＬＤ法などによってシリコン酸化膜などを形成することにより、第１絶縁膜４ａの上に第２絶縁膜４ｂを形成する。このとき、第２絶縁膜４ｂをＣＶＤ法によって形成する場合には７００℃程度、プラズマＣＶＤ法によって形成する場合でも５００℃以下と、成膜方法によっては高温になることから、第２絶縁膜４ｂ中から第１絶縁膜４ａ側に酸素が移動し易い。つまり、酸素がより安定な方に移動しようとして、第２絶縁膜４ｂに含まれる元素と比較して酸素との結合力が強い第１絶縁膜４ａの元素側へ酸素が移動しようとする。
したがって、第１絶縁膜４ａの形成後、第２絶縁膜４ｂの形成前後の少なくともいずれかに、酸素補填工程として酸素アニール工程を行う。これにより、第１絶縁膜４ａへの酸素充填、もしくは第１絶縁膜４ａおよび第２絶縁膜４ｂへの酸素充填が行われる。このため、第２絶縁膜４ｂから第１絶縁膜４ａへの酸素移動が行われることで第１絶縁膜４ａ中の電荷密度が大きくなり、ＧａＮ基板界面付近の負の固定電荷密度が増大する。これにより、ゲート絶縁膜４中におけるＧａＮ基板界面付近の負の固定電荷密度が２．５×１０11ｃｍ-2程度になり、閾値電圧が大きな値となって、安定したノーマリオフ型の素子にすることが可能となる。
そして、リセス形状部３ａ内を含め、ゲート絶縁膜４の表面に不純物をドープしたポリシリコンもしくはＡｌなどの金属材料を順に成膜したのち、図示しないマスクを用いてこれらをパターニングする。このとき、ゲート電極５を不純物をドープしたポリシリコンにてＣＶＤによって構成すれば、活性化アニールを経ることなく低温度でゲート電極５を形成することが可能となる。これにより、ゲート絶縁膜４、ゲート電極５が形成される。
〔図７（ｄ）に示す工程〕
ゲート絶縁膜４、ゲート電極５を覆いつつ、溝部３ｂ、３ｃの形成予定領域が開口する絶縁膜およびマスクを形成する。例えば、絶縁膜については酸化膜１２を形成した後、酸化膜１２の表面にマスクとなるレジスト１３を形成することで構成することができる。この後、レジスト１３を用いて酸化膜１２およびＡｌＧａＮ層３のドライエッチング工程を行うことで、ＡｌＧａＮ層３の表面に溝部３ｂ、３ｃを形成する。そして、レジスト１３を除去する。
この後の工程については従来と同様であるが、層間絶縁膜形成工程やコンタクトホール形成工程、ソース電極６およびドレイン電極７の形成工程などを経て、図１に示した横型のＨＥＭＴを有する半導体装置が完成する。
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してゲート絶縁膜４の構成材料を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図８に示すように、本実施形態にかかる横型のＨＥＭＴを有する半導体装置では、ゲート絶縁膜４を構成する第１絶縁膜４ａと第２絶縁膜４ｂを共に酸化アルミニウム等の金属酸化物によって構成している。ただし、第１、第２絶縁膜４ａ、４ｂの構成材料の主成分は同じであるが、第１絶縁膜４ａの方が第２絶縁膜４ｂよりも酸素濃度が高く、つまり酸素空孔濃度が小さくなっている。
このように、第１絶縁膜４ａと第２絶縁膜４ｂとの構成材料の主成分が同じである場合でも、第１絶縁膜４ａの酸素空孔濃度が第２絶縁膜４ｂよりも小さくなるようにすることで、第１実施形態と同様、横型のＨＥＭＴをノーマリオフ型の素子とすることができる。
すなわち、ゲート絶縁膜４を単に酸化アルミニウムなどの金属酸化物によって形成した場合、酸素抜けが多くなって酸素空孔濃度が大きくなる。例えば、ゲート絶縁膜４を酸化アルミニウムによって構成する場合、化学量論比としてはＡｌとＯとの比がＡｌ：Ｏ＝２：３となるが、酸素抜けによって化学量論比よりも酸素の比率が低くなる。これに対して、本実施形態の場合、第１絶縁膜４ａの方が第２絶縁膜４ｂと比べて酸素比率が高くなっており、ＡｌとＯとの比が化学量論比である２：３に近くなっている。これにより、ゲート絶縁膜４中におけるＧａＮ基板界面付近の負の固定電荷密度が２．５×１０11ｃｍ-2以上になり、閾値電圧が大きな値となって、安定したノーマリオフ型の素子にすることが可能となる。
このような構成の横型のＨＥＭＴを有する半導体装置の製造方法は、基本的に第１実施形態と同様であり、ゲート絶縁膜４の形成工程のみを変更すれば良い。具体的には、ゲート絶縁膜４の形成工程として、原子層堆積法もしくはスパッタ法などによって第１絶縁膜４ａと第２絶縁膜４ｂを連続して形成することでゲート絶縁膜４を形成しているが、第１絶縁膜４ａの形成工程の後に酸素アニール工程を行っている。例えば、第１、第２絶縁膜４ａ、４ｂを同じチャンバー内において連続的に形成しているが、第１絶縁膜４ａを形成した後、一旦成膜工程を停止して酸素アニール工程を行い、その後、成膜工程を再開することで第２絶縁膜４ｂを形成している。これにより、第１絶縁膜４ａに対して酸素補填工程を行うことが可能となり、第１絶縁膜４ａの酸素濃度が高くなる。その後に、第２絶縁膜４ｂを形成する際やその後に熱処理工程があって第１絶縁膜４ａ中からの酸素抜けが生じても、第２絶縁膜４ｂ中よりも酸素濃度を高いまま維持できる。
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対してゲート絶縁膜４の構成順を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図９に示すように、本実施形態にかかる横型のＨＥＭＴを有する半導体装置では、第１実施形態に対してゲート絶縁膜４を構成する第１絶縁膜４ａと第２絶縁膜４ｂの構成順を入れ替えている。具体的には、第１絶縁膜４ａをシリコン酸化膜もしくはシリコン酸窒化膜で構成し、第２絶縁膜４ｂを酸化アルミニウムなどの金属酸化物や窒化アルミニウムなどの金属窒化物で構成している。
このように、第１絶縁膜４ａと第２絶縁膜４ｂとを構成する材料を入れ替え、上層となる第２絶縁膜４ｂの方が下層となる第１絶縁膜４ａよりも酸素との結合力が強い元素を含む材料で構成することもできる。このように構成されるゲート絶縁膜４は、第１絶縁膜４ａと第２絶縁膜４ｂとの界面において第１絶縁膜４ａ側と第２絶縁膜４ｂ側とで結合手が異なることから、この界面において酸素と第１、第２絶縁膜４ａ、４ｂに含まれる元素とが異なる極性で結合している。例えば、図１０に示すように、第１絶縁膜４ａをシリコン酸化膜などで構成し、第２絶縁膜４ｂを酸化アルミニウムで構成した場合には、シリコン側が正の極性（δ＋）、アルミニウム側が負の極性（δ−）となる。このため、第１、第２絶縁膜４ａ、４ｂの界面の極性δ＋、δ−の差によって固定電荷密度が２．５×１０11ｃｍ-2以上となり、閾値電圧を大きくすることが可能となる。したがって、第１実施形態と同様、横型のＨＥＭＴをノーマリオフ型の素子とすることができる。
このような構成の横型のＨＥＭＴを有する半導体装置の製造方法は、基本的に第１実施形態と同様であり、ゲート絶縁膜４の形成工程のみを変更すれば良い。具体的には、ゲート絶縁膜４の形成工程として、ＣＶＤ法などによってシリコン酸化膜などで構成される第１絶縁膜４ａを形成したのち、原子層堆積法もしくはスパッタ法などによって金属酸化物や金属窒化物で構成される第２絶縁膜４ｂを形成する。そして、第１絶縁膜４ａの形成工程の後に、酸素補填工程として酸素アニール工程を行う。このとき、第１絶縁膜４ａの構成材料に含まれるシリコンなどは、第２絶縁膜４ｂを構成する金属酸化物に含まれる金属よりも酸素との結合力が弱い元素であるため、第１絶縁膜４ａ中においては酸素との結合が安定していない準安定状態となっていて酸素が抜け易い。したがって、酸素抜けを抑制できるように、第１絶縁膜４ａの成膜後には、第１絶縁膜４ａから第２絶縁膜４ｂへの酸素移動が生じ難い温度プロセスで行うのが好ましい。具体的には、７００℃以下、好ましくは３００℃以下の温度プロセスとして第２絶縁膜４ｂの形成工程やゲート電極５、ソース電極６およびドレイン電極７の形成プロセスを行えば、第１絶縁膜４ｂからの酸素抜けを抑制できる。
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第１〜第３実施形態に対してゲート絶縁膜４の構成を変更したものであり、その他については第１〜第３実施形態と同様であるため、第１〜第３実施形態と異なる部分についてのみ説明する。
本実施形態にかかる横型のＨＥＭＴを有する半導体装置では、第１〜第３実施形態に対してゲート絶縁膜４を構成する第１絶縁膜４ａを微結晶状態、第２絶縁膜４ｂを非晶質（アモルファス）状態としている。微結晶状態とは、すべてが結晶化されているのではなく非晶質状態の中に結晶が混じっている状態を意味している。
このように、第１絶縁膜４ａについては微結晶状態とし、第２絶縁膜４ｂについては非晶質状態とすると、結晶化している方である第１絶縁膜４ａについて、格子位置に酸素が配置されているために、より酸素抜けが生じ難くなる。したがって、より第１絶縁膜４ａの方が第２絶縁膜４ｂよりも酸素空孔濃度が小さくなるようにでき、更に上記第１〜第３実施形態の効果を得ることが可能となる。
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
上記各実施形態において、第１、第２絶縁膜４ａ、４ｂに酸素以外の元素、例えば窒素やシリコンを補填して結晶化させないようにすることでリークをより抑制するする構造としても良い。
また、上記実施形態では、窒化物半導体にて構成されたチャネル形成層としてＧａＮ層２およびＡｌＧａＮ層３を例に挙げて説明したが、他の３族元素の窒化物を主成分とする窒化物半導体によってチャネル形成層を構成しても良い。
１ 基板
２ ＧａＮ層
３ ＡｌＧａＮ層
４ ゲート絶縁膜
４ａ、４ｂ 第１、第２絶縁膜
５ ゲート電極
６ ソース電極
７ ドレイン電極

Claims (12)

  1. 半絶縁性材料もしくは半導体材料にて構成される基板（１）と、
    前記基板上に、ヘテロジャンクション構造を構成する第１窒化物半導体層（２）および第２窒化物半導体層（３）を有し、前記第２窒化物半導体層が部分的に除去されることで凹部（３ａ）が形成され、該凹部より前記第１窒化物半導体層が露出させられたチャネル形成層と、
    前記凹部内に形成されたゲート絶縁膜（４）および該ゲート絶縁膜の上に形成されたゲート電極（５）にて構成されるゲート構造と、
    前記チャネル形成層上において、前記ゲート構造を挟んだ両側に配置されたソース電極（６）およびドレイン電極（７）と、を有するスイッチングデバイスを備え、
    前記ゲート絶縁膜は、前記凹部の表面上に形成された第１絶縁膜（４ａ）と、該第１絶縁膜の上に形成された第２絶縁膜（４ｂ）とを含む積層構造とされ、前記第１絶縁膜に含まれる元素の方が前記第２絶縁膜に含まれる元素よりも酸素との結合力が強く、かつ、該ゲート絶縁膜中におけるＧａＮ基板界面付近の負の固定電荷密度が２．５×１０11ｃｍ-2以上であることを特徴とする半導体装置。
  2. 前記第１絶縁膜は金属酸化物もしくは金属窒化物で構成され、前記第２絶縁膜はシリコン酸化膜もしくはシリコン酸窒化膜によって構成されていることを特徴とする請求項１に記載の半導体装置。
  3. 半絶縁性材料もしくは半導体材料にて構成される基板（１）と、
    前記基板上に、ヘテロジャンクション構造を構成する第１窒化物半導体層（２）および第２窒化物半導体層（３）を有し、前記第２窒化物半導体層が部分的に除去されることで凹部（３ａ）が形成され、該凹部より前記第１窒化物半導体層が露出させられたチャネル形成層と、
    前記凹部内に形成されたゲート絶縁膜（４）および該ゲート絶縁膜の上に形成されたゲート電極（５）にて構成されるゲート構造と、
    前記チャネル形成層上において、前記ゲート構造を挟んだ両側に配置されたソース電極（６）およびドレイン電極（７）と、を有するスイッチングデバイスを備え、
    前記ゲート絶縁膜は、前記凹部の表面上に形成された第１絶縁膜（４ａ）と、該第１絶縁膜の上に形成された第２絶縁膜（４ｂ）とを含む積層構造とされ、前記第１絶縁膜および前記第２絶縁膜は同じ金属酸化物もしくは金属窒化物で構成されており、前記第１絶縁膜を構成する金属酸化物もしくは金属窒化物の方が前記第２絶縁膜を構成する金属酸化物もしくは金属窒化物よりも酸素空孔濃度が小さくされていることを特徴とする半導体装置。
  4. 半絶縁性材料もしくは半導体材料にて構成される基板（１）と、
    前記基板上に、ヘテロジャンクション構造を構成する第１窒化物半導体層（２）および第２窒化物半導体層（３）を有し、前記第２窒化物半導体層が部分的に除去されることで凹部（３ａ）が形成され、該凹部より前記第１窒化物半導体層が露出させられたチャネル形成層と、
    前記凹部内に形成されたゲート絶縁膜（４）および該ゲート絶縁膜の上に形成されたゲート電極（５）にて構成されるゲート構造と、
    前記チャネル形成層上において、前記ゲート構造を挟んだ両側に配置されたソース電極（６）およびドレイン電極（７）と、を有するスイッチングデバイスを備え、
    前記ゲート絶縁膜は、前記凹部の表面上に形成された第１絶縁膜（４ａ）と、該第１絶縁膜の上に形成された第２絶縁膜（４ｂ）とを含む積層構造とされ、前記第２絶縁膜に含まれる元素の方が前記第１絶縁膜に含まれる元素よりも酸素との結合力が強く、かつ、該ゲート絶縁膜中におけるＧａＮ基板界面付近の負の固定電荷密度が２．５×１０11ｃｍ-2以上であることを特徴とする半導体装置。
  5. 前記第１絶縁膜はシリコン酸化膜もしくはシリコン酸窒化膜で構成され、前記第２絶縁膜は金属酸化物もしくは金属窒化物によって構成されていることを特徴とする請求項４に記載の半導体装置。
  6. 前記ゲート電極がボロンがドープされたポリシリコンによって構成されていることを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置。
  7. 前記第１絶縁膜が非晶質状態中に結晶が混じった微結晶状態とされ、前記第２絶縁膜が非晶質状態とされていることを特徴とする請求項１ないし６のいずれか１つに記載の半導体装置。
  8. 半絶縁性材料もしくは半導体材料にて構成される基板（１）と、
    前記基板上に、ヘテロジャンクション構造を構成する第１窒化物半導体層（２）および第２窒化物半導体層（３）を有し、前記第２窒化物半導体層が部分的に除去されることで凹部（３ａ）が形成され、該凹部より前記第１窒化物半導体層が露出させられたチャネル形成層と、
    前記凹部内に形成されたゲート絶縁膜（４）および該ゲート絶縁膜の上に形成されたゲート電極（５）にて構成されるゲート構造と、
    前記チャネル形成層上において、前記ゲート構造を挟んだ両側に配置されたソース電極（６）およびドレイン電極（７）と、を有するスイッチングデバイスを備えた半導体装置の製造方法であって、
    前記ゲート絶縁膜の製造工程として、前記凹部の表面上に第１絶縁膜（４ａ）を形成する工程と、前記第１絶縁膜の上に第２絶縁膜（４ｂ）を形成する工程とを行い、
    前記第１絶縁膜を形成する工程および前記第２絶縁膜を形成する工程では、前記第１絶縁膜に含まれる元素の方が前記第２絶縁膜に含まれる元素よりも酸素との結合力が強くなる材料を用い、
    さらに、前記第１絶縁膜を形成する工程の後かつ前記第２絶縁膜を形成する工程の前もしくは前記第２絶縁膜を形成する工程の後に、前記第１絶縁膜に対して酸素を充填する酸素アニール工程を行うことを特徴とする半導体装置の製造方法。
  9. 前記第１絶縁膜を形成する工程では、前記第１絶縁膜を金属酸化物もしくは金属窒化物で構成し、
    前記第２絶縁膜を形成する工程では、前記第２絶縁膜をシリコン酸化膜もしくはシリコン酸窒化膜によって構成することを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 半絶縁性材料もしくは半導体材料にて構成される基板（１）と、
    前記基板上に、ヘテロジャンクション構造を構成する第１窒化物半導体層（２）および第２窒化物半導体層（３）を有し、前記第２窒化物半導体層が部分的に除去されることで凹部（３ａ）が形成され、該凹部より前記第１窒化物半導体層が露出させられたチャネル形成層と、
    前記凹部内に形成されたゲート絶縁膜（４）および該ゲート絶縁膜の上に形成されたゲート電極（５）にて構成されるゲート構造と、
    前記チャネル形成層上において、前記ゲート構造を挟んだ両側に配置されたソース電極（６）およびドレイン電極（７）と、を有するスイッチングデバイスを備えた半導体装置の製造方法であって、
    前記ゲート絶縁膜の製造工程として、前記凹部の表面上に第１絶縁膜（４ａ）を形成する工程と、前記第１絶縁膜の上に第２絶縁膜（４ｂ）を形成する工程とを行い、
    前記第１絶縁膜を形成する工程および前記第２絶縁膜を形成する工程では、前記第１絶縁膜および前記第２絶縁膜を同じ金属酸化物もしくは金属窒化物で構成し、
    さらに、前記第１絶縁膜を形成する工程の後かつ前記第２絶縁膜を形成する工程の前に、前記第１絶縁膜に対して酸素を充填する酸素アニール工程を行うことを特徴とする半導体装置の製造方法。
  11. 半絶縁性材料もしくは半導体材料にて構成される基板（１）と、
    前記基板上に、ヘテロジャンクション構造を構成する第１窒化物半導体層（２）および第２窒化物半導体層（３）を有し、前記第２窒化物半導体層が部分的に除去されることで凹部（３ａ）が形成され、該凹部より前記第１窒化物半導体層が露出させられたチャネル形成層と、
    前記凹部内に形成されたゲート絶縁膜（４）および該ゲート絶縁膜の上に形成されたゲート電極（５）にて構成されるゲート構造と、
    前記チャネル形成層上において、前記ゲート構造を挟んだ両側に配置されたソース電極（６）およびドレイン電極（７）と、を有するスイッチングデバイスを備えた半導体装置の製造方法であって、
    前記ゲート絶縁膜の製造工程として、前記凹部の表面上に第１絶縁膜（４ａ）を形成する工程と、前記第１絶縁膜の上に第２絶縁膜（４ｂ）を形成する工程とを行い、
    前記第１絶縁膜を形成する工程および前記第２絶縁膜を形成する工程では、前記第２絶縁膜に含まれる元素の方が前記第１絶縁膜に含まれる元素よりも酸素との結合力が強くなる材料を用い、
    さらに、前記第１絶縁膜を形成する工程の後に行う前記第２絶縁膜の形成する工程、前記ゲート電極を形成する工程、および、前記ソース電極と前記ドレイン電極を形成する工程をすべて７００℃以下の温度プロセスで行うことを特徴とする半導体装置の製造方法。
  12. 前記第１絶縁膜を形成する工程では、前記第１絶縁膜をシリコン酸化膜もしくはシリコン酸窒化膜で構成し、
    前記第２絶縁膜を形成する工程では、前記第２絶縁膜を金属酸化物もしくは金属窒化物によって構成することを特徴とする請求項１１に記載の半導体装置の製造方法。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018120982A (ja) * 2017-01-26 2018-08-02 株式会社東芝 半導体装置
JP2018129354A (ja) * 2017-02-07 2018-08-16 株式会社アルバック ゲート絶縁膜の形成方法、および、ゲート絶縁膜
JP2019033200A (ja) * 2017-08-09 2019-02-28 富士通株式会社 半導体装置、及び半導体装置の製造方法
JP2019106417A (ja) * 2017-12-11 2019-06-27 出光興産株式会社 半導体装置及び半導体装置の製造方法
US10381471B2 (en) 2016-09-02 2019-08-13 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method
US10910490B2 (en) 2019-01-08 2021-02-02 Kabushiki Kaisha Toshiba Semiconductor device
JP2021027105A (ja) * 2019-08-01 2021-02-22 富士通株式会社 化合物半導体装置及びその製造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160293596A1 (en) * 2015-03-30 2016-10-06 Texas Instruments Incorporated Normally off iii-nitride transistor
JP2017055008A (ja) * 2015-09-11 2017-03-16 株式会社東芝 半導体装置
JP6677114B2 (ja) * 2016-07-19 2020-04-08 豊田合成株式会社 半導体装置およびその製造方法
US10204995B2 (en) * 2016-11-28 2019-02-12 Infineon Technologies Austria Ag Normally off HEMT with self aligned gate structure
CN109004029B (zh) * 2018-07-17 2024-02-27 中山市华南理工大学现代产业技术研究院 具有金属氧化物/二氧化硅叠栅的GaN基MOS-HEMT器件及其制备方法
JP7071893B2 (ja) * 2018-07-23 2022-05-19 株式会社東芝 半導体装置及びその製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003224277A (ja) * 2002-01-31 2003-08-08 Denso Corp 炭化珪素半導体装置とその製造方法
JP2010098076A (ja) * 2008-10-15 2010-04-30 Sumitomo Electric Device Innovations Inc 半導体装置の製造方法
JP2012156245A (ja) * 2011-01-25 2012-08-16 Tohoku Univ 半導体装置の製造方法、および半導体装置
US20140264364A1 (en) * 2013-03-18 2014-09-18 Fujitsu Limited Semiconductor device

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4224737B2 (ja) 1999-03-04 2009-02-18 ソニー株式会社 半導体素子
JP4676046B2 (ja) 2000-05-10 2011-04-27 古河電気工業株式会社 ＧａＮ系絶縁ゲート形電界効果トランジスタ
JP4479886B2 (ja) 2003-03-26 2010-06-09 日本電信電話株式会社 半導体装置
JP2006032552A (ja) 2004-07-14 2006-02-02 Toshiba Corp 窒化物含有半導体装置
JP4945979B2 (ja) 2005-09-16 2012-06-06 富士通株式会社 窒化物半導体電界効果トランジスタ
JP5071761B2 (ja) 2006-04-20 2012-11-14 独立行政法人産業技術総合研究所 窒化物半導体電界効果トランジスタ
EP2068355A4 (en) 2006-09-29 2010-02-24 Fujitsu Ltd VERBUND SEMICONDUCTOR ARRANGEMENT AND PROCESS FOR THEIR MANUFACTURE
JP5301208B2 (ja) 2008-06-17 2013-09-25 日本電信電話株式会社 半導体装置
JP5506036B2 (ja) 2010-03-02 2014-05-28 古河電気工業株式会社 半導体トランジスタ
JP2011192719A (ja) 2010-03-12 2011-09-29 Panasonic Corp 窒化物半導体装置
JP2011198837A (ja) 2010-03-17 2011-10-06 Renesas Electronics Corp 半導体装置およびその製造方法
JP5957994B2 (ja) * 2012-03-16 2016-07-27 富士通株式会社 半導体装置の製造方法
JP6171435B2 (ja) * 2013-03-18 2017-08-02 富士通株式会社 半導体装置及びその製造方法、電源装置、高周波増幅器
JP2016054250A (ja) * 2014-09-04 2016-04-14 豊田合成株式会社 半導体装置、製造方法、方法
JP6659283B2 (ja) * 2015-09-14 2020-03-04 株式会社東芝 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003224277A (ja) * 2002-01-31 2003-08-08 Denso Corp 炭化珪素半導体装置とその製造方法
JP2010098076A (ja) * 2008-10-15 2010-04-30 Sumitomo Electric Device Innovations Inc 半導体装置の製造方法
JP2012156245A (ja) * 2011-01-25 2012-08-16 Tohoku Univ 半導体装置の製造方法、および半導体装置
US20140264364A1 (en) * 2013-03-18 2014-09-18 Fujitsu Limited Semiconductor device

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10381471B2 (en) 2016-09-02 2019-08-13 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method
JP2018120982A (ja) * 2017-01-26 2018-08-02 株式会社東芝 半導体装置
JP2018129354A (ja) * 2017-02-07 2018-08-16 株式会社アルバック ゲート絶縁膜の形成方法、および、ゲート絶縁膜
JP2019033200A (ja) * 2017-08-09 2019-02-28 富士通株式会社 半導体装置、及び半導体装置の製造方法
JP2019106417A (ja) * 2017-12-11 2019-06-27 出光興産株式会社 半導体装置及び半導体装置の製造方法
JP7388624B2 (ja) 2017-12-11 2023-11-29 出光興産株式会社 半導体装置及び半導体装置の製造方法
US10910490B2 (en) 2019-01-08 2021-02-02 Kabushiki Kaisha Toshiba Semiconductor device
JP2021027105A (ja) * 2019-08-01 2021-02-22 富士通株式会社 化合物半導体装置及びその製造方法
JP7371384B2 (ja) 2019-08-01 2023-10-31 富士通株式会社 化合物半導体装置及びその製造方法

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