CN106024879B - 半导体器件和制造半导体器件的方法 - Google Patents

半导体器件和制造半导体器件的方法 Download PDF

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Abstract

本发明涉及半导体器件和制造半导体器件的方法。改进了半导体器件的特性。所述半导体器件包括衬底上的电压箝位层、沟道基底层、沟道层和势垒层。沟槽穿通势垒层延伸达沟道层的一定深度。栅电极设置在沟槽内的栅绝缘膜上。源电极和漏电极设置在栅电极的相应两侧上。延伸到电压箝位层的穿通孔内的联接部将电压箝位层电联接到源电极。包含受主能级比p型杂质的受主能级深的杂质的杂质区设置在穿通孔下方。电压箝位层减小诸如阈值电压和导通电阻的特性的变化。通过由于杂质区中的杂质导致的跳动导电来减小接触电阻。

Description

半导体器件和制造半导体器件的方法
相关申请的交叉引用
包括说明书、附图和摘要的、在2015年3月31日提交的日本专利申请No.2015-070738的公开的全部内容以引用方式并入本文中。
技术领域
本发明涉及半导体器件。例如，本发明优选地用于包括氮化物半导体的半导体器件。
背景技术
包括带隙比硅(Si)的带隙大的III-V化合物的半导体器件现在是所关注的主题。特别地，包括氮化镓(GaN)的MISFET的优点在于：1)高介电击穿场、2)高电子饱和速率、3)大导热率、4)在AlGaN和GaN之间形成优良的异质结、和5)无毒或安全的材料。
例如，日本未经审查的专利申请公开No.2010-109086公开了一种常关型氮化物半导体元件，在该半导体元件中，p-GaN层经由接触塞电联接到源电极。
发明内容
本发明的发明人从事研究和开发包括氮化物半导体的这种半导体器件，并且积极研究了半导体器件特性的改进。通过这些研究，已发现，包括氮化物半导体的半导体器件的特性有改进的空间。
根据本说明书和附图的描述，其它问题和新颖性的特征将变得清楚。
如下，将简要概述本文公开的一些实施例中的典型实施例。
本文中公开的一个实施例的一种半导体器件包括：被设置在衬底上方的电压箝位层和沟道层。所述半导体器件还包括：栅电极，其设置在沟道层上方；源电极和漏电极，其设置在所述栅电极的相应两侧上的所述沟道层上方。所述电压箝位层经由延伸到所述电压箝位层的穿通孔内的联接部联接到所述源电极。包含受主能级比所述电压箝位层中包含的p型杂质的受主能级深的杂质的杂质区被设置在所述穿通孔下方。缺陷区可设置在所述穿通孔下方。
本文中公开的一个实施例中的一种制造半导体器件的方法包括以下步骤：在衬底上方，形成电压箝位层、沟道层和栅电极；在所述栅电极的相应两侧上的沟道层上方，形成源电极和漏电极。所述方法包括以下步骤：形成穿通孔，所述穿通孔穿通所述沟道层或被设置在所述沟道层中的器件隔离区而延伸到所述电压箝位层；在所述穿通孔下方，形成杂质区；通过用导电膜填充所述穿通孔的内部，形成联接部。所述联接部将所述源电极联接到所述电压箝位层。在形成所述杂质区的步骤中，通过将受主能级比所述电压箝位层中包含的p型杂质的受主能级深的杂质注入所述穿通孔下方的一部分中，来形成所述杂质区。
根据本文中公开的典型实施例中的每个中描述的半导体器件，可改进半导体器件的特性。
根据本文中公开的典型实施例中的每个中描述的制造半导体器件的方法，可制造具有优良特性的半导体器件。
附图说明
图1是示意性示出第一实施例的半导体器件的构造的剖视图。
图2是示出第一实施例的半导体器件的构造的平面图。
图3是示出第一实施例的半导体器件的构造的剖视图。
图4是示出第一实施例的半导体器件的构造的剖视图。
图5是示出第一实施例的半导体器件的制造过程的剖视图。
图6是示出第一实施例的半导体器件的制造过程的剖视图，示出图5之后的步骤。
图7是示出第一实施例的半导体器件的制造过程的剖视图。
图8是示出第一实施例的半导体器件的制造过程的平面图。
图9是示出第一实施例的半导体器件的制造过程的剖视图，示出图6之后的步骤。
图10是示出第一实施例的半导体器件的制造过程的剖视图，示出图7之后的步骤。
图11是示出第一实施例的半导体器件的制造过程的平面图。
图12是示出第一实施例的半导体器件的制造过程的剖视图，示出图9之后的步骤。
图13是示出第一实施例的半导体器件的制造过程的剖视图，示出图10之后的步骤。
图14是示出第一实施例的半导体器件的制造过程的平面图。
图15是示出第一实施例的半导体器件的制造过程的剖视图，示出图12之后的步骤。
图16是示出第一实施例的半导体器件的制造过程的剖视图，示出图13之后的步骤。
图17是示出第一实施例的半导体器件的制造过程的剖视图，示出图15之后的步骤。
图18是示出第一实施例的半导体器件的制造过程的剖视图，示出图16之后的步骤。
图19是示出第一实施例的半导体器件的制造过程的剖视图，示出图18之后的步骤。
图20是示出第一实施例的半导体器件的制造过程的平面图。
图21是示出第一实施例的半导体器件的制造过程的剖视图，示出图17之后的步骤。
图22是示出第一实施例的半导体器件的制造过程的剖视图，示出图21之后的步骤。
图23是示出第一实施例的半导体器件的制造过程的剖视图，示出图19之后的步骤。
图24是示出第一实施例的半导体器件的制造过程的平面图。
图25A至图25C是示出穿通孔基底部附近的能带结构和各种元素的受主能级的示图。
图26是示意性示出第二实施例的半导体器件的构造的剖视图。
图27是示出第二实施例的半导体器件的构造的平面图。
图28是示出第二实施例的半导体器件的构造的剖视图。
图29是示出第二实施例的半导体器件的制造过程的剖视图。
图30是示出第二实施例的半导体器件的制造过程的剖视图，示出图29之后的步骤。
图31是示出第二实施例的半导体器件的制造过程的剖视图，示出图30之后的步骤。
图32是示出第二实施例的半导体器件的制造过程的剖视图，示出图31之后的步骤。
图33是示出第二实施例的半导体器件的制造过程的剖视图，示出图32之后的步骤。
图34是示出第二实施例的半导体器件的制造过程的剖视图，示出图33之后的步骤。
图35是示意性示出第三实施例的半导体器件的构造的剖视图。
图36是示出第三实施例的半导体器件的构造的平面图。
图37是示出第三实施例的半导体器件的构造的剖视图。
图38是示出第三实施例的半导体器件的构造的剖视图。
图39是示出第三实施例的半导体器件的制造过程的剖视图。
图40是示出第三实施例的半导体器件的制造过程的剖视图。
图41是示意性示出第四实施例的半导体器件的构造的剖视图。
图42是示出第四实施例的半导体器件的构造的平面图。
图43是示出第四实施例的半导体器件的构造的剖视图。
图44是示出第四实施例的半导体器件的制造过程的剖视图。
图45是示意性示出第五实施例的半导体器件的构造的剖视图。
图46是示出第五实施例的半导体器件的构造的平面图。
图47是示出第五实施例的半导体器件的构造的剖视图。
图48是示出第五实施例的半导体器件的构造的剖视图。
图49是示出第五实施例的半导体器件的制造过程的剖视图。
图50是示出第五实施例的半导体器件的制造过程的剖视图，示出图49之后的步骤。
图51是示出第五实施例的半导体器件的制造过程的剖视图。
图52是示出第五实施例的半导体器件的制造过程的剖视图，示出图50之后的步骤。
图53是示出第五实施例的半导体器件的制造过程的剖视图，示出图50之后的步骤。
图54是示出第五实施例的半导体器件的制造过程的剖视图，示出图53之后的步骤。
图55是示出第五实施例的半导体器件的制造过程的剖视图，示出图52之后的步骤。
图56是示意性示出第六实施例的半导体器件的构造的剖视图。
图57是示出第六实施例的半导体器件的构造的平面图。
图58是示出第六实施例的半导体器件的构造的剖视图。
图59是示出第六实施例的半导体器件的制造过程的剖视图。
图60是示出第六实施例的半导体器件的制造过程的剖视图，示出图59之后的步骤。
图61是示出第六实施例的半导体器件的制造过程的剖视图，示出图60之后的步骤。
图62是示出第六实施例的半导体器件的制造过程的剖视图，示出图61之后的步骤。
图63是示出第六实施例的半导体器件的制造过程的剖视图，示出图62之后的步骤。
图64是示意性示出第七实施例的第一应用的半导体器件的构造的剖视图。
图65是示意性示出第七实施例的第二应用的半导体器件的构造的剖视图。
图66是示意性示出第七实施例的第三应用的半导体器件的构造的剖视图。
图67是示意性示出第七实施例的第四应用的半导体器件的构造的剖视图。
图68是示意性示出第七实施例的第五应用的半导体器件的构造的剖视图。
图69是示意性示出第七实施例的第六应用的半导体器件的构造的剖视图。
图70是示意性示出第七实施例的第七应用的半导体器件的构造的平面图。
图71是示意性示出第七实施例的第八应用的半导体器件的构造的剖视图。
图72是示意性示出第七实施例的第八应用的半导体器件的构造的剖视图。
图73是示意性示出第七实施例的第八应用的半导体器件的构造的剖视图。
具体实施方式
尽管在有必要时为了方便起见可将下面实施例中的每个分成多个部分或实施例来描述的，但是除了特别定义的情况之外，这些部分或实施例相互并非不相关，而是这样的关系：其中一个是另一个的一部分或全部的变型、应用、详细说明、补充说明等。在下面实施例中的每个中，当提到关于元件等的数字(包括标号、数值、数量和范围)时，除了特别定义的情况和数量从原则上看明显限于指定数字的情况外，该数字不限于所述指定数字。换句话讲，数字可不小于或不大于指定数字。
在下面实施例中的每个中，除了特别定义的情况和构成元件(包括元件步骤等)在原则上有可能不可缺少的情况外，实施例的构成元件不一定是不可缺少的。类似地，在下面实施例中的每个中，当描述诸如构成元件的形状或位置关系的构造时，应该包括大体与构造密切相关或类似的任何构造，除了特别定义的情况和在原则上不适合包括该构造的情况外。对于元件等的数字(包括标号、数值、数量和范围)，同样如此。
下文中，将参照附图详细描述本发明的一些实施例。在用于说明实施例的所有附图中，用相同或相关的标号指定具有相同功能的组件，省略重复的描述。如果存在多个类似组件(部位)，则还可用符号来标记一般术语的标号，以指示个体或特定的部位。在下面的实施例中，除了特别要求的情况外，不重复描述相同或类似的部分。
此外，为了说明各实施例的剖视图还可不带阴影，从而具有更好的可视性。平面图也可带阴影，从而具有更好的可视性。
在剖视图和平面图中，各部位的大小不对应实际器件，特定部位可能被相对大地示出，从而具有更好的可视性。当存在给出彼此对应的剖视图和平面图时，还可能相对大地示出特定部位，从而具有更好的可视性。
第一实施例
现在，将参照附图详细描述第一实施例的半导体器件。
对结构的描述
图1是示意性示出第一实施例的半导体器件的构造的剖视图。图1中示出的第一实施例的半导体器件(半导体元件)等是包括氮化物半导体的金属绝缘体半导体(MIS)型场效应晶体管(FET)。该半导体器件可被用作高电子迁移率晶体管(HEMT)型功率晶体管。第一实施例的半导体器件是所谓的凹栅型半导体器件。
在第一实施例的半导体器件中，成核层NUC、缓冲层BU、电压箝位层VC、沟道基底层UC、沟道层(也被称为电子迁移层)CH和势垒层BA以这个次序设置在衬底S上。成核层NUC包括氮化物半导体层。缓冲层BU包括一个或更多个氮化物半导体层，各氮化物半导体层均包括掺杂有形成深能级的杂质的氮化物半导体。在这个示例性情况下，缓冲层BU包括具有多个氮化物半导体层的超晶格结构(也被称为“超晶格层”)。电压箝位层VC包括含掺杂有p型杂质的氮化物半导体的氮化物半导体层，并且是导电的。沟道基底层UC包括电子亲和能比沟道层CH的电子亲和能小的氮化物半导体层。沟道层CH包括电子亲和能比沟道基底层UC的电子亲和能大的氮化物半导体层。势垒层BA包括电子亲和能比沟道层CH的电子亲和能和沟道基底层UC的电子亲和能小的氮化物半导体层。未描绘的绝缘膜设置在势垒层BA上。盖帽层可设置在绝缘膜(保护膜)和势垒层BA之间。盖帽层优选地包括电子亲和能比势垒层BA的电子亲和能大的氮化物半导体层。
第一实施例的MISFET包括：沟道层CH；栅绝缘膜GI，其在沟道层CH上；栅电极GE，其在栅绝缘膜GI上；源电极SE和漏电极DE，其在栅电极GE相应两侧上的势垒层BA上。MISFET设置在被器件隔离区ISO划分的有源区AC中。栅电极GE设置在穿通势垒层BA延伸达沟道层CH的一定深度的沟槽T内的栅绝缘膜GI上。
在沟道层CH和势垒层BA之间的界面附近，在沟道层CH侧产生二维电子气(2DEG)。当向栅电极GE施加正电势(阈值电势)时，在栅绝缘膜GE和沟道层CH之间的界面附近形成沟道。
通过下面的机制形成二维电子气(2DEG)。构成沟道层CH和势垒层BA的氮化物半导体层(在这个示例性情况下，氮化镓半导体层)的电子亲和能(带隙)互不相同。也就是说，势垒层BA包括电子亲和能比沟道层CH的氮化物半导体层的电子亲和能小的氮化物半导体层。这样导致，在这些半导体层的接合平面上产生阱型电势(well-type potential)。电子积聚在阱型电势内，从而在沟道层CH和势垒层BA之间的界面附近，产生二维电子气(2DEG)。特别地，由于沟道层CH和势垒层均由镓(或铝)面极性所生长的氮化物半导体材料外延形成，因此在沟道层CH和势垒层BA之间界面上产生正固定极化电荷，并且电子积聚，以中和正固定极化电荷。这样增强了二维电子气(2DEG)的产生。
在沟道层CH和势垒层BA之间的界面附近产生的二维电子气(2DEG)被其上带有栅电极GE的沟槽T划分。因此，第一实施例的半导体器件可在没有向栅电极GE施加正电势(阈值电势)时保持其截止状态，并且可在向栅电极GE施加正电势(阈值电势)的状态下保持其导通状态。半导体器件因此执行常关操作。在导通状态和截止状态中的每种状态下，源电极SE具有例如地电势。
道层CH被夹在电子亲和能均比沟道层CH的电子亲和能小的势垒层BA和沟道基底层UC之间，从而增强电子约束效应。这样抑制了短沟道效应，增大了放大因子，并且提高了操作速度。当沟道基底层UC由于拉伸应力而受到约束时，由压电极化和自发极化造成的负电荷被引入沟道基底层UC和沟道层CH之间的界面中；因此，阈值电势移向正侧。这样提高了常关可操作性。当沟道基底层UC中的应变弛豫时，由自发极化造成的负电荷被引入沟道基底层UC和沟道层CH之间的界面中；因此，阈值电势移向正侧。这样提高了常关可操作性。
在第一实施例中，在器件隔离区ISO中设置联接部(也被称为“通路”)VIA，VIA穿通器件隔离区ISO延伸到下伏的电压箝位层VC，并且VIA电联接到源电极SE。以此方式，电压箝位层VC被设置成联接到源电极SE，从而允许提取因碰撞电离造成的空穴。另外，即使通过由于施加高压导致的雪崩击穿而产生电子和空穴，也可提取空穴。因此，即使出现雪崩击穿，元件也不太可能断开，从而造成雪崩容忍度高。另外，由于还允许栅附近的电压箝位层具有源电势，因此缓冲层中的电子或空穴的传递并不影响沟道层，从而造成诸如阈值电势和导通电阻的特性的变化减小(电压箝位效应)。
此外，第一实施例的半导体器件具有与联接部VIA的底部接触的杂质区IR。杂质区IR包含受主能级比电压箝位层VC中包含的p型杂质的受主能级深的杂质(元素、掺杂物)。如随后描述的，由于杂质的受主能级比电压箝位层VC中包含的p型杂质的受主能级深，导致出现跳动导电，使得联接部VIA和电压箝位层VC之间的接触电阻可减小。
以此方式，设置杂质区IR，从而即使电压箝位层VC中的p型杂质的浓度低，联接部VIA和电压箝位层VC之间的接触电阻也可减小。换句话讲，在进行控制使电压箝位层VC中的p型杂质浓度低以保持半导体器件的击穿电压时，可在联接部VIA和电压箝位层VC之间形成优良接触。这样增强了电压箝位层VC的电压箝位效应。
进一步参照图2至图4详细描述的第一实施例的半导体器件。图2是示出第一实施例的半导体器件的构造的平面图。图3和图4均是示出第一实施例的半导体器件的构造的剖视图。图3对应于沿着图2中的A-A线截取的剖面，图4对应于沿着图2中的B-B线截取的剖面。
如图2中所示，漏电极DE的平面形状是具有Y方向上的长边的矩形形状。多个成直线排列的漏电极DE以一定间隔设置在X方向上。源电极SE的平面形状是在Y方向上具有长边的矩形形状。多个成直线排列的源电极SE以一定间隔设置在X方向上。源电极SE和漏电极DE沿着X方向交替设置。
在漏电极DE下方设置接触孔C1D，接触孔C1D是漏电极DE和盖帽层CP(势垒层BA)之间的联接部。接触孔C1D的平面形状是在Y方向上具有长边的矩形形状。在源电极SE下方设置接触孔C1S，接触孔C1S是源电极SE和盖帽层CP(势垒层BA)之间的联接部。接触孔C1S的平面形状是在Y方向上具有长边的矩形形状。
栅电极GE设置在漏电极DE下方的接触孔C1D和源电极SE下方的接触孔C1S之间。栅电极GE具有在Y方向上具有长边的矩形形状。两个(一对)栅电极GE设置在一个源电极SE下方。这两个栅电极GE设置在源电极SE下方的接触孔C1S相应两侧上。以此方式，针对每个源电极SE，设置两个栅电极GE。
漏电极DE通过漏极焊盘(也被称为端子部)DP彼此联接。漏极焊盘DP被设置成在X方向上在各漏电极DE的一端侧(图2中的下侧)上延伸。换句话讲，漏电极DE被设置成在Y方向上从在X方向上延伸的漏极焊盘DP伸出。这种形状可被称为梳状。
源电极SE通过源极焊盘(也被称为端子部)SP彼此联接。源极焊盘SP被设置成在X方向上在各源电极SE的一端侧(图2中的上侧)上延伸。换句话讲，源电极SE被设置成在Y方向上从在X方向上延伸的源极焊盘SP伸出。这种形状可被称为梳状。。
栅电极GE通过栅极线GL彼此联接。栅极线GL被设置成在X方向上在各栅电极GE的一端侧(图2中的上侧)延伸。换句话讲，栅电极GE被设置成在Y方向上从在X方向上延伸的栅极线GL伸出。栅极线GL被联接到设置栅极线GL在X方向上的任一侧(图2中的右侧和左侧)上的未描绘栅极焊盘。
源电极SE、漏电极DE和栅电极GE主要布置在被器件隔离区ISO环绕的有源区AC上。有源区AC的平面形状是在X方向上具有长边的矩形形状。漏极焊盘DP、栅极线GL和源极焊盘SP设置在器件隔离区ISO上。栅极线GL设置在有源区AC和源极焊盘SP之间。
穿通孔(也被称为通路)TH设置在源极焊盘SP下方。用导电膜(CF1、CF2)填充穿通孔TH，形成联接部VIA。如随后描述的，联接部VIA电联接到电压箝位层VC。因此，源电极SE经由源极焊盘SP和联接部VIA电联接到电压箝位层VC。杂质区IR设置在联接部VIA下方。换言之，杂质区设置在联接部VIA和电压箝位层VC之间的边界附近。换句话讲，联接部VIA经由杂质区IR电联接到电压箝位层VC。
如图2和图3中所示，第一实施例的MISFET包括：栅电极GE，其在衬底S的有源区AC上；源电极SE和漏电极DE，其设置在栅电极GE相应两侧上的盖帽层CP上的接触孔(C1S、C1D)的形成区域中。保护膜(也被称为绝缘膜、覆盖膜或表面保护膜)PRO设置在源电极SE和漏电极DE上方。
如上所述，成核层NUC、缓冲层BU、电压箝位层VC、沟道基底层UC、沟道层(也称为电子迁移层)CH、势垒层BA、盖帽层CP和绝缘膜IF1以这个次序设置在衬底S上。栅电极GE设置在穿通栅绝缘膜IF1、盖帽层CP和势垒层BA而延伸到沟道层CH的一定深度的沟槽T内的栅绝缘膜GI上。
例如，可使用包括硅(Si)的半导体衬底(导电衬底)作为衬底S。衬底S可包括硅衬底、诸如GaN的氮化物半导体衬底和AlN、SiC或蓝宝石的衬底。特别地，当诸如GaN层的氮化物半导体层设置在硅衬底上时，常常如随后描述地设置缓冲层BU，以提高氮化物半导体层的结晶度并且弛豫衬底中的应变(内部应力)。这样有助于随后描述的电荷积聚；因此，在氮化物半导体与硅衬底结合的情况下，有效地使用第一实施例的半导体器件。
成核层NUC被设置成为了生长诸如缓冲层BU的上覆层而产生晶核。另外，成核层NUC被设置成防止由于从上覆层扩散到衬底S的上覆层的构成元素(例如，Ga)而导致衬底S劣化。例如，可使用氮化铝(AlN)层作为成核层NUC。AlN层的厚度是大约200nm。可根据衬底S的材料或者半导体器件的应用来适当选择成核层NUC的材料或其厚度。当使用GaN衬底作为衬底S时，或者当根据缓冲层的膜形成条件等使成核层NUC不是必需的时，可省略成核层NUC。
缓冲层BU被设置成通过晶格常数调节，提高上覆的氮化物半导体的结晶度，并且弛豫层叠的氮化物半导体的膜应力。因此，氮化物半导体的结晶度提高。另外，缓冲层BU弛豫衬底S的应变(内部应力)，因此抑制在衬底S中出现翘曲或破裂。缓冲层BU可包括具有通过交替地堆叠氮化镓(GaN)层和氮化铝(AlN)层而形成的膜堆叠(AlN/GaN膜)的超晶格结构。超晶格结构包括重复设置的两个或更多个堆叠，各堆叠包括电子亲和能不同的氮化物半导体层。超晶格结构掺杂有碳(C)。例如，可使用的超晶格结构包括用80个周期沉积的膜堆叠，各膜堆叠包括大约20nm厚的GaN层和大约5nm厚的AlN层。碳浓度(掺杂量)是例如大约1×1019(1E19)cm-3。然而，应该根据半导体器件的应用，适当地选择构成堆叠膜中的各个膜的材料或膜的厚度。缓冲层BU可包括除了超晶格结构外的层。例如，另一个材料膜可设置在超晶格结构上。缓冲层BU还可包括不包含超晶格结构的单层膜。
超晶格结构和单层膜中的每个的材料可包括如上所述的AlN和GaN和InN。还可使用这些氮化物半导体的混合晶体。例如，超晶格结构的堆叠膜可包括AlN/GaN膜和AlGaN/GaN膜。例如，单层膜可包括AlGaN层和InAlN层。
尽管上述超晶格结构掺杂有碳，但可使用其它掺杂物。掺杂物优选地包括形成深能级的元素，诸如，如上所述的碳、诸如铁(Fe)、镁(Mg)和铍(Be)的过渡金属。应该根据半导体器件的应用，适当地选择掺杂量或杂质元素。
例如，可使用掺杂有p型杂质的AlGaN层作为电压箝位层VC。电压箝位层VC可包括AlGaN层、GaN层、AlN层和InN层。还可使用这些氮化物半导体的混合晶体。
以此方式，电压箝位层VC被掺杂p型杂质并且是导电的。例如，电压箝位层VC可包括掺杂有大约1×1018(1E18)cm-3的作为p型杂质的Mg的AlGaN层。例如，电压箝位层VC具有大约200nm的厚度。
以此方式，电压箝位层VC优选地掺杂有杂质，达到电压箝位层VC变得导电的程度(例如，对于第一实施例的层结构的被激活杂质的浓度，掺杂量是5×1016(5E16)cm-3或更大)。p型杂质的示例包括Be、C和Mg。依照纵向击穿电压，在被激活杂质的浓度中，杂质的掺杂量优选地是1×1018(1E18)cm-3或更小。例如，对于第一实施例的层结构，在被激活杂质的浓度中，掺杂量优选地是5×1017(5E17)cm-3或更小，以保持500V或更大的纵向击穿电压。
例如，可使用AlGaN层作为沟道基底层UC。沟道基底层UC被非有意地掺杂有杂质。如果通过杂质掺杂形成深能级，则可造成诸如阈值电势的特性有变化。因此，杂质(n型或p型杂质)的掺杂量优选地是1×1016(1E16)cm-3或更小。
AlGaN层的厚度是例如1000nm并且Al组分是大约3％。沟道基底层UC可包括AlGaN层和INAlN层。
在第一实施例中，由于外延生长，导致沟道基底层UC的平面内方向上的晶格常数被传递到上覆的沟道层CH和势垒层BA。例如，当在沟道基底层UC上方形成晶格常数比沟道基底层(AlGaN层)UC的晶格常数大的层——诸如，GaN层、InXGa(1-X)N层(0≤X≤1)、或InAlN层——时，向上覆层施加压缩应变。相反地，当在沟道基底层UC上方形成晶格常数比沟道基底层(AlGaN层)UC的晶格常数小的层——诸如Al组分比高的InAlN层——时，向上覆层施加拉伸应变。
例如，可使用GaN层作为沟道层CH。沟道层CH被非有意地掺杂有杂质。GaN层的厚度是例如大约80nm。沟道层CH的材料可包括GaN、AlN层和InN层。还可使用这些氮化物半导体的混合晶体。可根据半导体器件的应用，适当地选择沟道层CH的材料或其厚度。尽管在第一实施例中使用未掺杂的沟道层CH，但沟道层CH可适当地掺杂有杂质。掺杂物可包括n型杂质或p型杂质。n型杂质的示例包括Si、S和Se。p型杂质的示例包括Be、C和Mg。
然而，由于沟道层CH是电子迁移层，因此由于库伦散射，导致杂质的过高掺杂量可降低迁移率。因此，优选地，沟道层CH被掺杂量是小于1×1017(1E17)cm-3或更小的杂质。
沟道层CH必须包括电子亲和能比沟道基底层UC的电子亲和能和势垒层BA的电子亲和能大的氮化物半导体。当这些层具有不同的晶格常数时，并且当使用AlGaN层作为沟道基底层UC而使用GaN层作为如第一实施例中一样的沟道层CH时，沟道层CH的厚度必须等于或小于使位错增大的临界厚度。
例如，可使用Al0.2Ga0.8N层作为势垒层BA。Al0.2Ga0.8N层的厚度是例如大约30nm。用于势垒层BA的材料可包括AlGaN层和InAlN层。可适当地调节Al组分比等。势垒层BA可具有多层结构，包括具有不同Al组分比的膜的堆叠。此外，用于势垒层BA的材料可包括GaN层、AlN层和InN层。还可使用这些氮化物半导体的混合晶体。可根据半导体器件的应用，适当地选择势垒层BA的材料或其厚度。势垒层BA可以是未掺杂层，或者可根据应用适当地掺杂有杂质。掺杂物可包括n型杂质或p型杂质。n型杂质的示例包括Si、S或Se。p型杂质的示例包括Be、C和Mg。然而，如果势垒层BA中杂质的掺杂量太大，则随后描述的栅电极GE附近的势垒层BA易受漏电极DE的电势影响，从而造成击穿电压减小。势垒层BA中的杂质会造成沟道层CH中的库伦散射，这样会造成电子迁移率减小。因此，优选地，势垒层BA被掺杂量是1×1017(1E17)cm-3或更小的杂质。更优选地使用未掺杂的势垒层BA。
当这些层具有不同的晶格常数时，例如，当使用GaN层作为沟道层CH而使用AlGaN层作为势垒层BA时，势垒层BA的厚度必须至多是临界厚度，在临界厚度之上位错会增大。
如上所述，势垒层BA必须使用电子亲和能比沟道层CH的电子亲和能小的氮化物半导体。然而，当势垒层BA具有多层结构时，该多层可包括电子亲和能比沟道层CH的电子亲和能大的一层并且应该包括电子亲和能比沟道层CH的电子亲和能小的至少一个层。
例如，可使用GaN层作为盖帽层CP。GaN层的厚度是例如大约2nm。盖帽层CP可包括GaN层、AlN层和InN层。还可使用这些氮化物半导体的混合晶体(例如，AlGaN后InAlN)。可省略盖帽层CP。
盖帽层CP优选地包括电子亲和能比势垒层BA的电子亲和能大的氮化物半导体。盖帽层CP可以是未掺杂层，或可根据应用适当地掺杂有杂质。掺杂物可包括n型杂质或p型杂质。n型杂质的示例包括Si、S和Se。p型杂质的示例包括例如Be、C和Mg。
当这些层具有不同的晶格常数时，例如，当使用AlGaN层作为势垒层BA而使用GaN层作为盖帽层CP时，盖帽层CP的厚度必须至多是临界厚度，在临界厚度之上位错会增大。
例如，可使用氮化硅膜作为绝缘膜IF1。氮化硅膜的厚度是例如大约100nm。还可使用除了氮化硅膜之外的绝缘膜形成。还可使用多种类型绝缘膜的堆叠结构。可根据半导体器件的应用，适当地选择绝缘膜IF1的材料或其厚度。优选地，相比于下伏的氮化物半导体，绝缘膜IF1的带隙大并且电子亲和能小。满足此条件的膜包括氮化硅膜(SiN)、二氧化硅(SiO2)膜、氮氧化硅膜、碳氧化硅(SiOC)膜、氧化铝(Al2O3，氧化铝)膜、氧化铪(HfO2)膜和氧化锆(ZrO2)膜。各种有机膜也满足该条件。特别地，为了抑制电流崩塌，优选地选择在与上覆的氮化物半导体的界面中形成的低界面态密度的膜。
栅电极GE设置在沟槽(也被称为凹部)内的栅绝缘膜GI上，沟槽穿通绝缘膜IF1、盖帽层CP和势垒层BA开槽达沟道层CH的一定深度。
可使用氧化铝(Al2O3)膜作为栅绝缘膜GI。氧化铝膜的厚度是例如大约50nm。可使用除了氧化铝外的绝缘膜作为栅绝缘膜GI。还可使用多种类型绝缘膜的堆叠结构。可根据半导体器件的应用，适当地选择栅绝缘膜GI的材料或其厚度。优选地，相比于下伏的氮化物半导体，栅绝缘膜GI的带隙大并且电子亲和能小。满足此条件的膜包括氧化铝膜、二氧化硅(SiO2)膜、氮化硅(SiN)膜、氧化铪(HfO2)膜和氧化锆(ZrO2)膜。栅绝缘膜GI影响可施加于栅电极GE的电压和阈值电压，因此优选地在考虑其击穿电压、介电常数和厚度的情况下进行设置。
可使用氮化钛(TiN)膜作为栅电极GE。氮化钛膜的厚度是例如大约200nm。可使用除了氮化钛膜外的导电膜作为栅电极GE。例如，可使用掺杂有诸如硼(B)或磷(P)的杂质的多晶硅膜。还可可使用包括Ti、Al、Ni或Au的金属。还可使用包括Ti、Al、Ni或Au的金属和Si的化合物膜(金属硅化物)。还可使用包括Ti、Al、Ni或Au的金属的氮化物膜。还可使用多种类型导电膜的堆叠结构。可根据半导体器件的应用，适当地选择栅电极GE的材料或其厚度。
优选地，针对栅电极GE，选择不太可能与下伏膜(例如，栅绝缘膜GI)或上覆膜(例如，层间绝缘膜IL1)反应的材料。
层间绝缘膜IL1设置在栅电极GE上。层间绝缘膜IL1具有穿通孔TH和接触孔C1S和C1D。杂质区IR设置在穿通孔TH下方(图4)。
例如，可使用氧化硅膜作为层间绝缘膜IL1。氧化硅膜的厚度是例如大约2000nm。还可使用除了氧化硅膜外的绝缘膜。还可使用包括多种类型绝缘膜的堆叠结构。可根据半导体器件的应用，适当地选择层间绝缘膜IL1的材料或其厚度。优选地，相比于下伏的氮化物半导体，层间绝缘膜IL1的带隙大并且电子亲和能小。优选地，针对层间绝缘膜IL1，选择不太可能与接触的栅电极GE反应的材料。满足此条件的膜包括氧化硅膜、氮化硅膜、氮氧化硅膜、氧化铝(Al2O3)膜、氧化铪(HfO2)膜和氧化锆(ZrO2)膜。
在穿通孔TH和穿通孔TH外周的层间绝缘膜IL1上方，设置导电膜CF1和导电膜CF2的膜堆叠(参见图4)。在这个示例性情况下，使用Ni膜作为导电膜CF1。Ni膜具有例如大约50nm的厚度。使用Al膜作为导电膜CF2。Al膜具有例如大约500nm的厚度。穿通孔TH内的导电膜CF1和导电膜CF2构成联接部VIA。用于穿通孔TH的材料(CF1或CF2)可包括Ni膜和Pt、Au、Sn、Zn、Ti、Al、钼(Mo)、铌(Nb)和钒(V)的金属膜。这些材料还可包括这些金属的混合物(合金)、这种金属和Si的化合物的膜(金属硅化物膜)、这种金属的氮化物(例如，TiN)和这种金属的氧化物(例如，NiO)。还可使用这些材料的膜堆叠(例如，NiSI膜和Au膜的膜堆叠)。本发明的发明人的研究揭示了，当连接件VIA经由杂质区IR联接到电压箝位层VC而使用镍(Ni)、铂(Pt)或金(Au)用于穿通孔TH内的导电膜CF1时，连接件VIA和电压箝位层VC之间的联接电阻优选地低。
导电膜CF2设置在包括接触孔C1S和C1D的层间绝缘膜IL1上方(参见图2、图3和图4)。在这个示例性情况下，使用Al膜作为导电膜。Al膜具有例如大约500nm的厚度。接触孔C1S或C1D内的导电膜CF2用作源电极SE或漏电极DE。用于源电极SE或漏电极DE的材料可包括Al膜和Ti、Mo(钼)、Nb(铌)、和V(钒)的金属膜。材料还可包括这些金属的混合物(合金)、这种金属和Si的化合物的膜(金属硅化物膜)、和这种金属的氮化物(例如，TiN)。还可使用这些材料的膜堆叠(例如，TiN膜和Al膜的膜堆叠)。
与穿通孔TH内的任一导电膜的材料类似的材料可用于源电极SE和漏电极DE。用于源电极SE和漏电极DE中的每个的材料应该是与接触孔(C1S或C1D)底部上的氮化物半导体层(盖帽层CP)欧姆接触的材料。特别地，当接触孔(C1S或C1D)底部上的氮化物半导体层(盖帽层CP)或者进一步下伏的氮化物半导体层掺杂有n型杂质时，容易得到欧姆接触。因此，可从用于源电极SE和漏电极DE中的每个的各式各样的材料之中，选择材料。
优选地，选择不太可能与接触的层间绝缘膜IL1反应的材料作为穿通孔TH、源电极SE和漏电极DE中的每个的材料。
穿通孔TH底部下方的杂质区IR是电压箝位层VC的部分区域，并且包含受主能级比电压箝位层VC中包含的p型杂质的受主能级深的杂质(元素、掺杂物)。例如，可通过将具有深受主能级的杂质注入从穿通孔TH的底部露出的电压箝位层VC中，形成杂质区IR。因此，其中引入具有深受主能级的杂质的区域用作杂质区IR。
尽管在图4中的穿通孔TH的整个底部上方设置了杂质区IR，但杂质区可只设置在穿通孔TH的底部的部分上方。杂质区IR中的杂质可扩散，使得穿通孔TH的各侧壁的下部被杂质区IR覆盖。换句话讲，杂质区IR的形成区域可大于穿通孔TH的底部。杂质区IR中的杂质可扩散到电压箝位层VC下方的缓冲层BU。
穿通孔TH的底部可位于杂质区IR的表面上，或者可位于杂质区IR的一定深度处。
如上所述，源极焊盘SP和漏极焊盘DP分别与源电极SE和漏电极DE形成一体。因此，源极焊盘SP和漏极焊盘DP分别由与源电极SE和漏电极DE的材料相同的材料形成。联接部VIA设置在源极焊盘SP下方，杂质区IR设置在联接部VIA下方，使导电膜CF1在其间(图4)。
可使用诸如氮氧化硅(SiON)膜的绝缘膜作为源电极SE和漏电极DE上方的保护膜PRO。
对制造方法的描述
现在，参照图5至图23描述制造第一实施例的半导体器件的方法，同时进一步阐明半导体器件的构造。图5至图23包括示出第一实施例的半导体器件的制造过程的剖视图和平面图。
如图5中所示，在衬底S上顺序地形成成核层NUC和缓冲层BU。使用露出(111)平面的包括硅(Si)的半导体衬底作为衬底S，并且，例如，使用金属有机化学气相沉积(MOCVD)工艺等，在衬底S上异质外延生长厚度为大约200nm的氮化铝(AlN)层作为成核层NUC。
衬底S可包括硅衬底、SiC衬底、蓝宝石衬底等。一般，成核层NUC和成核层NUC后续的氮化物半导体层(III-V族化合物半导体层)都是通过III族面生长(在这个示例性情况下，镓面生长或铝面生长)形成的。
随后，在成核层NUC上形成超晶格结构作为缓冲层BU，该超晶格结构包括均包括氮化镓(GaN)层和氮化铝(AlN)层的膜堆叠(AlN/GaN膜)。例如，通过使用金属有机化学气相沉积工艺等，轮流地异质外延生长厚度是大约20nm的氮化镓(GaN)层和厚度是大约5nm的氮化铝(AlN)层。例如，通过40层形成膜堆叠。可在生长这些膜堆叠的同时，被掺杂碳(C)。例如，各膜堆叠被掺杂有碳，使碳浓度为大约1×1019(1E19)cm-3。
另外，例如，可使用金属有机气相化学沉积工艺，在缓冲层BU上异质外延生长AlGaN层作为缓冲层BU的部分。
随后，例如，可使用金属有机气相化学沉积工艺等，在缓冲层BU上异质外延生长包含p型杂质的AlGaN层作为电压箝位层VC。例如，使用镁(Mg)作为p型杂质。例如，沉积大约200nm的AlGaN层，同时掺杂镁(Mg)。沉积膜中的Mg浓度是例如大约5×1018(5E18)cm-3。
随后，在电压箝位层VC上形成沟道基底层UC。例如，使用金属有机气相化学沉积工艺等，在电压箝位层VC上异质外延生长AlGaN层作为沟道基底层UC。在生长AlGaN层的同时，没有故意掺杂杂质。AlGaN层的厚度是例如1000nm，并且具有大约3％的Al组分。
随后，在沟道基底层UC上形成沟道层CH。例如，使用金属有机气相化学沉积工艺等，在沟道基底层UC上异质外延生长氮化镓层(GaN层)。在生长GaN层的同时，没有故意掺杂杂质。沟道层CH的厚度是例如大约80nm。
随后，例如，使用金属有机化学气相沉积工艺等，在沟道层CH上异质外延生长AlGaN层作为势垒层BA。例如，形成其中Al的组分比是0.2而Ga的组分比是0.8的Al0.2Ga0.8N层。控制作为势垒层BA的AlGaN层的Al的组分比，使其大于作为缓冲层BU的AlGaN层的Al的组分比。
以此方式，形成沟道基底层UC、沟道层CH和势垒层BA的堆叠。在沟道层CH和势垒层BA之间的界面附近产生二维电子气(2DEG)。
随后，在势垒层BA上形成盖帽层CP。例如，使用金属有机化学气相沉积工艺等，在势垒层BA上异质外延生长氮化镓层(GaN层)。在生长氮化镓层的同时，没有故意掺杂杂质。盖帽层CP的厚度是例如大约2nm。
随后，如图6和图7中所示，使用等离子体增强化学气相沉积(PECVD)工艺等，在盖帽层CP上沉积例如大约100nm的氮化硅膜。作为绝缘膜IF1。
然后，通过光刻工艺，在绝缘膜IF1上形成敞露器件隔离区的光致抗蚀剂膜PR1。随后，用光致抗蚀剂膜PR1作为掩模，注入氮离子，从而形成器件隔离区ISO。因此，注入诸如氮(N)或硼(B)的离子种类，从而改变结晶态，使得电阻变高。
例如，通过绝缘膜IF1将密度为大约5×1014(5E14)cm-2的氮离子注入沟道基底层UC、沟道层CH和势垒层BA的堆叠中。注入能量是例如大约120keV。调节氮离子的注入条件，使得注入深度——也就是器件隔离区ISO的底部——位于沟道层CH底部之下的位置并且位于电压箝位层VC底部之上的位置。器件隔离区ISO的底部位于随后描述的穿通孔TH(联接部VIA)底部之上的位置。以此方式，形成器件隔离区ISO。被器件隔离区ISO环绕的区域用作有源区AC。如图8中所描述的，有源区AC例如具有在X方向上具有长边的大体矩形形状。随后，通过等离子体剥离工艺等，去除光致抗蚀剂膜PR1。
随后，如图9至图11中所示，使用光刻技术和蚀刻技术将绝缘膜IF1图案化。例如，在绝缘膜IF1上形成未描绘的光致抗蚀剂膜，通过光刻工艺去除沟槽T的形成区域中的光致抗蚀剂膜。换句话讲，在绝缘膜IF1上，形成在沟槽T的形成区域中具有开口的未描绘的光致抗蚀剂膜。随后，用光致抗蚀剂膜作为掩模，蚀刻绝缘膜IF1。当使用氮化硅膜作为绝缘膜IF1时，使用包含诸如SF6的基于氟的气体的干蚀刻气体，执行干蚀刻。随后，通过等离子体剥离工艺等，去除光致抗蚀剂膜(未示出)。以此方式，在盖帽层CP上，形成在沟槽T的形成区域中具有开口的绝缘膜IF1。
随后，用绝缘膜IF1作为掩模，干蚀刻盖帽层CP、势垒层BA和沟道层CH，从而形成沟槽T，沟槽T穿通盖帽层CP和势垒层BA延伸达沟道层CH的一定深度。使用包含诸如BCl3的基于氯的气体的干蚀刻气体作为蚀刻气体。通过这个步骤，在器件隔离区ISO中也形成用于栅极线GL的沟槽GLT(图10和图11)。
随后，如图12至图14中所示，在包括沟槽T的内部的绝缘膜IF1上，形成栅电极GE，使栅绝缘膜GI位于其间。例如，使用原子层沉积(ALD)工艺等，在包括沟槽T的内部的绝缘膜IF1上，沉积厚度为大约50nm的氧化铝膜作为栅绝缘膜GI。
栅绝缘膜GI可包括氧化铝膜、氧化硅膜和介电常数大于氧化硅膜的高介电常数膜。高介电常数膜可包括氮化硅(SiN)膜和诸如氧化铪(HfO2)膜、铝酸铪膜、氮氧化铪(HfON)膜、硅酸铪(HfSiO)膜、氮氧硅铪(HfSiON)膜和HfAlO膜的基于铪的绝缘膜。
随后，例如，使用溅射工艺等，在栅绝缘膜GI上形成厚度为大约200nm的氮化钛(TiN)膜作为导电膜。然后，使用光刻技术，在栅电极形成区域中，形成光致抗蚀剂膜PR2，并且用光致抗蚀剂膜PR2作为掩模蚀刻TiN膜以形成栅电极GE。通过这个蚀刻，还可蚀刻TiN膜下方的氧化铝膜。例如，在处理TiN膜的过程中，使用包含诸如Cl2的基于氯的气体的干蚀刻气体进行干蚀刻，而在处理氧化铝膜的过程中，使用包含诸如BCl3的基于氯的气体的干蚀刻气体进行干蚀刻。
通过这个蚀刻，可将栅电极GE图案化成单向悬出形状(朝向图12中的右侧，或者朝向更靠近漏电极DE的一侧)。此悬出部分被称为场板电极部。该场板电极部是从靠近漏电极DE侧的那侧的沟槽T的端部向着漏电极DE延伸的栅电极GE的部分区域。
随后，如图15和图16中所示，例如，使用PECVD工艺等，在包括栅电极GE的表面的绝缘膜IF1上沉积大约2000nm的氧化硅膜作为层间绝缘膜IL1。
随后，如图17至图20中所示，使用光刻技术和蚀刻技术，穿通层间绝缘膜IL1和绝缘膜IF1形成穿通孔TH。穿通孔TH形成在源极焊盘形成区域中。电压箝位层VC从穿通孔TH的底部露出。杂质区IR形成在从穿通孔TH的底部露出的电压箝位层VC中。此外，在形成导电膜CF1之后，使用光刻技术和蚀刻技术，去除除了穿通孔TH和穿通孔TH的外周的一部分之外的区域中的导电膜CF1。
例如，形成具有与穿通孔形成区域对应的开口的光致抗蚀剂膜PR10。随后，用光致抗蚀剂膜PR10作为掩模，部分蚀刻层间绝缘膜IL1、绝缘膜IF1、器件隔离区ISO、沟道基底层UC和电压箝位层VC，以形成穿通孔TH。换句话讲，形成穿通层间绝缘膜IL1、绝缘膜IF1、器件隔离区ISO和沟道基底层UC延伸到电压箝位层VC的一定深度的穿通孔TH。
如上所述，执行蚀刻，使得穿通孔TH的底部位于电压箝位层VC内，并且在器件隔离区ISO的底部下方(图18)。
当使用氧化硅膜作为层间绝缘膜IL1而使用氮化硅膜作为绝缘膜IF1时，首先，例如，通过使用包含诸如SF6的基于氟的气体的干蚀刻气体进行干蚀刻来去除这些膜。随后，例如，通过使用包含诸如BCl3的基于氯的气体的干蚀刻气体进行干蚀刻来去除器件隔离区ISO、沟道基底层(AlGaN层)UC和一定深度的电压箝位层(p-GaN层)VC。通过该干蚀刻，从穿通孔TH的底部露出电压箝位层VC。
随后，用光致抗蚀剂膜PR10作为掩模，离子注入受主能级比电压箝位层VC中包含的p型杂质(在这个示例性情况下，Mg)的受主能级深的杂质(在这个示例性情况下，碳(C))。例如，以15keV的注入能量注入1×1014(1E14)cm-2的C离子。因此，可在穿通孔TH的底部下方的电压箝位层VC中形成杂质区IR。杂质区IR中的杂质的优选浓度范围是1×1018(1E18)cm-3至2×1019(1E19)cm-3。随后，去除光致抗蚀剂膜PR10。
随后，在包括穿通孔TH的内部的层间绝缘膜IL1上，形成导电膜CF1。例如，通过磁控溅射工艺，沉积大约50nm的Ni膜作为导电膜CF1。随后，形成具有比穿通孔形成区域略大的开口的未描绘的光致抗蚀剂膜，并且用该光致抗蚀剂膜蚀刻导电膜CF1。例如，用包含HCl的溶液湿蚀刻导电膜CF1。这导致形成覆盖穿通孔TH的侧壁和底部以及覆盖穿通孔TH外周内的层间绝缘膜IF1的导电膜CF1(也被称为穿通孔电极或穿通孔基底电极)(参见图19和图20)。随后，去除光致抗蚀剂膜。
随后，如图21中所述，使用光刻技术和蚀刻技术，均通过层间绝缘膜IL1和绝缘膜IF1形成接触孔C1S和C1D。接触孔C1S和C1D分别形成在源电极形成区域和漏电极形成区域中。
例如，在层间绝缘膜IL1上，在源电极联接区域和漏电极联接区域中的每个中形成具有开口的未描绘的光致抗蚀剂膜。随后，用光致抗蚀剂膜作为掩模，蚀刻层间绝缘膜IL1和绝缘膜IF1，使得形成接触孔C1S和C1D。
当使用氧化硅膜作为层间绝缘膜IL1而使用氮化硅膜作为绝缘膜IF1时，例如，使用包含诸如SF6的基于氯的气体的干蚀刻气体干蚀刻这些膜。从以上步骤中形成的接触孔C1S和C1D中的每个的底部，露出盖帽层CP。
随后，如图22至图24中所示，在栅电极GE相应两侧上的盖帽层CP上形成源电极SE和漏电极DE。在源电极SE的端部形成源极焊盘，在漏电极DE的端部形成漏极焊盘DP。联接部VIA形成在源极焊盘SP下方(图23)。
例如，在包括接触孔C1S和C1D的内部以及穿通孔TH的内部(导电膜CF1的表面)的层间绝缘膜IL1上，形成导电膜CF2。例如，使用溅射工艺，形成Al膜作为导电膜CF2。Al膜具有例如大约500nm至1000nm的厚度。
随后，使用光刻技术，在源电极SE、漏电极DE、源极焊盘SP和漏极焊盘DP的形成区域中，形成未描绘的光致抗蚀剂膜，并且用光致抗蚀剂膜作为掩模，蚀刻导电膜CF2。例如，使用包含诸如BCl3的基于氯的气体的干蚀刻气体，执行干蚀刻。通过这个步骤，形成联接部VIA，联接部VIA包括被导电膜CF1和CF2填充的穿通孔TH，并且进一步形成源电极SE、漏电极DE、源极焊盘SP和漏极焊盘DP。如图24中所示，源电极SE和漏电极DE中的每个具有平面形状，该平面形状是在Y方向上具有长边的矩形形状(成直线的形状)。如图24中所示，源极焊盘SP和漏极焊盘DP中的每个具有平面形状，该平面形状是在X方向上具有长边的矩形形状(成直线的形状)。源极焊盘SP被布置成将多个源电极SE相互联接。漏极焊盘DP被设置成将漏电极DE相互联接。
穿通孔TH位于源极焊盘SP下方，联接部VIA(CF1和CF2)位于穿通孔TH中。杂质区IR位于联接部VIA下方，即，导电膜CF1下方。源极焊盘SP经由联接部VIA和杂质区IR而与电压箝位层VC电联接(图23和图24)。
随后，在包括源电极SE、漏电极DE、源极焊盘SP和漏极焊盘DP的表面的层间绝缘膜IL1上，形成保护膜(也被称为绝缘膜、覆盖膜、或表面保护膜)PRO。例如，通过CVD工艺等，在层间绝缘膜IL1上沉积氮氧化硅(SiON)膜作为保护膜RPO(参见图3和图4)。
可通过上述步骤形成第一实施例的半导体器件。这些步骤只是作为示例示出，可通过其它步骤制造这个实施例的半导体器件。
因此，在这个实施例中，作为导电层的电压箝位层VC设置在缓冲层BU和沟道层CH之间并且联接到源电极SE；因此，半导体器件的特性的变化可减小。具体地讲，电压箝位层VC防止沟道层CH受由于电压箝位层VC下方的层(例如，缓冲层BU)的电荷量变化而导致的电势变化影响。这样可以减小诸如阈值电势和导通电阻的特性的变化(电压箝位效应)。
在第一实施例中，由于穿通孔TH的底部下方的电压箝位层VC的一部分掺杂有具有深受主能级的杂质，使得该部分形成在杂质区(也被称为跳动导电区)IR中，因此可在联接部VIA和电压箝位层VC之间形成优良的接触。特别地，即使进行控制使电压箝位层VC中的p型杂质浓度相对低(例如，大约1×1018(1E18)cm-3)以增大漏击穿电压，也可在联接部VIA和电压箝位层VC之间形成优良的接触。
图25A至图25C是示出穿通孔TH底部附近的能带结构和各种元素的受主能级的示图。在附图中，ΦM代表金属(例如，Ni)的功函数，Ec代表导带的能级，Ev代表价带的能级，并且Ef代表费米能级。X代表GaN的电子亲和能。
当如图25A中所示并不存在受主能级比电压箝位层VC中包含的p型杂质(在这个示例性情况下，Mg)深的杂质(在这个示例性情况下，C)时，空穴必须克服高势垒，这样成指数地减小了空穴克服势垒的概率。相比之下，当如图25B中所示存在受主能级比电压箝位层VC中包含的p型杂质(在这个示例性情况下，Mg)深的杂质(在这个示例性情况下，C)时，空穴分两个阶段克服低势垒，这样成指数地增大了克服对于空穴的势垒的概率。相比于直接达到Mg能级的概率这导致了极高概率。
具体地讲，当如图25B中所示在穿通孔TH的底部附近存在受主能级比电压箝位层VC中包含的p型杂质(在这个示例性情况下，Mg)深的杂质(在这个示例性情况下，C)时，由于C对于空穴的势垒高度比Mg低，因此相比于直接达到Mg的杂质能级的情况，空穴达到相邻C的杂质能级的概率高。此外，相比于从电极直接达到Mg的杂质能级的情况，达到C的杂质能级的空穴可以高概率达到相邻Mg的杂质能级。尽管空穴因此分两个阶段克服势垒，由于每个阶段中克服势垒的概率大大增加，因此总概率大大高于直接达到Mg能级的概率。使用不连续能级之间的跳动的这种导电被称为跳动导电h。以此方式，通过注入具有深受主能级的杂质致使形成跳动导电h，从而造成接触电阻减小。
图25C示出各种元素的受主能级。图25C示出优选地使用Zn(0.21至0.34eV)、Hg(0.41eV)、Cd(0.55eV)、Be(0.7eV)、Li(0.75eV)或C(0.89eV)作为具有深受主能级的杂质。
特别地，优选地，使用Mg作为电压箝位层VC中包含的p型杂质，并且使用Zn(0.21至0.34eV)、Cd(0.55eV)、Be(0.7eV)、或C(0.89eV)作为具有比Mg的受主能级深的受主能级的杂质。图25C示出除了Ga外的均被引入GaN晶体的Ga部位中的杂质元素中的任一个的受主能级的值和被引入其N部位的Ga的受主能级的值。在该示图中，Ga(空位)指示当从GaN释放Ga时或者当N具有悬空键的受主能级的值。
在第一实施例中，由于穿通孔TH中的联接部VIA设置在允许导电的有源区AC外部的器件隔离区ISO的内部和源极焊盘SP的形成区域下方，因此可实现半导体元件的小尺寸和高集成度。另外，由于可设置允许导电的大有源区AC，因此单位面积的导通电阻可减小。
第二实施例
尽管在第一实施例中联接部VIA设置在器件隔离区ISO中，但联接部VIA可设置在有源区AC中。例如，在第二实施例中，联接部VIA设置在源电极SE下方。
现在，将参照附图详细描述第二实施例的半导体器件。
对结构的描述
图26是示意性示出第二实施例的半导体器件的构造的剖视图。第二实施例的半导体器件(半导体元件)是包括氮化物半导体的MIS场效应晶体管。半导体器件可被用作高电子迁移率晶体管(HEMT)型功率晶体管。第二实施例的半导体器件是所谓的凹栅型半导体器件。
在第二实施例的半导体器件中，如同第一实施例一样，成核层NUC、缓冲层BU、电压箝位层VC、沟道基底层UC、沟道层(也被称为电子迁移层)CH和势垒层BA以这个次序设置衬底S上。成核层NUC包括氮化物半导体层。缓冲层BU包括一个或更多个氮化物半导体层，各氮化物半导体层均包括掺杂有形成深能级的杂质的氮化物半导体。在这个示例性情况下，缓冲层BU包括具有多个氮化物半导体层的超晶格结构。电压箝位层VC包括含掺杂有p型杂质的氮化物半导体的氮化物半导体层，并且是导电的。沟道基底层UC包括电子亲和能比沟道层CH的电子亲和能小的氮化物半导体层。沟道层CH包括电子亲和能比沟道基底层UC的电子亲和能大的氮化物半导体层。势垒层BA包括电子亲和能比沟道层CH的电子亲和能和沟道基底层UC的电子亲和能小的氮化物半导体层。未描绘的绝缘膜设置在势垒层BA上。盖帽层可设置在绝缘膜(保护膜)和势垒层BA之间。盖帽层优选地包括电子亲和能比势垒层BA的电子亲和能大的氮化物半导体层。
如同第一实施例一样，第二实施例的MISFET包括：沟道层CH；栅绝缘膜GI，其在沟道层CH上；栅电极GE，其在栅绝缘膜GI上；源电极SE和漏电极DE，其在栅电极GE相应两侧上的势垒层BA上。MISFET设置在被器件隔离区ISO划分的有源区AC中。栅电极GE设置在穿通势垒层BA延伸达沟道层CH的一定深度的沟槽T内的栅绝缘膜GI上。
在第二实施例中，穿通势垒层BA、沟道层CH和沟道基底层UC进一步延伸到下伏的电压箝位层VC和沟道基底层UC的联接部(也被称为通路)设置在有源区AC中的源电极SE下方。联接部VIA与源电极SE电联接。在第二实施例中，杂质区IR设置在联接部VIA下方。杂质区IR包含受主能级比电压箝位层VC中包含的p型杂质的受主能级深的杂质(元素、掺杂物)。
电压箝位层VC因此被设置并且联接到源电极SE，从而诸如阈值电势和导通电阻的特性的变化可减少，如第一实施例中详细描述的。另外，由于联接部VIA设置在允许导电的有源区AC中，因此可进一步对电压进行有效箝位。
杂质区IR设置在联接部VIA下方，从而经由杂质区IR中具有深受主能级的杂质，由于跳动导电而导致联接部VIA和电压箝位层VC之间而形成优良的接触，如第一实施例中详细描述的。
进一步参照图27和图28详细描述第二实施例的半导体器件。图27是示出第二实施例的半导体器件的构造的平面图。图28是示出第二实施例的半导体器件的构造的剖视图。图28对应于沿着图27中的A-A截取的剖面。除了联接部VIA的构造外，第二实施例的半导体器件类似于第一实施例的半导体器件，省略对与第一实施例中的构造类似的构造的详细描述。
如图27中所示，多个成直线排列的漏电极DE以一定间隔设置在X方向上，多个成直线排列的源电极SE以一定间隔设置在X方向上。如同第一实施例一样，源电极SE和漏电极DE沿着X方向交替设置。
如同第一实施例一样，在漏电极DE下方设置接触孔C1D，接触孔C1D是漏电极DE和盖帽层CP之间的联接部。在源电极SE下方设置连接件VIA，联接部VIA将源电极SE电联接到电压箝位层VC。联接部VIA设置在穿通孔TH内，并且其平面形状是在Y方向上具有长边的矩形形状。杂质区IR设置在联接部VIA下方。例如，杂质区IR是杂质引入区，包含被注入到从穿通孔TH底部露出的电压箝位层VC中的具有深受主能级的杂质。
栅电极GE设置在漏电极DE下方的接触孔C1D和源电极SE下方的穿通孔TH之间。如同第一实施例一样，栅电极GE具有在Y方向上具有长边的矩形形状。两个(一对)栅电极GE设置在一个源电极SE下方。这两个栅电极GE设置在源电极SE下方的穿通孔TH相应两侧。以此方式，针对每个源电极SE，设置两个栅电极GE。
如同第一实施例一样，漏电极DE通过漏极焊盘DP彼此联接，并且源电极SE通过源极焊盘SP相互联接。保护膜(也被称为绝缘膜、覆盖膜或表面保护膜)PRO设置在源电极SE和漏电极DE上方。
衬底S、成核层NUC、缓冲层BU、电压箝位层VC、沟道基底层UC、沟道层(也被称为电子迁移层)CH、势垒层BA、盖帽层CP和绝缘膜IF1的构成材料与第一实施例中描述的那些相同。
栅绝缘膜GI、栅电极GE、层间绝缘膜IL1和保护膜PRO的构成材料与第一实施例中描述的那些相同。
源电极SE、漏电极DE、源极焊盘SP和漏极焊盘DP的构成材料与第一实施例中描述的那些相同。联接部VIA的构成材料与源电极SE或漏电极DE的构成材料相同。
制造方法的描述
现在，参照图29至图34描述制造第二实施例的半导体器件的方法，同时进一步阐明半导体器件的构造。图29至图34是示出第二实施例的半导体器件的制造过程的剖视图。
如图29中所示，在衬底S上顺序地形成成核层NUC和缓冲层BU。可使用与第一实施例中描述的材料相同的材料用与第一实施例中相同的方式来形成这些层。
随后，例如，使用金属有机气相化学沉积工艺等，在缓冲层BU上异质外延生长包含p型杂质的AlGaN层(p-AlGaN层)作为电压箝位层VC。例如，使用镁(Mg)作为p型杂质。例如，沉积大约200nm的氮化镓层，同时掺杂镁(Mg)。沉积膜中的Mg浓度是例如大约5×1018(5E18)cm-3。
随后，在电压箝位层VC上，顺序地形成沟道基底层UC、沟道层CH、势垒层BA、盖帽层CP和绝缘膜IF1。可使用与第一实施例中描述的材料相同的材料用与第一实施例中相同的方式来形成这些层。随后，如同第一实施例一样，形成器件隔离区(ISO)。
随后，如图30中所示，如同第一实施例一样，在绝缘膜IF1的沟槽T形成区域中形成开口，并且用绝缘膜IF1作为掩模，干蚀刻盖帽层CP、势垒层BA和沟道层CH，从而形成沟槽T，沟槽T穿通盖帽层CP和势垒层BA延伸达沟道层CH的一定深度。通过这个步骤，在器件隔离区(ISO)中形成用于栅极线GL的沟槽(GLT)。
随后，如图31中所示，在包括沟槽T的内部的绝缘膜IF1上，形成栅电极GE，使栅绝缘膜GI位于其间。可使用与第一实施例中描述的材料相同的材料用与第一实施例中相同的方式来形成栅绝缘膜GI和栅电极GE。
随后，如图32中所示，在包括栅电极GE的表面的绝缘膜IF1上形成层间绝缘膜IL1。
随后，穿通层间绝缘膜IL1和绝缘膜IF1形成接触孔C1D和穿通孔TH(图33)。
例如，在层间绝缘膜IL1上，形成在源电极联接区域和漏电极联接区域中的每个中具有开口的未描绘的第一光致抗蚀剂膜。随后，用第一光致抗蚀剂膜作为掩模，蚀刻层间绝缘膜IL1和绝缘膜IF1，使得形成接触孔C1S和C1D(图32)。随后，去除第一光致抗蚀剂膜，并且然后，在包括接触孔C1D的内部的层间绝缘膜IL1上形成在接触孔C1S上具有开口的第二光致抗蚀剂膜。随后，用第二光致抗蚀剂膜PR10作为掩模，部分蚀刻各盖帽层CP、势垒层BA、沟道层CH、沟道基底层UC和电压箝位层VC，以形成穿通孔TH。换句话讲，形成穿通盖帽层CP、势垒层BA、沟道层CH和沟道基底层UC延伸达电压箝位层VC的一定深度的穿通孔TH(图33)。执行蚀刻，使得穿通孔TH的底部位于电压箝位层VC内。
当使用氧化硅膜作为层间绝缘膜IL1而使用氮化硅膜作为绝缘膜IF1时，首先，例如，通过使用包含诸如SF6的基于氟的气体的干蚀刻气体进行干蚀刻来去除这些膜。随后，例如，通过使用包含诸如BCl3的基于氯的气体的干蚀刻气体进行干蚀刻来去除盖帽层(GaN层)CP、势垒层(AlGaN层)BA、沟道层(GaN层)CH、沟道基底层(AlGaN层)UC和一定深度的电压箝位层(p-GaN层)VC。
从以上步骤中形成的穿通孔TH的底部露出电压箝位层VC。随后，用第二光致抗蚀剂膜PR10作为掩模，离子注入受主能级比电压箝位层VC中包含的p型杂质(在这个示例性情况下，Mg)的受主能级深的杂质(在这个示例性情况下，Zn)。例如，以15keV的注入能量注入1×1014(1E14)cm-2的Zn离子。因此，可在穿通孔TH的底部下方的电压箝位层VC中形成杂质区IR。尽管杂质区IR的形成区域可以是穿通孔TH的底部下方的区域的部分，但优选地在穿通孔TH的整个底部上方执行离子注入，以减小接触电阻。
随后，去除第二光致抗蚀剂膜PR10。从以上步骤中形成的接触孔C1D的底部露出盖帽层CP，从穿通孔TH的底部露出杂质区IR。
接触孔C1D和穿通孔TH的形成次序不限于上述次序。例如，在形成穿通孔TH之后，可在接触孔C1D之前在穿通孔TH的底部下方形成杂质区IR。
随后，如图34中所示，在包括接触孔C1D的内部和穿通孔TH的内部的层间绝缘膜IL1上，形成导电膜，由此形成源电极SE、漏电极DE、源极焊盘(SP)、漏极焊盘(DP)和联接部VIA。
例如，在包括接触孔C1S和C1D的内部和穿通孔TH的内部(导电膜CF1的表面)的层间绝缘膜IL1上，形成导电膜。例如，使用溅射工艺，形成Al膜作为导电膜。Al膜具有例如大约500nm至1000nm的厚度。
随后，使用光刻技术，在源电极SE、漏电极DE、源极焊盘SP和漏极焊盘DP的形成区域中，形成未描绘的光致抗蚀剂膜，并且用光致抗蚀剂膜作为掩模，蚀刻导电膜。例如，使用包含诸如BCl3的基于氯的气体的干蚀刻气体，执行干蚀刻。通过这个步骤，形成联接部VIA，联接部VIA包括被导电膜填充的穿通孔TH，并且还形成源电极SE、漏电极DE、源极焊盘SP和漏极焊盘DP。杂质区IR位于联接部VIA下方。
随后，如同第一实施例一样，在包括源电极SE、漏电极DE、源极焊盘(SP)和漏极焊盘(DP)的表面的层间绝缘膜IL1上，形成保护膜PRO(图28)。
可通过上述步骤形成第二实施例的半导体器件。这些步骤只是作为示例示出，可通过其它步骤制造第二实施例的半导体器件。
因此，在第二实施例中，作为导电层的电压箝位层VC设置在缓冲层BU和沟道层CH之间并且联接到源电极SE；因此，半导体元件的特性的变化可减小。具体地讲，电压箝位层VC防止沟道层CH受由于电压箝位层VC下方的层(例如，缓冲层BU)的电荷量变化而导致的电势变化影响。这样可以减小诸如阈值电势和导通电阻的特性的变化。
在第二实施例中，由于穿通孔TH的底部下方的电压箝位层VC的一部分掺杂有具有深受主能级的杂质，使得该部分形成在杂质区(也被称为跳动导电区)IR中，因此可在联接部VIA和电压箝位层VC之间形成优良的接触。特别地，即使进行控制使电压箝位层VC中的p型杂质浓度相对低(例如，大约1×1018(1E18)cm-3)以增大漏击穿电压，也可在联接部VIA和电压箝位层VC之间形成优良的接触。
此外，在第二实施例中，由于联接部VIA设置在允许导电的有源区AC内，因此进一步将电压有效箝位。
第三实施例
尽管在第一实施例中其中已注入具有深受主能级的杂质的杂质区IR被设置为联接部VIA下方的跳动导电区，但可将缺陷区DR设置为联接部VIA下方的跳动导电区。
现在，将参照附图详细描述第三实施例的半导体器件。
对结构的描述
图35是示意性示出第三实施例的半导体器件的构造的剖视图。第三实施例的半导体器件(半导体元件)是包括氮化物半导体的MIS场效应晶体管。半导体器件可被用作高电子迁移率晶体管(HEMT)型功率晶体管。第三实施例的半导体器件是所谓的凹栅型半导体器件。
在第三实施例的半导体器件中，如同第一实施例一样，成核层NUC、缓冲层BU、电压箝位层VC、沟道基底层UC、沟道层(也被称为电子迁移层)CH和势垒层BA以这个次序设置衬底S上。成核层NUC包括氮化物半导体层。缓冲层BU包括一个或更多个氮化物半导体层，各氮化物半导体层均包括掺杂有形成深能级的杂质的氮化物半导体。在这个示例性情况下，缓冲层BU包括具有多个氮化物半导体层的超晶格结构。电压箝位层VC包括含掺杂有p型杂质的氮化物半导体的氮化物半导体层，并且是导电的。沟道基底层UC包括电子亲和能比沟道层CH的电子亲和能小的氮化物半导体层。沟道层CH包括电子亲和能比沟道基底层UC的电子亲和能大的氮化物半导体层。势垒层BA包括电子亲和能比沟道层CH的电子亲和能和沟道基底层UC的电子亲和能小的氮化物半导体层。未描绘的绝缘膜设置在势垒层BA上。盖帽层可设置在绝缘膜(保护膜)和势垒层BA之间。盖帽层优选地包括电子亲和能比势垒层BA的电子亲和能大的氮化物半导体层。
如同第一实施例一样，第三实施例的MISFET包括：沟道层CH；栅绝缘膜GI，其在沟道层CH上；栅电极GE，其在栅绝缘膜GI上；源电极SE和漏电极DE，其在栅电极GE相应两侧上的势垒层BA上。MISFET设置在被器件隔离区ISO划分的有源区AC中。栅电极GE设置在穿通势垒层BA延伸达沟道层CH的一定深度的沟槽T内的栅绝缘膜GI上。
在第三实施例中，穿通器件隔离区ISO延伸到下伏的电压箝位层VC的联接部(也被称为通路)VIA设置在器件隔离区ISO中，并且电联接到源电极SE。以此方式，电压箝位层VC被设置成联接到源电极SE，从而诸如阈值电势和导通电阻的特性的变化可减少。
第三实施例的半导体器件具有与联接部VIA的底部接触的缺陷区DR。缺陷区DR中包含的缺陷造成跳动导电，从而导致联接部VIA和电压箝位层VC之间的接触电阻减小。
进一步参照图36至图38详细描述第三实施例的半导体器件。图36是示出第三实施例的半导体器件的构造的平面图。图37和图38均是示出第三实施例的半导体器件的构造的剖视图。图37对应于沿着图36中的A-A截取的剖面，并且图38对应于沿着图36中的B-B截取的剖面。除了联接部VIA下方的跳动导电区的构造(设置缺陷区DR取代杂质区域IR)外，第三实施例的半导体器件类似于第一实施例的半导体器件；因此，省略对与第一实施例中的构造类似的构造的详细描述。
图36的平面图示出除了跳动导电区的构造(设置缺陷区DR取代杂质区域IR)外与第一实施例的构造相同的半导体器件构造。具体地讲，多个成直线排列的漏电极DE以一定间隔设置在X方向上。多个成直线排列的源电极SE以一定间隔设置在X方向上。源电极SE和漏电极DE沿着X方向交替设置。
在漏电极DE下方设置接触孔C1D，接触孔C1D是漏电极DE和盖帽层CP(势垒层BA)之间的联接部。在源电极SE下方设置接触孔C1S，接触孔C1S是源电极SE和盖帽层CP(势垒层BA)之间的联接部(图37)。
栅电极GE设置在漏电极DE下方的接触孔C1D和源电极SE下方的接触孔C1S之间。两个(一对)栅电极GE设置在一个源电极SE下方。这两个栅电极GE设置在源电极SE下方的接触孔C1S相应两侧。以此方式，针对每个源电极SE，设置两个栅电极GE。
漏电极DE通过漏极焊盘(也被称为端子部)DP彼此联接，源电极SE通过源极焊盘(也被称为端子部)SP相互联接。栅电极GE通过栅极线GL彼此联接。栅极线GL联接到栅极线GL在X方向上的任一侧(图36中的右侧和左侧中的每个)上设置的未描绘栅极焊盘。
源电极SE、漏电极DE和栅电极GE主要设置在被器件隔离区ISO环绕的有源区AC上。有源区AC的平面形状是在X方向上具有长边的矩形形状。漏极焊盘DP、栅极线GL和源极焊盘SP设置在器件隔离区ISO上。栅极线GL设置在有源区AC和源极焊盘SP之间(图38)。
穿通孔(也被称为通路)TH设置在源极焊盘SP下方。用导电膜(CF1、CF2)填充穿通孔TH，形成联接部VIA。联接部VIA电联接到电压箝位层VC。因此，源电极SE经由源极焊盘SP和联接部VIA电联接到电压箝位层VC。缺陷区DR设置在联接部VIA下方。换言之，缺陷区DR设置在联接部VIA和电压箝位层VC之间的边界附近。换句话讲，联接部VIA经由缺陷区DR电联接到电压箝位层VC。
缺陷区DR是电压箝位层VC的部分，并且例如可通过提供由于在从穿通孔TH的底部露出的电压箝位层VC的表面上的蚀刻缺陷而导致的晶体缺陷来形成。其中引入这些缺陷的区域用作缺陷区DR。
保护膜(也被称为绝缘膜、覆盖膜或表面保护膜)PRO设置在源电极SE和漏电极DE上方。
衬底S、成核层NUC、缓冲层BU、电压箝位层VC、沟道基底层UC、沟道层(也被称为电子迁移层)CH、势垒层BA、盖帽层CP和绝缘膜IF1的构成材料与第一实施例中描述的那些相同。
栅绝缘膜GI、栅电极GE、层间绝缘膜IL1和保护膜PRO的构成材料与第一实施例中描述的那些相同。
源电极SE、漏电极DE、源极焊盘SP、漏极焊盘DP和联接部VIA的构成材料与第一实施例中描述的那些相同。
对制造方法的描述
现在，参照图39和图40描述制造第三实施例的半导体器件的方法，同时进一步阐明半导体器件的构造。图39和图40是示出第三实施例的半导体器件的制造过程的剖视图。
如同第一实施例一样，在衬底S上顺序地形成成核层NUC和缓冲层BU。此外，例如，使用金属有机化学气相沉积工艺等，在缓冲层BU上异质外延生长包含p型杂质的AlGaN层(p-AlGaN层)作为电压箝位层VC。例如，使用镁(Mg)作为p型杂质。例如，沉积大约200nm的氮化镓层，同时掺杂镁(Mg)。沉积膜中的Mg浓度是例如大约5×1018(5E18)cm-3。随后，如同第一实施例一样，在电压箝位层VC上，顺序地形成沟道基底层UC、沟道层CH、势垒层BA、盖帽层CP和绝缘膜IF1，并且在其上形成器件隔离区(ISO)。随后，如同第一实施例一样，形成沟槽T等，在包括沟槽T的内部的绝缘膜IF1上形成栅电极GE，使栅绝缘膜GI位于其间。随后，如同第一实施例一样，形成层间绝缘膜IL1(参见图5至图16)。
随后，如图39中所示，形成穿通孔TH，在从穿通孔TH的底部露出的电压箝位层VC中形成缺陷区DR。在穿通孔TH的侧壁和底部上形成导电膜(CF1)(参见图38)。
在层间绝缘膜IL1上形成在穿通孔形成区域中具有开口的光致抗蚀剂膜PR10。随后，用光致抗蚀剂膜PR10作为掩模，部分蚀刻各层间绝缘膜IL1、绝缘膜IF1、器件隔离区ISO、沟道基底层UC和电压箝位层VC，以形成穿通孔TH(图39)。换句话讲，形成穿通层间绝缘膜IL1、绝缘膜IF1、器件隔离区ISO和沟道基底层UC延伸达电压箝位层VC的一定深度的穿通孔TH。
如上所述，执行蚀刻，使得穿通孔TH的底部位于电压箝位层VC内，在器件隔离区ISO的底部下方。
当使用氧化硅膜作为层间绝缘膜IL1而使用氮化硅膜作为绝缘膜IF1时，首先，例如，通过使用包含诸如SF6的基于氟的气体的干蚀刻气体进行干蚀刻来去除这些膜。随后，例如，通过使用包含诸如BCl3的基于氯的气体的干蚀刻气体进行干蚀刻来去除器件隔离区ISO、沟道基底层(AlGaN层)UC和一定深度的电压箝位层(p-GaN层)VC。调节蚀刻条件，从而可在从穿通孔TH的底部露出电压箝位层VC的表面部中引入晶体缺陷。这些晶体缺陷意指晶体布置的无序和/或晶体键合的无序，并且包括除了晶格原子外的原子、除了晶格键合外的键合、位错和空位的存在。相比于在诸如栅电极GE下方的电压箝位层VC的一部分的其它区域中，在穿通孔TH的底部附近存在更多的晶体缺陷。第一实施例中描述的跳动导电也经由这些晶体缺陷出现。可通过调节蚀刻条件，例如，以高能量或偏置执行干蚀刻，在电压箝位层VC的表面部中引入这种晶体缺陷。可供选择地，可通过使用惰性气体进行干蚀刻向穿通孔TH的底部施加由诸如Ar的惰性气体带来的物理冲击，在电压箝位层VC的表面部中引入晶体缺陷。
随后，去除光致抗蚀剂膜PR10，并且在包括穿通孔TH的内部的层间绝缘膜IL1上，形成导电膜CF1。例如，通过磁控溅射工艺，沉积大约50nm的Ni膜作为导电膜CF1。随后，形成具有比穿通孔形成区域略大的开口的未描绘的光致抗蚀剂膜，并且用该光致抗蚀剂膜作为掩模蚀刻导电膜CF1。例如，用包含HCl的溶液湿蚀刻导电膜CF1。这导致形成覆盖穿通孔TH的侧壁和底部和穿通孔TH外周内的层间绝缘膜IF1的导电膜CF1(也被称为穿通孔电极或穿通孔基底电极)(参见图38)。随后，去除光致抗蚀剂膜。
随后，如图40中所述，如同第一实施例一样，在层间绝缘膜IL1中形成接触孔C1S和C1D。从以上步骤中形成的接触孔C1S和C1D中的每个的底部露出盖帽层CP，并且从穿通孔的底部露出导电膜CF1。
随后，如同第一实施例一样，形成导电膜CF2并且将其图案化，从而在栅电极GE的两个相应侧上的盖帽层P上形成源电极SE和漏电极DE。在源电极SE的端部形成源极焊盘SP，在漏电极DE的端部形成漏极焊盘DP。穿通孔TH位于源极焊盘SP下方，缺陷区DR位于穿通孔TH下方。源极焊盘SP经由联接部VIA和缺陷区DR电联接到电压箝位层VC。
随后，在包括源电极SE、漏电极DE、源极焊盘SP和漏极焊盘DP的表面的层间绝缘膜IL1上，形成保护膜(也被称为绝缘膜、覆盖膜、或表面保护膜)PRO。例如，在包括源电极SE、漏电极DE、源极焊盘SP和漏极焊盘DP的表面的层间绝缘膜IL1上，形成氮氧化硅(SiON)膜作为保护膜PRO(参见图36至图38)。
可通过上述步骤形成第三实施例的半导体器件。这些步骤只是作为示例示出，可通过其它步骤制造第三实施例的半导体器件。
因此，在第三实施例中，作为导电层的电压箝位层VC设置在缓冲层BU和沟道层CH之间并且联接到源电极SE；因此，半导体元件的特性的变化可减小。
在第三实施例中，由于缺陷区(也被称为跳动导电区)DR形成在穿通孔TH的底部下方，因此可在联接部VIA和电压箝位层VC之间形成优良的接触。特别地，即使进行控制使电压箝位层VC中的p型杂质浓度相对低(例如，大约1×1018(1E18)cm-3)以增大漏击穿电压，也可在联接部VIA和电压箝位层VC之间形成优良的接触。
在第三实施例中，由于穿通孔TH中的联接部VIA设置在允许导电的有源区AC外部的器件隔离区ISO的内部和在源极焊盘SP的形成区域下方，因此可实现半导体元件的小尺寸和高集成度。另外，由于可设置允许导电的大有源区AC，因此单位面积的导通电阻可减小。
第四实施例
尽管在第三实施例中联接部VIA设置在器件隔离区ISO中，但是联接部VIA可设置在有源区AC中。例如，在第四实施例中，联接部VIA设置在源电极SE下方。
现在，将参照附图详细描述第四实施例的半导体器件。
对结构的描述
图41是示意性示出第四实施例的半导体器件的构造的剖视图。除了联接部VIA的形成位置外，第四实施例的半导体器件的构造类似于第三实施例的半导体器件的构造，并且除了联接部VIA下方的跳动导电区的构造(设置缺陷区域DR取代杂质区IR)外，第四实施例的半导体器件的构造类似于第二实施例的半导体器件的构造。
如图41中所示，在第四实施例中，穿通势垒层BA、沟道层CH和沟道基底层UC进一步延伸到下伏的电压箝位层VC的联接部(也被称为通路)VA设置在有源区AC中的源电极SE下方。联接部VIA与源电极SE电联接。在第四实施例中，缺陷区DR设置在联接部VIA下方。
电压箝位层VC因此被设置并且联接到源电极SE，从而诸如阈值电势和导通电阻的特性的变化可减少，如第一实施例中详细描述的。另外，由于联接部VIA设置在允许导电的有源区AC中，因此可进一步对电压进行有效箝位。
缺陷区DR设置在联接部VIA下方，从而由于跳动导电导致可在联接部VIA和电压箝位层VC之间形成优良的接触，如第一实施例和第二实施例中详细描述的。
进一步参照图42和图43详细描述第四实施例的半导体器件。图42是示出第四实施例的半导体器件的构造的平面图。图43是示出第四实施例的半导体器件的构造的剖视图，并且对应于沿着图42中的A-A截取的剖面。除了跳动导电区(设置缺陷区DR取代杂质区IR)的构造外，第四实施例的半导体器件类似于第二实施例的半导体器件。
如图42和图43中所示，穿通孔TH设置在源电极SE下方。用导电膜填充穿通孔TH，形成联接部VIA。联接部VIA电联接到电压箝位层VC。因此，源电极SE经由联接部VIA电联接到电压箝位层VC。缺陷区DR设置在联接部VIA下方。换言之，缺陷区DR设置在联接部VIA和电压箝位层VC之间的边界附近。换句话讲，联接部VIA经由缺陷区DR联接到电压箝位层VC。
缺陷区DR是电压箝位层VC的部分，并且例如可通过向从穿通孔TH的底部露出的电压箝位层VC的表面施加蚀刻损害来形成，如第三实施例中描述的。
对制造方法的描述
现在，参照图44描述制造第四实施例的半导体器件的方法，同时进一步阐明半导体器件的构造。图44是示出第四实施例的半导体器件的制造过程的剖视图。
首先，如同第二实施例一样，形成栅电极GE和上面的组件直至层间绝缘膜IL1(图29至图32)。形成这些组件的步骤与第二实施例中的步骤相同。随后，如同第二实施例一样，形成层间绝缘膜IL1中的接触孔C1S和C1D(图32)。
随后，如图44中所示，形成穿通孔TH，在从穿通孔TH的底部露出的电压箝位层VC中形成缺陷区DR。
在包括接触孔C1D的内部的层间绝缘膜IL1上形成在穿通孔形成区域具有开口的光致抗蚀剂膜PR10。随后，如同第二实施例一样，用光致抗蚀剂膜PR10作为掩模，部分蚀刻各盖帽层CP、势垒层BA、沟道层CH、沟道基底层UC和电压箝位层VC，以形成穿通孔TH。换句话讲，形成穿通盖帽层CP、势垒层BA、沟道层CH和沟道基底层UC延伸达电压箝位层VC的一定深度的穿通孔TH。
当使用氧化硅膜作为层间绝缘膜IL1而使用氮化硅膜作为绝缘膜IF1时，首先，例如，通过使用包含诸如SF6的基于氟的气体的干蚀刻气体进行干蚀刻来去除这些膜。随后，例如，通过使用包含诸如BCl3的基于氯的气体的干蚀刻气体进行干蚀刻来去除盖帽层CP、势垒层BA、沟道层CH和沟道基底层UC和电压箝位层VC的部分。如第三实施例中描述的，调节蚀刻条件，从而可在从穿通孔TH的底部露出电压箝位层VC的表面部中引入晶体缺陷。
随后，去除光致抗蚀剂膜PR10。从以上步骤中形成的接触孔C1D的底部露出盖帽层CP，从穿通孔TH的底部露出缺陷区DR。
随后，如同第二实施例一样，形成联接部VIA、源电极SE、漏电极DE、源极焊盘SP和漏极焊盘DP，并且形成保护膜PRO(图42和图43)。
可通过上述步骤形成第四实施例的半导体器件。这些步骤只是作为示例示出，可通过其它步骤制造第四实施例的半导体器件。
因此，在第四实施例中，作为导电层的电压箝位层VC设置在缓冲层BU和沟道层CH之间并且联接到源电极SE；因此，半导体元件的特性的变化可减小。
在第四实施例中，由于缺陷区(也被称为跳动导电区)DR形成在穿通孔TH下方，因此可在联接部VIA和电压箝位层VC之间形成优良的接触。特别地，即使进行控制使电压箝位层VC中的p型杂质浓度相对低(例如，大约1×1018(1E18)cm-3)以增大漏击穿电压，也可在联接部VIA和电压箝位层VC之间形成优良的接触。
在第四实施例中，由于联接部VIA设置在允许导电的有源区AC内，因此可进一步将电压有效箝位。
第五实施例
尽管在第一实施例中其中已注入具有深受主能级的杂质的杂质区IR只被设置在联接部VIA底部下方，但可将杂质区(也被称为杂质层)IR设置在电压箝位层VC的表面部的整个区域中。
现在，将参照附图详细描述第五实施例的半导体器件。
对结构的描述
图45是示意性示出第五实施例的半导体器件的构造的剖视图。
在第五实施例的半导体器件中，成核层NUC、缓冲层BU、电压箝位层VC、杂质区IR、沟道基底层UC、沟道层(也被称为电子迁移层)CH和势垒层BA以这个次序设置衬底S上。杂质区IR对应于其中引入具有深受主能级的杂质的电压箝位层VC的表面部。电压箝位层(第一层)VC和杂质区(第二层)IR可被视为单独层。可供选择地，杂质区IR可被视为电压箝位层VC的部分。除了杂质区IR的构造外，第五实施例的半导体器件类似于第一实施例的半导体器件。
在第五实施例中，如同第一实施例中一样，经由与联接部VIA的底部接触的杂质区IR中的具有深受主能级的杂质，由于跳动导电，导致在联接部VIA和电压箝位层VC之间也可形成优良的接触。
进一步参照图46至图48详细描述第五实施例的半导体器件。图46是示出第五实施例的半导体器件的构造的平面图。图47和图48均是示出第五实施例的半导体器件的构造的剖视图。图47对应于沿着图46中的A-A截取的剖面，图48对应于沿着图46中的B-B截取的剖面。除了联接部VIA下方的杂质区IR的构造外，第五实施例的半导体器件类似于第一实施例的半导体器件；因此，省略对与第一实施例中的构造类似的构造的详细描述。
图46的平面图示出除了杂质区IR的形成区域外与第一实施例(图2)的半导体器件的构造类似的半导体器件的构造。具体地讲，多个成直线排列的漏电极DE以一定间隔设置在X方向上。多个成直线排列的源电极SE以一定间隔设置在X方向上。源电极SE和漏电极DE沿着X方向交替设置。
在漏电极DE下方设置接触孔C1D，接触孔C1D是漏电极DE和盖帽层CP(势垒层BA)之间的联接部。在源电极SE下方设置接触孔C1S，接触孔C1S是源电极SE和盖帽层CP(势垒层BA)之间的联接部(图47)。
栅电极GE设置在漏电极DE下方的接触孔C1D和源电极SE下方的接触孔C1S之间。两个(一对)栅电极GE设置在一个源电极SE下方。这两个栅电极GE设置在源电极SE下方的接触孔C1S相应两侧。以此方式，针对每个源电极SE，设置两个栅电极GE。
漏电极DE通过漏极焊盘(也被称为端子部)DP彼此联接，源电极SE通过源极焊盘(也被称为端子部)SP相互联接。栅电极GE通过栅极线GL彼此联接。栅极线GL联接到栅极线GL在X方向上的任一侧(图36中的右侧和左侧中的每个)上设置的未描绘栅极焊盘。
源电极SE、漏电极DE和栅电极GE主要设置在被器件隔离区ISO环绕的有源区AC上。有源区AC的平面形状是在X方向上具有长边的矩形形状。漏极焊盘DP、栅极线GL和源极焊盘SP设置在器件隔离区ISO上。栅极线GL设置在有源区AC和源极焊盘SP之间(图48)。
穿通孔(也被称为通路)TH设置在源极焊盘SP下方。用导电膜(CF1、CF2)填充穿通孔TH，形成联接部VIA。联接部VIA电联接到电压箝位层VC。因此，源电极SE经由源极焊盘SP和联接部VIA电联接到电压箝位层VC。杂质区IR设置在联接部VIA下方。换言之，杂质区IR设置在联接部VIA和电压箝位层VC之间的边界附近。换句话讲，联接部VIA经由杂质区IR电联接到电压箝位层VC。
例如，杂质区IR设置在电压箝位层VC的表面部的整个区域上方。例如，杂质区IR可由异质外延生长同时被掺杂具有深受主能级的杂质的氮化物半导体层形成。
保护膜(也被称为绝缘膜、覆盖膜或表面保护膜)PRO设置在源电极SE和漏电极DE上方。
衬底S、成核层NUC、缓冲层BU、电压箝位层VC、沟道基底层UC、沟道层(也被称为电子迁移层)CH、势垒层BA、盖帽层CP和绝缘膜IF1的构成材料与第一实施例中描述的那些相同。
栅绝缘膜GI、栅电极GE、层间绝缘膜IL1和保护膜PRO的构成材料与第一实施例中描述的那些相同。
源电极SE、漏电极DE、源极焊盘SP、漏极焊盘DP和联接部VIA的构成材料与第一实施例中描述的那些相同。
对制造方法的描述
现在，参照图49至图55描述制造第五实施例的半导体器件的方法，同时进一步阐明半导体器件的构造。图49至图55是示出第五实施例的半导体器件的制造过程的剖视图。
如同第一实施例一样，在衬底S上顺序地形成成核层NUC和缓冲层BU(图49)。此外，例如，使用金属有机化学气相沉积工艺等，在缓冲层BU上异质外延生长包含p型杂质的AlGaN层(p-AlGaN层)作为电压箝位层VC。例如，使用镁(Mg)作为p型杂质。例如，沉积大约200nm的氮化镓层，同时掺杂镁(Mg)。在掺杂镁(Mg)期间，沉积氮化镓层，同时掺杂受主能级比p型杂质的受主能级深的杂质(在这个示例性情况下，碳(C))。因此，杂质区IR形成在电压箝位层VC上。换言之，杂质区IR形成在电压箝位层VC的表面部中。沉积膜中的Mg浓度是例如大约5×1018(5E18)cm-3。杂质区IR中的具有深受主能级的杂质(在这个示例性情况下，碳(C))的浓度是例如大约1×1019(1E19)cm-3。杂质区IR的厚度是100nm或更小。
随后，如图第一实施例一样，在杂质区IR上顺序地形成沟道基底层UC、沟道层CH、势垒层BA和盖帽层CP。
随后，如图第一实施例一样，在盖帽层CP上形成绝缘膜IF1，然后形成器件隔离区(ISO)。随后，形成沟槽T等，在包括沟槽T的内部的绝缘膜IF1上形成栅电极GE，使栅绝缘膜GI位于其间。随后，如同第一实施例一样，形成层间绝缘膜IL1(参见图50和图51)。
随后，如图52中所示，使用光刻技术和蚀刻技术形成穿通孔TH。穿通孔TH延伸到下伏的杂质区IR。穿通孔TH设置在源极焊盘形成区域中。
例如，在层间绝缘膜IL1上，形成在穿通孔形成区域中具有开口的未描绘的第一光致抗蚀剂膜。随后，用第一光致抗蚀剂膜作为掩模，部分蚀刻各层间绝缘膜IL1、绝缘膜IF1、器件隔离区ISO、沟道基底层UC和杂质区IR，以形成穿通孔TH。换句话讲，形成穿通层间绝缘膜IL1、绝缘膜IF1、器件隔离区ISO和沟道基底层UC延伸达杂质区的一定深度的穿通孔TH。
如上所述，执行蚀刻，使得穿通孔TH的底部位于杂质区IR内，并且在器件隔离区ISO的底部下方。
当使用氧化硅膜作为层间绝缘膜IL1而使用氮化硅膜作为绝缘膜IF1时，首先，例如，通过使用包含诸如SF6的基于氟的气体的干蚀刻气体进行干蚀刻来去除这些膜。随后，例如，通过使用包含诸如BCl3的基于氯的气体的干蚀刻气体进行干蚀刻来去除器件隔离区ISO、沟道基底层(AlGaN层)UC和一定深度的杂质区(含C的AlGaN层)IR。
随后，去除光致抗蚀剂膜，并且在包括穿通孔TH的内部的层间绝缘膜IL1上，形成导电膜CF1。例如，通过磁控溅射工艺，沉积大约50nm的Ni膜作为导电膜CF1。随后，形成具有比穿通孔形成区域略大的开口的未描绘的光致抗蚀剂膜，并且用该光致抗蚀剂膜作为掩模蚀刻导电膜CF1。例如，用包含HCl的溶液湿蚀刻导电膜CF1。这导致形成覆盖穿通孔TH的侧壁和底部以及覆盖穿通孔TH外周内的层间绝缘膜IF1的导电膜CF1(也被称为穿通孔电极或穿通孔基底电极)(参见图38)。随后，去除光致抗蚀剂膜。
随后，如图53中所述，使用光刻技术和蚀刻技术，在层间绝缘膜IL1和绝缘膜IF1中形成接触孔C1S和C1D。
例如，在层间绝缘膜IL1上，形成在源电极联接区域和漏电极联接区域中的每个中具有开口的未描绘的第二光致抗蚀剂膜。随后，用第二光致抗蚀剂膜作为掩模，蚀刻层间绝缘膜IL1和绝缘膜IF1，使得形成接触孔C1S和C1D。从以上步骤中形成的接触孔C1S和C1D中的每个的底部，露出盖帽层CP，并且从穿通孔TH的底部暴露导电膜CF1。
接触孔C1D和穿通孔TH的形成次序不限于上述次序。
随后，如图54和图55中所示，如同第一实施例一样，形成导电膜CF2并且将其图案化，从而在栅电极GE的两个相应侧上的盖帽层CP上形成源电极SE和漏电极DE，并且形成联接部VIA。在源电极SE的端部形成源极焊盘SP，在漏电极DE的端部形成漏极焊盘DP。如同第一实施例一样，可通过形成导电膜CF2并且将其图案化来形成这些焊盘。因此，穿通孔TH位于源极焊盘SP下方，杂质区IR位于穿通孔TH的底部下方。源极焊盘SP经由联接部VIA和杂质区IR电联接到电压箝位层VC。
随后，在包括源电极SE、漏电极DE、源极焊盘SP和漏极焊盘DP的表面的层间绝缘膜IL1上，形成保护膜PRO。例如，在包括源电极SE、漏电极DE、源极焊盘SP和漏极焊盘DP的表面的层间绝缘膜IL1上，形成氮氧化硅(SiON)膜作为保护膜PRO(参见图46至图48)。
可通过上述步骤形成第五实施例的半导体器件。这些步骤只是作为示例示出，可通过其它步骤制造第五实施例的半导体器件。
因此，在第五实施例中，作为导电层的电压箝位层VC设置在缓冲层BU和沟道层CH之间并且联接到源电极SE；因此，半导体元件的特性的变化可减小。
在第五实施例中，由于设置了延伸到杂质区(杂质层)IR的穿通孔TH，因此杂质区IR设置在穿通孔TH下方，可在联接部VIA和电压箝位层VC之间提供优良的接触。特别地，即使进行控制使电压箝位层VC中的p型杂质浓度相对低(例如，大约1×1018(1E18)cm-3)以增大漏击穿电压，也可在联接部VIA和电压箝位层VC之间形成优良的接触。
在第五实施例中，由于穿通孔TH中的联接部VIA设置在允许导电的有源区AC外部的器件隔离区ISO的内部以及在源极焊盘SP的形成区域下方，因此可实现半导体元件的小尺寸和高集成度。另外，由于可设置允许导电的大有源区AC，因此单位面积的导通电阻可减小。
第六实施例
尽管在第五实施例中联接部VIA设置在器件隔离区ISO中，但联接部VIA可设置在有源区AC中。例如，在第六实施例中，联接部VIA设置在源电极SE下方。
现在，将参照附图详细描述第六实施例的半导体器件。
对结构的描述
图56是示意性示出第六实施例的半导体器件的构造的剖视图。除了联接部VIA的形成位置之外，第六实施例的半导体器件具有与第五实施例的半导体器件的构造类似的构造。
如图56中所示，在第六实施例中，穿通势垒层BA、沟道层CH和沟道基底层UC进一步延伸到下伏的杂质区IR的联接部(也被称为通路)VIA设置在有源区AC中的源电极SE下方。联接部VIA与源电极SE电联接。杂质区IR设置在电压箝位层VC的表面部的整个区域上方。联接部VIA经由杂质区IR联接到电压箝位层VC。
电压箝位层VC因此被设置并且联接到源电极SE，从而诸如阈值电势和导通电阻的特性的变化可减少，如第一实施例中详细描述的。另外，由于联接部VIA设置在允许导电的有源区AC中，因此可进一步对电压进行有效箝位。
杂质区IR设置在联接部VIA下方，从而由于跳动导电而导致联接部VIA和电压箝位层VC之间可形成优良的接触，如第二实施例中详细描述的。
进一步参照图57和图58详细描述第六实施例的半导体器件。图57是示出第六实施例的半导体器件的构造的平面图。图58是示出第六实施例的半导体器件的构造的剖视图。除了联接部VIA的形成位置之外，第六实施例的半导体器件具有与第五实施例的半导体器件的构造类似的构造。
如图57和图58中所示，穿通孔TH设置在源电极SE下方。用导电膜填充穿通孔TH，形成联接部VIA。联接部VIA电联接到电压箝位层VC。因此，源电极SE经由联接部VIA电联接到电压箝位层VC。杂质区IR设置在联接部VIA下方。换言之，杂质区IR设置在联接部VIA和电压箝位层VC之间的边界附近。换句话讲，联接部VIA经由杂质区IR联接到电压箝位层VC。
例如，杂质区IR设置在电压箝位层VC的表面部的整个区域上方。例如，杂质区IR可由异质外延生长同时被掺杂具有深受主能级的杂质的氮化物半导体层形成。
保护膜PRO设置在源电极SE和漏电极DE上方。
衬底S、成核层NUC、缓冲层BU、电压箝位层VC、沟道基底层UC、沟道层(也被称为电子迁移层)CH、势垒层BA、盖帽层CP和绝缘膜IF1的构成材料与第一实施例中描述的那些相同。
栅绝缘膜GI、栅电极GE、层间绝缘膜IL1和保护膜PRO的构成材料与第一实施例中描述的那些相同。
源电极SE、漏电极DE、源极焊盘SP、漏极焊盘DP和联接部VIA的构成材料与第一实施例中描述的那些相同。
对制造方法的描述
现在，参照图59至图63描述制造第六实施例的半导体器件的方法，同时进一步阐明半导体器件的构造。图59至图63是示出第六实施例的半导体器件的制造过程的剖视图。
如同第一实施例一样，在衬底S上顺序地形成成核层NUC和缓冲层BU(图59)。此外，例如，使用金属有机化学气相沉积工艺等，在缓冲层BU上异质外延生长包含p型杂质的AlGaN层(p-AlGaN层)作为电压箝位层VC。例如，使用镁(Mg)作为p型杂质。例如，沉积大约200nm的氮化镓层，同时掺杂镁(Mg)。在掺杂镁(Mg)期间，沉积氮化镓层，同时掺杂受主能级比p型杂质的受主能级深的杂质(在这个示例性情况下，碳(C))。因此，杂质区IR形成在电压箝位层VC上。换言之，杂质区IR形成在电压箝位层VC的表面部中。沉积膜中的Mg浓度是例如大约1×1018(1E18)cm-3。杂质区IR中的具有深受主能级的杂质(在这个示例性情况下，碳(C))的浓度是例如大约5×1018(5E18)cm-3。杂质区IR的厚度是200nm或更小。
随后，如图第一实施例一样，在杂质区IR上顺序地形成沟道基底层UC、沟道层CH、势垒层BA和绝缘膜IF1。
随后，如图第一实施例一样，在盖帽层CP上形成绝缘膜IF1，然后形成器件隔离区(ISO)。随后，形成沟槽T等，在包括沟槽T的内部的绝缘膜IF1上形成栅电极GE，使栅绝缘膜GI位于其间(图60)。
随后，如图61中所示的，如同第一实施例和第二实施例一样，形成层间绝缘膜IL1，然后，使用光刻技术和蚀刻技术，穿通层间绝缘膜IL1和绝缘膜IF1中形成接触孔C1S和C1D。此外，形成穿通孔TH。穿通孔TH延伸到下伏的杂质区IR(图62)。
例如，在层间绝缘膜IL1上，形成在源电极联接区域和漏电极联接区域中的每个中具有开口的未描绘的第一光致抗蚀剂膜。随后，用第一光致抗蚀剂膜作为掩模，蚀刻层间绝缘膜IL1和绝缘膜IF1，使得形成接触孔C1S和C1D(图61)。
当使用氧化硅膜作为层间绝缘膜IL1而使用氮化硅膜作为绝缘膜IF1时，例如，通过使用包含诸如SF6的基于氟的气体的干蚀刻气体干蚀刻这些膜。
随后，去除第一光致抗蚀剂膜，并且在包括接触孔C1S和C1D的内部的层间绝缘膜IL1上，形成在穿通孔形成区域中具有开口的未描绘的第二光致抗蚀剂膜。随后，如同第二实施例一样，用第二光致抗蚀剂膜作为掩模，部分蚀刻各盖帽层CP、势垒层BA、沟道层CH、沟道基底层UC和杂质区IR，以形成穿通孔TH。换句话讲，形成穿通盖帽层CP、势垒层BA、沟道层CH和沟道基底层UC延伸达杂质区IR的一定深度的穿通孔TH。执行蚀刻，使得穿通孔TH的底部位于杂质区IR内。
当使用氧化硅膜作为层间绝缘膜IL1而使用氮化硅膜作为绝缘膜IF1时，首先，例如，通过使用包含诸如SF6的基于氟的气体的干蚀刻气体进行干蚀刻来去除这些膜。随后，例如，通过使用包含诸如BCl3的基于氯的气体的干蚀刻气体进行干蚀刻来去除盖帽层CP、势垒层BA、沟道层CH、沟道基底层UC和一定深度的杂质区IR。
从以上步骤中形成的穿通孔TH的底部露出电压箝位层VC。随后，去除第二光致抗蚀剂膜(未示出)。从以上步骤中形成的接触孔C1D的底部露出盖帽层CP，从穿通孔TH的底部露出杂质区IR。
接触孔C1D和穿通孔TH的形成次序不限于上述次序。例如，可在接触孔C1D之前，形成延伸到杂质区IR的穿通孔TH。
随后，如图63中所示，在栅电极GE相应两侧上的盖帽层CP上形成源电极SE和漏电极DE，并且形成联接部。在源电极SE的端部形成源极焊盘SP，在漏电极DE的端部形成漏极焊盘DP。可以以与第二实施例相同的方式形成这些焊盘。穿通孔TH位于源极焊盘SP下方，并且杂质区IR位于穿通孔TH下方。源极焊盘SP经由联接部VIA和杂质区IR与电压箝位层VC电联接。
随后，在包括源电极SE、漏电极DE、源极焊盘SP和漏极焊盘DP的表面的层间绝缘膜IL1上，形成保护膜PRO。例如，在包括源电极SE、漏电极DE、源极焊盘SP和漏极焊盘DP的表面的层间绝缘膜IL1上，形成氮氧化硅(SiON)膜作为保护膜RPO(图57和图58)。
可通过上述步骤形成第六实施例的半导体器件。这些步骤只是作为示例示出，可通过其它步骤制造第六实施例的半导体器件。
因此，在第六实施例中，作为导电层的电压箝位层VC设置在缓冲层BU和沟道层CH之间并且联接到源电极SE；因此，半导体元件的特性的变化可减小。
在第六实施例中，由于设置了延伸到杂质区(杂质层)IR的穿通孔TH，因此杂质区IR设置在穿通孔TH的底部下方，可在联接部VIA和电压箝位层VC之间提供优良的接触。特别地，即使进行控制使电压箝位层VC中的p型杂质浓度相对低(例如，大约1×1018(1E18)cm-3)以增大漏击穿电压，也可在联接部VIA和电压箝位层VC之间形成优良的接触。
在第六实施例中，由于联接部VIA设置在允许导电的有源区AC中，因此可进一步对电压进行有效箝位。
第七实施例
尽管在第一实施例至第六实施例中以凹栅型半导体器件为例，但可使用具有其它构造的半导体器件。例如，如在第七实施例中一样，可使用栅结层设置在栅电极下方的结型半导体器件。除了栅电极部分的构造之外，下面的第七实施例的第一应用至第六应用的半导体器件分别类似于第一实施例至第六实施例的半导体器件。
第一应用
图64是示意性示出第七实施例的第一应用的半导体器件的构造的剖视图。第七实施例的半导体器件(半导体元件)是包括氮化物半导体的晶体管。可使用该半导体器件作为高电子迁移率晶体管(HEMT)型功率晶体管。
在第七实施例的半导体器件中，如第一实施例一样，成核层NUC、缓冲层BU、电压箝位层VC、沟道基底层UC、沟道层(也被称为电子迁移层)CH和势垒层BA以这个次序设置在衬底S上。成核层NUC包括氮化物半导体层。缓冲层BU包括一个或更多个氮化物半导体层，各氮化物半导体层均包括掺杂有形成深能级的杂质的氮化物半导体。在这个示例性情况下，缓冲层BU包括具有多个氮化物半导体层的超晶格结构。电压箝位层VC包括含掺杂有p型杂质的氮化物半导体的氮化物半导体层，并且是导电的。沟道基底层UC包括电子亲和能比沟道层CH的电子亲和能小的氮化物半导体层。沟道层CH包括电子亲和能比沟道基底层UC的电子亲和能大的氮化物半导体层。势垒层BA包括电子亲和能比沟道层CH的电子亲和能和沟道基底层UC的电子亲和能小的氮化物半导体层。
第七实施例的半导体元件包括：势垒层BA；栅结层JL，其在势垒层BA上；栅电极GE，其在栅结层JL上；源电极SE和漏电极DE，其在栅电极GE相应两侧上的势垒层BA上。半导体元件设置在被器件隔离区ISO划分的有源区AC中。栅结层J掺杂有p型杂质。栅结层J优选地与栅电极GE形成孔的欧姆接触。
虽然在沟道层CH和势垒层BA之间的界面附近在沟道层CH侧产生二维电子气(2DEG)，但在栅结层J下方没有产生二维电子气(2DEG)，因为由于受主离子化造成的负电荷而导致沟道层CH的导带升高。因此，第七实施例的半导体器件可在没有向栅电极GE施加正电势(阈值电势)时保持其截止状态，并且可在向栅电极GE施加正电势(阈值电势)时保持其导通状态。半导体器件因此执行常关操作。
例如，可使用GaN层作为栅结层JL。尽管GaN层可根据目标特性而具有所需厚度，但厚度是例如大约50nm。栅结层JL的材料可包括上述GaN、AlN和InN。栅结层JL优选地掺杂有p型杂质。p型杂质的示例包括Be、C和Mg。
栅电极GE、层间绝缘膜IL1和保护膜PRO的构成材料与第一实施例中描述的构成材料相同。
在第七实施例中，穿通器件隔离区ISO延伸到下伏的电压箝位层VC的联接部(也被称为通路)VIA被设置在器件隔离区ISO中，并且电联接到源电极SE。在第七实施例中，杂质区IR设置在联接部VIA下方。
以此方式，电压箝位层VC被设置成联接到源电极SE，从而诸如阈值电势和导通电阻的特性的变化可减少。
杂质区IR设置在穿通孔TH的底部下方，从而可在联接部VIA和电压箝位层VC之间形成优良的接触。
由于穿通孔TH中的联接部VIA设置在器件隔离区ISO的内部和源极焊盘SP的形成区域下方，因此可实现半导体元件的小尺寸和高集成度。
以此方式，第一应用还表现出与第一实施例等的效果类似的效果。
第二应用
图65是示意性示出第七实施例的第二应用的半导体器件的构造的剖视图。
尽管在第一应用中联接部VIA设置在器件隔离区ISO中，但联接部VIA可设置在有源区AC中。例如，如图65中所示，联接部VIA设置在源电极SE下方，杂质区IR设置在联接部VIA下方。第二应用还表现出与第二实施例等的效果类似的效果。
第三应用
图66是示意性示出第七实施例的第三应用的半导体器件的构造的剖视图。
尽管在第一应用中已注入具有深受主能级的杂质的杂质区IR被设置为在联接部VIA下方作为跳动导电区，但可将缺陷区DR设置为联接部VIA下方的跳动导电区。第三应用还表现出与第三实施例等的效果类似的效果。
第四应用
图67是示意性示出第七实施例的第四应用的半导体器件的构造的剖视图。
尽管在第二应用中已注入具有深受主能级的杂质的杂质区IR被设置为联接部VIA下方的跳动导电区，但可将缺陷区DR设置为联接部VIA下方的跳动导电区。第四应用还表现出与第四实施例等的效果类似的效果。
第五应用
图68是示意性示出第七实施例的第五应用的半导体器件的构造的剖视图。
尽管在第一应用中已注入具有深受主能级的杂质的杂质区IR只设置在联接部VIA的底部下方，但可将杂质区IR设置在电压箝位层VC的表面部的整个区域中。第五应用还表现出与第五实施例等的效果类似的效果。
第六应用
图69是示意性示出第七实施例的第六应用的半导体器件的构造的剖视图。
尽管在第五应用中联接部VIA设置在器件隔离区ISO中，但可将联接部VIA设置在有源区AC中。在第七实施例中，例如，联接部VIA设置在源电极SE下方，杂质区IR设置在联接部VIA下方。第六应用还表现出与第六实施例等的效果类似的效果。
可通过与第一实施例等的半导体器件的制造过程类似的制造过程来形成第一应用至第六应用中的每个中描述的半导体器件，而在栅结层JL的构造方面是不同的。
第七应用
图70是示意性示出第七实施例的第七应用的半导体器件的构造的平面图。
尽管在第一实施例中在源极焊盘SP下方设置一个穿通孔(联接部VIA)TH，但可在焊盘SP下方设置多个穿通孔(联接部VIA)TH。
例如，如图70中所述，多个穿通孔(联接部VIA)TH可以以一定间隔设置在源极焊盘SP下方。
第八应用
图71至图73是示出第七实施例的第八应用的半导体器件的构造的剖视图。
尽管在第一实施例、第三实施例和第五实施例中联接部VIA由导电膜CF1和CF2的膜堆叠构成而源电极SE、漏电极DE等由导电膜CF2的单层膜构成，但是也可适当地改变联接部VIA、源电极SE、漏电极DE等的膜构造。
例如，联接部VIA可具有与源电极SE等的膜构造相同的膜构造。例如，联接部VIA、源电极SE等可由导电膜CF1和CF2的膜堆叠构成(图71)。联接部VIA、源电极SE等可由单层膜构成(图72)。
源电极SE等可由与联接部VIA的膜堆叠不同的膜堆叠(例如，Al/TiN)构成。在这种情况下，联接部VIA由导电膜CF1、CF2和CF3这三层膜的膜堆叠(例如，Al/TiN/Ni)构成(图73)。
以此方式，可适当地改造联接部VIA、源电极SE等的膜构造。当联接部VIA、源电极SE等由相同材料构成时，可省去蚀刻步骤，从而造成工艺时间更短。当联接部VIA、源电极SE等由互不相同的材料构成时，可针对其中每个来选择最佳材料。
尽管根据以上本发明的一些实施例详细描述了本发明的发明人实现的本发明，但本发明不应该限于此，应该理解，可在不脱离本发明的主旨的情况下，在所述范围内进行各种修改或替代。

Claims (19)

1.一种半导体器件，所述半导体器件包括：
衬底；
第一氮化物半导体层，其被设置在所述衬底上方；
第二氮化物半导体层，其被设置在所述第一氮化物半导体层上方；
栅电极，其被设置在所述第二氮化物半导体层上方；
第一电极和第二电极，其被设置在所述栅电极的相应两侧上的所述第二氮化物半导体层上方；
联接部，其将所述第一电极与所述第一氮化物半导体层联接；以及
杂质区，其被设置在所述联接部和所述第一氮化物半导体层之间，
其中，所述第一氮化物半导体层包含p型杂质，以及
其中，所述杂质区包含这样的杂质，该杂质具有的受主能级比所述p型杂质的受主能级深；
其中，所述衬底具有第一区和第二区，
其中，所述栅电极、所述第一电极和所述第二电极被设置在所述第一区中，
其中，所述第二区是被设置在所述第二氮化物半导体层中的器件隔离区，以及
其中，所述联接部被设置在穿通所述器件隔离区而延伸到所述第一氮化物半导体层的穿通孔的内部中。
2.根据权利要求1所述的半导体器件，其中，具有深的受主能级的所述杂质包括Zn、Cd、Be和C中的至少一种。
3.根据权利要求1所述的半导体器件，其中，所述杂质区被设置在所述第一氮化物半导体层的表面部的整个区域中。
4.根据权利要求1所述的半导体器件，所述半导体器件还包括被设置在所述第二氮化物半导体层上方的第三氮化物半导体层。
5.根据权利要求4所述的半导体器件，其中，所述第三氮化物半导体层的电子亲和能小于所述第二氮化物半导体层的电子亲和能。
6.根据权利要求5所述的半导体器件，所述半导体器件还包括被设置在所述第一氮化物半导体层和所述第二氮化物半导体层之间的第四氮化物半导体层。
7.根据权利要求6所述的半导体器件，其中，所述第四氮化物半导体层的电子亲和能小于所述第二氮化物半导体层的电子亲和能。
8.根据权利要求1所述的半导体器件，其中，将与所述第一电极电联接的第一端子部被设置在所述联接部上方。
9.根据权利要求1所述的半导体器件，其中，所述穿通孔的底部位于所述杂质区的表面上或者位于所述杂质区的一定深度处。
10.根据权利要求4所述的半导体器件，所述半导体器件还包括沟槽，所述沟槽穿通所述第三氮化物半导体层而延伸达所述第二氮化物半导体层的一定深度，
其中，所述栅电极通过栅绝缘膜而被设置在所述沟槽内。
11.根据权利要求4所述的半导体器件，所述半导体器件还包括在所述第三氮化物半导体层上方的第五氮化物半导体层，
其中，所述栅电极被设置在所述第三氮化物半导体层上方，并且使所述第五氮化物半导体层位于所述栅电极和所述第三氮化物半导体层之间，以及
其中，所述第五氮化物半导体层的电子亲和能大于所述第三氮化物半导体层的电子亲和能。
12.一种半导体器件，所述半导体器件包括：
衬底；
第一氮化物半导体层，其被设置在所述衬底上方；
第二氮化物半导体层，其被设置在所述第一氮化物半导体层上方；
栅电极，其被设置在所述第二氮化物半导体层上方；
第一电极和第二电极，其被设置在所述栅电极的相应两侧上的所述第二氮化物半导体层上方；
联接部，其将所述第一电极与所述第一氮化物半导体层联接；以及
杂质区，其被设置在所述联接部和所述第一氮化物半导体层之间，
其中，所述第一氮化物半导体层包含p型杂质，以及
其中，所述杂质区包含这样的杂质，该杂质具有的受主能级比所述p型杂质的受主能级深；
其中，所述衬底具有第一区和第二区，
其中，所述栅电极、所述第一电极和所述第二电极被设置在所述第一区中，
其中，所述第二区是被设置在所述第二氮化物半导体层中的器件隔离区，以及
其中，所述联接部被设置在穿通所述第二氮化物半导体层而延伸到所述第一氮化物半导体层的穿通孔的内部中。
13.根据权利要求12所述的半导体器件，其中，所述第一电极被设置在所述联接部上方。
14.一种半导体器件，所述半导体器件包括：
衬底；
第一氮化物半导体层，其被设置在所述衬底上方；
第二氮化物半导体层，其被设置在所述第一氮化物半导体层上方；
栅电极，其被设置在所述第二氮化物半导体层上方；
第一电极和第二电极，其被设置在所述栅电极的相应两侧上的所述第二氮化物半导体层上方；
联接部，其将所述第一电极与所述第一氮化物半导体层联接；以及
缺陷区，其被设置在所述联接部和所述第一氮化物半导体层之间，
其中，所述第一氮化物半导体层包含p型杂质；
其中，所述衬底具有第一区和第二区，
其中，所述栅电极、所述第一电极和所述第二电极被设置在所述第一区中，
其中，所述第二区是被设置在所述第二氮化物半导体层中的器件隔离区，以及
其中，所述联接部被设置在穿通所述器件隔离区而延伸到所述第一氮化物半导体层的穿通孔的内部中。
15.一种制造半导体器件的方法，所述方法包括以下步骤：
(a)在衬底上方，形成包含p型杂质的第一氮化物半导体层；
(b)在所述第一氮化物半导体层上方，形成第二氮化物半导体层；
(c)在所述第二氮化物半导体层上方，形成栅电极；
(d)在所述栅电极的相应两侧上的所述第二氮化物半导体层上方，形成第一电极和第二电极；
(e)形成穿通孔，所述穿通孔穿通所述第二氮化物半导体层和被设置在所述第二氮化物半导体层中的器件隔离区这两者中的一个而延伸到所述第一氮化物半导体层；
(f)在所述穿通孔下方，形成杂质区；以及
(g)通过用导电膜填充所述穿通孔的内部，形成联接部，
其中，所述联接部将所述第一电极联接到所述第一氮化物半导体层，以及
其中，在所述步骤(f)中，通过将杂质注入到所述穿通孔下方的一部分中来形成所述杂质区，所述杂质具有的受主能级比所述p型杂质的受主能级深。
16.根据权利要求15所述的方法，其中，具有深的受主能级的所述杂质包括Zn、Cd、Be和C中的至少一种。
17.一种制造半导体器件的方法，所述方法包括以下步骤：
(a)在衬底上方形成包含p型杂质的第一氮化物半导体层，而在所述第一氮化物半导体层的表面部的整个区域上方形成杂质区；
(b)在所述第一氮化物半导体层上方，形成第二氮化物半导体层；
(c)在所述第二氮化物半导体层上方，形成栅电极；
(d)在所述栅电极的相应两侧上的所述第二氮化物半导体层上方，形成第一电极和第二电极；
(e)形成穿通孔，所述穿通孔穿通所述第二氮化物半导体层和被设置在所述第二氮化物半导体层中的器件隔离区这两者中的一个而延伸到所述杂质区；以及
(f)通过用导电膜填充所述穿通孔的内部，形成联接部，
其中，所述联接部将所述第一电极联接到所述第一氮化物半导体层，以及
其中，在所述步骤(a)中，在形成包含所述p型杂质的第一层之后，在所述第一层上方，形成下述杂质区作为第二层，该杂质区包含所述p型杂质和所具有的受主能级比所述p型杂质的受主能级深的杂质。
18.根据权利要求17所述的方法，其中，具有深的受主能级的所述杂质包括Zn、Cd、Be和C中的至少一种。
19.一种制造半导体器件的方法，所述方法包括以下步骤：
(a)在衬底上方，形成包含p型杂质的第一氮化物半导体层；
(b)在所述第一氮化物半导体层上方，形成第二氮化物半导体层；
(c)在所述第二氮化物半导体层上方，形成栅电极；
(d)在所述栅电极的相应两侧上的所述第二氮化物半导体层上方，形成第一电极和第二电极；
(e)蚀刻所述第二氮化物半导体层和所述第一氮化物半导体层，从而形成穿通孔，所述穿通孔穿通所述第二氮化物半导体层和被设置在所述第二氮化物半导体层中的器件隔离区这两者中的一个而延伸到所述第一氮化物半导体层；以及
(f)通过用导电膜填充所述穿通孔的内部，形成联接部，
其中，所述联接部将所述第一电极联接到所述第一氮化物半导体层，以及
其中，所述步骤(e)在所述穿通孔下方的所述第一氮化物半导体层中引起晶体缺陷。
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