以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等(個数、数値、量、範囲等を含む)についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材(部位)が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。
また、断面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
(実施の形態1)
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。図1は、本実施の形態の半導体装置の構成を示す断面図である。図2〜図16は、本実施の形態の半導体装置の製造工程を示す断面図である。
[構造説明]
図1は、本実施の形態の半導体装置の構成を示す断面図である。図1に示す半導体装置は、窒化物半導体を用いたMIS(Metal Insulator Semiconductor)型の電界効果トランジスタ(FET;Field Effect Transistor)である。この半導体装置は、高電子移動度トランジスタ(HEMT:High Electron Mobility Transistor)やパワートランジスタとも呼ばれる。本実施の形態の半導体装置は、いわゆるリセスゲート型の半導体装置である。
本実施の形態の半導体装置においては、基板S上に、核生成層NUC、歪緩和層STR、バッファ層BU、チャネル層(電子走行層ともいう)CHおよび障壁層BAが順に形成されている。ゲート電極GEは、障壁層BAを貫通し、チャネル層の途中まで到達する溝Tの内部にゲート絶縁膜GIを介して形成されている。チャネル層CHや障壁層BAは窒化物半導体よりなり、障壁層BAは、チャネル層CHよりバンドギャップが広い窒化物半導体である。
チャネル層CHと障壁層BAとの界面近傍のチャネル層CH側に、2次元電子ガス2DEGが生成される。また、ゲート電極GEに正の電位(閾値電位)が印加された場合には、ゲート絶縁膜GIとチャネル層CHとの界面近傍には、チャネルCが形成される。このチャネルCが形成される領域の抵抗としては、溝Tの底面に沿って生じるMISチャネルの抵抗であるチャネル抵抗Rch、溝Tのソース電極SE側の側面(側壁ともいう)に沿って生じるMISチャネルの抵抗であるチャネル抵抗Ras、および溝Tのドレイン電極DE側の側面に沿って生じるMISチャネルの抵抗であるチャネル抵抗Radがある。
上記2次元電子ガス2DEGは次のメカニズムで形成される。チャネル層CHや障壁層BAを構成する窒化物半導体(ここでは、窒化ガリウム系の半導体)は、それぞれ、禁制帯幅(バンドギャップ)や電子親和力が異なる。このため、これらの半導体の接合面に、井戸型ポテンシャルが生成される。この井戸型ポテンシャル内に電子が蓄積されることにより、チャネル層CHと障壁層BAとの界面近傍に、2次元電子ガス2DEGが生成される。
ここで、チャネル層CHと障壁層BAとの界面近傍に形成される、2次元電子ガス2DEGは、ゲート電極GEが形成されている溝Tにより分断されている。このため、本実施の形態の半導体装置においては、ゲート電極GEに正の電位(閾値電位)が印加されていない状態においてオフ状態を維持でき、ゲート電極GEに正の電位(閾値電位)を印加した状態においてオン状態を維持できる。このように、ノーマリーオフ動作を行うことができる。
本実施の形態の半導体装置の構成について、さらに、詳細に説明する。図1に示すように、本実施の形態の半導体装置は、基板S上に、核生成層NUCが形成され、核生成層NUC上に、歪緩和層STRが形成されている。核生成層NUCは、歪緩和層STRなどの上部に形成される層が成長する際の結晶核を生成させるために形成する。また、上部に形成される層から基板Sに、上部に形成される層の構成元素(例えば、Gaなど)が拡散して、基板Sが変質することを防ぐために形成する。また、歪緩和層STRは、基板Sに対する応力を緩和して、基板Sに反りやクラックが発生することを抑制するために形成する。
この歪緩和層STR上には、バッファ層BUが形成され、バッファ層BU上に、窒化物半導体からなるチャネル層(電子走行層ともいう)CHが形成され、チャネル層CH上に、窒化物半導体からなる障壁層BAが形成されている。即ち、歪緩和層STRの主面(上面)上に、バッファ層BUとチャネル層CHと障壁層BAとが、下から順に形成(積層)されている。障壁層BA上には、ソース電極SEおよびドレイン電極DEがそれぞれオーミック層を介して形成されている。バッファ層BUは、チャネル層CHと歪緩和層STRとの間に位置する中間層である。
ゲート電極GEは、絶縁膜IF1および障壁層BAを貫通し、チャネル層CHの途中まで掘り込まれた溝(トレンチ、リセスともいう)Tの内部にゲート絶縁膜GIを介して形成されている。
ゲート絶縁膜GIは、絶縁膜IF1と絶縁膜IF2との積層膜よりなる。絶縁膜IF1は、開口領域OA1に開口部を有する。この開口部は、溝Tの形成領域(開口領域OA2)よりドレイン電極DE側に、距離Ldだけ広い領域に設けられる。言い換えれば、絶縁膜IF1は、溝Tのドレイン電極DE側の端部から距離Ldだけ後退している。この距離Ldを“後退量Ld”と呼ぶこともある。
このように、絶縁膜IF1を、溝Tのドレイン電極DE側の端部から距離Ldだけ後退させて配置し、さらに、溝Tの内部を含む絶縁膜IF1の上部に絶縁膜IF2を配置する。これにより、絶縁膜IF1と絶縁膜IF2との積層膜よりなるゲート絶縁膜GIの膜厚が、溝Tのドレイン電極DE側の端部においては、絶縁膜IF1の膜厚と対応する膜厚T1となり、後退量Ldを超えたドレイン電極DE側においては、絶縁膜IF1と絶縁膜IF2との膜厚の和に対応する膜厚T2(>T1)となる。
また、別の言い方をすれば、ゲート絶縁膜GIは、溝Tのドレイン電極DE側の端部からドレイン電極DEまでの間において、絶縁膜IF2の単層膜よりなる第1部と、この第1部よりドレイン電極DE側に位置し、絶縁膜IF1と絶縁膜IF2との積層膜よりなる第2部とを有する。溝Tのドレイン電極DE側の端部から第2部(絶縁膜IF2の溝T側の端部)までが距離Ldとなる。
絶縁膜IF1と絶縁膜IF2との積層膜よりなるゲート絶縁膜GI上にゲート電極GEが配置されている。このゲート電極GEは、一の方向(図1中では右側、ドレイン電極DE側)に張り出した形状である。この張り出し部は、フィールドプレート電極(フィールドプレート電極部ともいう)FPと呼ばれる。このフィールドプレート電極FPは、ドレイン電極DE側の溝Tの端部からドレイン電極DE側へ延在するゲート電極GEの一部の領域である。
よって、ゲート電極GE(フィールドプレート電極FP)は、絶縁膜IF2の単層膜よりなる第1部上に位置し、また、この第1部よりドレイン電極DE側に位置し、絶縁膜IF1と絶縁膜IF2との積層膜よりなる第2部上にも位置することとなる。言い換えれば、フィールドプレート電極FPの下層には、絶縁膜IF2の単層膜よりなる第1部と、この第1部よりドレイン電極DE側に位置し、絶縁膜IF1と絶縁膜IF2との積層膜よりなる第2部とが配置される。
このように、ゲート絶縁膜GIを、溝Tのドレイン電極DE側の端部に位置する第1部と、この第1部よりドレイン電極DE側に位置し、上記第1部より膜厚の大きい第2部とで構成し、この上部に、フィールドプレート電極FPを含むゲート電極GEを配置する。これにより、溝Tのドレイン電極DE側の端部のゲート絶縁膜GIの膜厚(T1)が低減するため、チャネルCが形成される溝Tの底面や側面のうち、ドレイン電極DE側の底面部や側面において、ゲート変調が効きやすくなる。言い換えれば、よりチャネルCが形成され易くなる。よって、溝Tのドレイン電極DE側の側面に沿って生じるチャネル抵抗Radを低減することができる。
また、上記第1部および上記第2部を設けることで、追って詳細に説明するように、フィールドプレート電極FPの下方の電界集中箇所が2箇所に分散する(図18参照)。このため、電界集中が緩和され、ゲート耐圧が向上する。さらに、これにより、フィールドプレート電極FPの長さを短縮でき、ひいてはゲート電極GEとドレイン電極DEとの間の距離を短縮できる。よって、デバイスの縮小化や高集積化が可能となる。
このゲート電極GEの両側の障壁層BA上には、ソース電極SEおよびドレイン電極DEが形成されている。なお、溝Tの端部からソース電極SEまでの距離より、溝Tの端部からドレイン電極DEまでの距離の方が大きい。このソース電極SEおよびドレイン電極DEは、それぞれ絶縁膜IF1や絶縁層IL1の開口部を介して障壁層BAと接続するように形成されている。この接続は、オーミック接続である。
ゲート電極GE上には、絶縁層IL1が形成されている。また、上記ソース電極SEおよびドレイン電極DEは、絶縁層IL1中に形成されたコンタクトホール内およびその上部に形成されている。この絶縁層IL1、ソース電極SEおよびドレイン電極DE上には、絶縁層IL2が形成されている。
[製法説明]
次いで、図2〜図16を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図2〜図16は、本実施の形態の半導体装置の製造工程を示す断面図である。
図2に示すように、基板S上に、核生成層NUC、歪緩和層STRおよびバッファ層BUを順次形成する。基板Sとして、例えば、(111)面が露出しているシリコン(Si)からなる半導体基板を用い、その上部に、核生成層NUCとして、例えば、窒化アルミニウム(AlN)層を有機金属気相成長(MOCVD:Metal Organic Chemical Vapor Deposition)法などを用いてヘテロエピタキシャル成長させる。次いで、核生成層NUC上に、歪緩和層STRとして、窒化ガリウム(GaN)層と窒化アルミニウム(AlN)層との積層膜(AlN/GaN膜)を、繰り返し積層した超格子構造体を形成する。例えば、窒化ガリウム(GaN)層および窒化アルミニウム(AlN)層を、有機金属気相成長法などを用いて、それぞれ2〜3nm程度の膜厚で、それぞれ100層(合計200層)程度、繰り返しヘテロエピタキシャル成長させる。なお、基板Sとしては、上記シリコンの他、SiCやサファイアなどからなる基板を用いてもよい。さらに通常、核生成層NUCを含んで核生成層NUC以降のIII族窒化物層は、すべてIII族元素面成長(すなわち本件の場合、ガリウム面成長あるいはアルミ面成長)で形成する。
次いで、歪緩和層STR上に、バッファ層BUを形成する。歪緩和層STR上に、バッファ層BUとして、例えば、AlGaN層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。
次いで、バッファ層BU上に、チャネル層CHを形成する。例えば、バッファ層BU上に、窒化ガリウム(GaN)層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。このチャネル層CHの膜厚は、例えば、3nm以上である。
次いで、チャネル層CH上に、障壁層BAとして、例えば、AlGaN層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。この障壁層BAのAlGaN層のAlの組成比は、前述したバッファ層BUのAlGaN層のAlの組成比より大きくする。
このようにして、バッファ層BU、チャネル層CHおよび障壁層BAの積層体が形成される。この積層体は、上記ヘテロエピタキシャル成長、即ち、[0001]結晶軸(C軸)方向に積層するIII族面成長により形成される。言い換えれば、(0001)Ga面成長により上記積層体が形成される。この積層体のうち、チャネル層CHと障壁層BAとの界面近傍には、2次元電子ガス2DEGが生成される。
次いで、図3に示すように、障壁層BA上に、カバー膜として絶縁膜IF1を形成する。カバー膜としては、窒化シリコン膜を用いることが好ましい。この窒化シリコン膜は、GaNデバイスにおける電流コラプス現象を抑制するのに有効である。また、窒化シリコン膜の成膜方法としては、CVD法やECRスパッタ法があるが、ECRスパッタ法は装置が複雑になるきらいがあるので、量産ではCVD法が多用される。そこで例えば、絶縁膜IF1として、窒化シリコン膜(窒化シリコンを含有する膜)を、CVD(Chemical Vapor Deposition)法などを用いて、900オングストローム(1A=10−10m)程度の膜厚で堆積する。次いで、絶縁膜IF1上に、マスク用の絶縁膜IFMとして、酸化シリコン膜を、CVD法などを用いて、900オングストローム程度の膜厚で堆積する。
次いで、図4に示すように、フォトリソグラフィ技術を用いて、開口領域OA1に開口部を有するフォトレジスト膜PR1を形成する。次いで、図5に示すように、フォトレジスト膜PR1をマスクとして、マスク用の絶縁膜IFMをエッチングする。酸化シリコン膜のエッチングガスとしては、例えば、C4H8などの炭化水素ガスを用いることができる。これにより、図5に示すように、絶縁膜IF1上に、開口領域OA1に開口部を有するマスク用の絶縁膜IFMが形成される。次いで、図6に示すように、プラズマ剥離処理などによりフォトレジスト膜PR1を除去する。
次いで、図7に示すように、フォトリソグラフィ技術を用いて、開口領域OA1の内側に位置する開口領域OA2に開口部を有するフォトレジスト膜PR2を形成する。次いで、図8に示すように、フォトレジスト膜PR2をマスクとして、絶縁膜IF1をエッチングする。窒化シリコン膜のエッチングガスとしては、例えば、SF6やCF4などのフッ素系のガスを用いることができる。下層の障壁層BA(AlGaN層)は、フッ素系のガスによりほとんどエッチングされないため、マスク用の絶縁膜IFM(酸化シリコン膜)のエッチングガスとして、フッ素系のガスを用いて好適である。
次いで、プラズマ剥離処理などによりフォトレジスト膜PR2を除去する。これにより、図9に示すように、障壁層BA上に、開口領域OA2に開口部を有する絶縁膜IF1が形成される。さらに、この絶縁膜IF1上には、開口領域OA2の一端から後退した絶縁膜IFMであって、開口領域OA1に開口部を有するマスク用の絶縁膜IFMが配置される。この絶縁膜IF1は、ゲート絶縁膜GIの一部となる。また、絶縁膜IFMは、絶縁膜IF1を後述する溝Tの端部から後退させるためのエッチング時のマスクとなる。
次いで、図10に示すように、絶縁膜IF1および絶縁膜IFMの積層膜をマスクとして、障壁層BAおよびチャネル層CH(積層体ともいう)をエッチングすることにより、絶縁膜IF1および障壁層BAを貫通してチャネル層CHの途中まで達する溝Tを形成する。エッチングガスとしては、例えば、塩素系のガス(BCl3など)を用いる。ここで、図10には明示していないが、溝Tを形成するためのエッチングの際、絶縁膜IFMの表面や絶縁膜IF1の露出部において、これらの膜がエッチングされ、その膜厚が低減してもよい。このエッチングの後、エッチングダメージの回復のために、熱処理(アニール)を行ってもよい。
次いで、図11に示すように、マスク用の絶縁膜IFMをマスクとして、絶縁膜IF1をエッチングする。これにより、絶縁膜IF1の溝T側の端部が、一の方向(図11中では右側)に後退する。後退量(後退距離)を“Ld”とする。この方向は、後述するドレイン電極DE側である。次いで、図12に示すように、マスク用の絶縁膜IFMをエッチングにより除去する。
また、残存するマスク用の絶縁膜IFMおよび絶縁膜IF1の積層膜を、所定の膜厚分(絶縁膜IF1の露出部の膜厚分)だけエッチバックし、絶縁膜IF1の溝T側の端部を後退させてもよい。この際、マスク用の絶縁膜IFMが完全に除去されるよう、エッチング量を調整してもよい。また、マスク用の絶縁膜IFMが残存する場合には、別途エッチングにより残存する絶縁膜IFMを除去してもよい。
次いで、図13に示すように、溝T内および障壁層BAの露出部を含む絶縁膜IF1上に、絶縁膜IF2を形成する。この絶縁膜IF1と絶縁膜IF2とは、ゲート絶縁膜GIとして機能する。なお、ゲート電極GEに正の電位(閾値電位)を印加した状態において、ゲート変調に寄与するゲート絶縁膜GIは、主として絶縁膜IF2の部分である。
例えば、絶縁膜IF2として、アルミナ(酸化アルミニウム膜、Al2O3)をALD(Atomic Layer Deposition)法などを用いて、溝T内および障壁層BAの露出部を含む絶縁膜IF1上に堆積する。絶縁膜IF2として、アルミナ(アルミナを含有する膜)の他、酸化シリコン膜や、酸化シリコン膜よりも誘電率の高い高誘電率膜を用いてもよい。高誘電率膜として、酸化ハフニウム膜(HfO2膜)を用いてもよい。また、高誘電率膜として、ハフニウムアルミネート膜、HfON膜(ハフニウムオキシナイトライド膜)、HfSiO膜(ハフニウムシリケート膜)、HfSiON膜(ハフニウムシリコンオキシナイトライド膜)、HfAlO膜のような他のハフニウム系絶縁膜を用いてもよい。
このように、ゲート絶縁膜GIを上記のような絶縁膜IF1と絶縁膜IF2との積層膜で構成する。これにより、溝Tの側壁側には、絶縁膜IF2の単層膜よりなる第1膜厚部が設けられる。また、後述するドレイン電極DE側には、絶縁膜IF1および絶縁膜IF2の積層膜よりなる第2膜厚部が設けられる。第2膜厚部の膜厚T2は、第1膜厚部の膜厚T1より大きい(図13参照)。
次いで、溝Tの内部のゲート絶縁膜GI上にゲート電極GEを形成する。例えば、ゲート絶縁膜GI上に、導電性膜として、例えば、ニッケル(Ni)膜と、その上部の金(Au)膜からなる積層膜(Au/Ni膜ともいう)を、スパッタリング法などを用いて堆積する。次いで、フォトリソグラフィ技術およびエッチング技術を用いて、Au/Ni膜をパターニングすることによりゲート電極GEを形成する。なお、このAu/Ni膜のエッチングの際、下層の絶縁膜IF2をエッチングしてもよい。
このパターニングの際、ゲート電極GEを、一の方向(図13中では右側、ドレイン電極DE側)に張り出した形状にパターニングする。言い換えれば、ゲート電極GEの一部として、フィールドプレート電極(フィールドプレート電極部ともいう)FPを設けるようにパターニングを行う。フィールドプレート電極FPは、ゲート電極GEの一部の領域であり、ドレイン電極DE側の溝Tの端部からドレイン電極DE側へ延在する電極部分を指す。
即ち、フィールドプレート電極FPは、絶縁膜IF2の単層膜よりなる第1膜厚部上、およびこの第1膜厚部よりドレイン電極DE側に位置し、絶縁膜IF1と絶縁膜IF2との積層膜よりなる第2膜厚部上を覆うように配置される。
次いで、図14に示すように、後述のソース電極SEおよびドレイン電極DEの形成領域の絶縁膜IF1を除去する。フォトリソグラフィ技術およびエッチング技術を用いて、絶縁膜IF1をパターニングすることにより、ソース電極SEおよびドレイン電極DEの形成領域の障壁層BAを露出させる。なお、この絶縁膜IF1の除去を後述するコンタクトホールC1の形成時に行ってもよい。
次いで、図15に示すように、ゲート電極GE上に、絶縁層IL1を形成する。ゲート電極GE、絶縁膜IF1および障壁層BA上に、絶縁層IL1として、例えば、酸化シリコン膜をCVD法などを用いて形成する。この後、フォトリソグラフィ技術およびエッチング技術を用いて、絶縁層IL1中にコンタクトホールC1を形成する。このコンタクトホールC1は、ゲート電極GEの両側の障壁層BA上に配置される。
次いで、図16に示すように、コンタクトホールC1の内部を含む絶縁層IL1上に、オーミック層(図示せず)を形成する。例えば、チタン(Ti)膜と、その上部のアルミニウム(Al)膜からなる積層膜(Al/Ti膜ともいう)を、蒸着法などを用いて、コンタクトホールC1内を含む絶縁層IL1上に堆積する。さらに、例えば、チタン(Ti)膜と、その上部の窒化チタン(TiN)膜からなる積層膜(TiN/Ti膜ともいう)を、スパッタリング法などを用いて、Al/Ti膜上に堆積する。これにより、チタン(Ti)膜、アルミニウム(Al)膜、チタン(Ti)膜および窒化チタン(TiN)膜の積層膜(TiN/Ti/Al/Ti膜ともいう)を形成し、例えば、550℃で30分程度の熱処理を行う。この熱処理により、TiN/Ti/Al/Ti膜とGaN系半導体界面の接触がオーミック接触となる。次いで、TiN/Ti/Al/Ti膜(オーミック層、図示せず)上に、アルミニウム合金膜を、スパッタリング法などを用いて堆積する。アルミニウム合金としては、例えば、AlとSiの合金(Al−Si)、AlとCu(銅)との合金(Al−Cu)、AlとSiとCu(Al−Si−Cu)などを用いることができる。次いで、フォトリソグラフィ技術およびエッチング技術を用いて、TiN/Ti/Al/Ti膜およびアルミニウム合金膜をパターニングすることにより、コンタクトホールC1内に、オーミック層(図示せず)を介してソース電極SEおよびドレイン電極DEが形成される。
次いで、ソース電極SEおよびドレイン電極DE上を含む絶縁層IL1上に、絶縁層(カバー膜、表面保護膜ともいう)IL2を形成する。ソース電極SEおよびドレイン電極DE上を含む絶縁層IL1上に、絶縁層IL2として、例えば、酸窒化シリコン(SiON)膜を、CVD法などを用いて堆積する。
以上の工程により、図1に示す半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
このように、本実施の形態によれば、ゲート絶縁膜GIを構成する絶縁膜IF1と絶縁膜IF2のうち、絶縁膜IF1を、溝Tのドレイン電極DE側の端部から距離Ldだけ後退させて配置し、さらに、溝Tの内部を含む絶縁膜IF1の上部に絶縁膜IF2を配置する構成としたので、フィールドプレート電極FPの下層のゲート絶縁膜GIを、階段状の構造(二段構造)とすることができる。言い換えれば、フィールドプレート電極FPの下層には、絶縁膜IF2の単層膜よりなる第1部と、この第1部よりドレイン電極DE側に位置し、絶縁膜IF1と絶縁膜IF2との積層膜よりなる第2部とが配置される。
これにより、前述したように、溝Tのドレイン電極DE側の端部のゲート絶縁膜GIの膜厚(T1)が低減するため、チャネルCが形成される溝Tの底面や側面のうち、ドレイン電極DE側の底面部や側面において、ゲート変調が効きやすくなる。言い換えれば、よりチャネルCが形成され易くなる。よって、溝Tのドレイン電極DE側の側面に沿って生じるチャネル抵抗Radを低減することができる。
また、上記第1部および上記第2部を設けることで、追って詳細に説明するように、フィールドプレート電極FPの下方の電界集中箇所が2箇所に分散する(図18参照)。このため、電界集中が緩和され、ゲート耐圧が向上する。さらに、これにより、フィールドプレート電極FPの長さを短縮でき、ひいてはゲート電極GEとドレイン電極DEとの間の距離を短縮できる。よって、デバイスの縮小化や高集積化が可能となる。
図17は、比較例の半導体装置の構成を模式的に示す断面図である。図18は、本実施の形態の半導体装置のゲート電極近傍の構成を模式的に示す断面図である。
図17に示す比較例の半導体装置においては、絶縁膜IF1の溝T側の端部をドレイン電極DE側に後退しておらず、絶縁膜IF1が溝Tの側壁まで延在している。この場合、溝Tのドレイン電極DE側の端部において、絶縁膜の膜厚は、絶縁膜IF1と絶縁膜IF2との膜厚の和に対応する膜厚(T2)となる。即ち、図18に示す本実施の形態の半導体装置の場合より厚膜化することとなる(T2>T1)。
よって、図17に示す比較例の半導体装置においては、溝Tのドレイン電極DE側の側面に沿って生じるチャネル抵抗Radが増大する恐れがある。半導体装置の動作時において、溝Tのドレイン電極DE側の側面に沿って生じるチャネルCは、ドレイン電極DEにバイアスされた大きな正のドレイン電圧の影響を受けて、正の電位となっている。しかしながら、前述したように、溝Tのドレイン電極DE側の端部の絶縁膜の膜厚(T2)が大きいと、ゲート電極GEのフィールドプレート電極FPと障壁層BA(半導体領域、窒化物半導体領域)との距離が大きくなり、溝Tのドレイン電極DE側の端部のチャネルCは、ゲート電圧で十分変調されなくなる。したがって、溝Tのドレイン電極DE側の端部のチャネルCは、実効的に高い閾値Vthを持つことになり、オン抵抗が高くなってしまう。
また、チャネル狭窄により、さらに、オン抵抗が増大する。即ち、障壁層BAであるAlGaN層の表面には負の分極電荷(e)が発生している(図17参照)。しかしながら、絶縁膜IF1として用いた窒化シリコン膜(SiN膜)は、上記分極電荷(e)を十分に補償できない(非特許文献3等参照)。特に、熱CVD法やプラズマCVD(Plasma-Enhanced CVD)により窒化シリコン膜(SiN膜)を成膜した場合、Siリッチな膜組成になる傾向がある。本発明者の検討によれば、Siリッチな窒化シリコン膜は、AlGaN層の表面の負の分極電荷(e)を補償する効果がさらに小さいことが判明した。
したがって、溝Tのドレイン電極DE側の端部のチャネル部を、熱CVD法やプラズマCVDにより成膜したSiリッチな窒化シリコン膜で覆う構造では、補償されずに残存した負の分極電荷(e)の影響を受けて、溝Tのドレイン電極DE側の端部のチャネルCでチャネル狭窄が生じやすい。これにより、半導体装置のオン抵抗がさらに上昇する。
なお、障壁層BAであるAlGaN層の表面をGaNよりなるキャップ層で覆うことにより、障壁層BA(半導体領域、窒化物半導体領域)の最表面の分極電荷(e)を負から正にすることが可能である。このようにして、上記チャネル狭窄によるオン抵抗増加の問題を解決する手法が考えられる。しかしながら、GaNよりなるキャップ層を用いた構造では、GaNよりなるキャップ層/AlGaN層よりなる障壁層BAの界面における負の分極電荷の影響によって、肝心のAlGaN層よりなる障壁層BA/GaNよりなるチャネル層CHの界面のチャネルCのシート電荷濃度Nsが減少してしまう。このように、GaNよりなるキャップ層を用いても、オン抵抗の増大を抑制することは困難である。
また、図17に示す比較例の半導体装置においては、半導体装置の動作時において、ゲート電極GEのフィールドプレート電極FPのドレイン電極DE側の端部(地点P2)に電界が集中する。このため、フィールドプレート電極FPのドレイン電極DE側の端部(地点P2)の直下の障壁層BA(半導体領域、窒化物半導体領域)において破壊が生じやすい。
これに対し、本実施の形態(図18)の半導体装置においては、絶縁膜IF1の溝T側の端部をドレイン電極DE側に後退させたので、溝Tのドレイン電極DE側の端部において、絶縁膜の膜厚(T1)が小さくなる。このため、ゲート電極GEのフィールドプレート電極FPと半導体領域(窒化物半導体領域)との距離が小さくなり、溝Tのドレイン電極DE側の端部のチャネル部での、ゲート電圧による変調が大きくなる。したがって、溝Tのドレイン電極DE側の端部のチャネル部の閾値Vthを低下させることができ、オン抵抗を低減することができる。
また、障壁層BAであるAlGaN層の表面の負の分極電荷(e)を十分に補償できない絶縁膜IF1(窒化シリコン膜、SiN膜)を後退させたので、溝Tのドレイン電極DE側の端部においては、絶縁膜IF2と障壁層BAであるAlGaN層とが接触する。特に、絶縁膜IF2として、絶縁膜IF1(窒化シリコン膜、SiN膜)より、負の分極電荷(e)の補償効果の大きい絶縁膜材料を選定することにより、チャネル狭窄の発生を抑制することができる。特に、絶縁膜IF2として、アルミナを用いた場合には、窒化シリコン膜より、AlGaN層の表面の負の分極電荷(e)の補償効果が大きいため、アルミナとAlGaN層との界面の負の分極電荷(e)を相殺することができる(例えば、非特許文献4参照)。このため、溝Tのドレイン電極DE側の端部のチャネル部でのチャネル狭窄の発生を抑制することができ、オン抵抗を低減することができる。
また、本実施の形態(図18)の半導体装置においては、絶縁膜IF1の溝T側の端部をドレイン電極DE側に後退させ、フィールドプレート電極FPの下層のゲート絶縁膜GIを、階段状の構造(二段構造)としたので、電界集中が緩和される。即ち、図18に示すように、半導体装置の動作時において、電界集中箇所が、絶縁膜IF1の溝T側の端部(地点P1)とゲート電極GEのフィールドプレート電極FPのドレイン電極DE側の端部(地点P2)の2か所に分散する。絶縁膜IF1の溝T側の端部(地点P1)は、第1膜厚部と第2膜厚部との境界である。このように、電界集中箇所が、2か所に分散されることにより、電界集中が緩和され、ゲート耐圧が増大する(実施の形態2の図36も参照)。また、ゲート電極GEのフィールドプレート電極FPの長さや、ゲート電極GEとドレイン電極DEとの距離を、短縮することができ、半導体装置の小型化や高集積化が可能となる。
以下に、本実施の形態の変形例について説明する。
(変形例1)
上記実施の形態においては、絶縁膜IF1の溝T側の端部をドレイン電極DE側にのみ後退させたが、絶縁膜IF1の溝T側のドレイン電極DE側の端部およびソース電極SE側の端部のそれぞれを後退させてもよい。図19は、本実施の形態の半導体装置の変形例1の構成を模式的に示す断面図である。
図19に示すように、絶縁膜IF1のドレイン電極DE側の端部を、溝Tの端部からドレイン電極DE側に後退量Ldだけ後退させ、さらに、絶縁膜IF1のソース電極SE側の端部を溝Tの端部からソース電極SE側に後退量Lsだけ後退させる。この場合、溝Tの端部とソース電極SEとの間においても、ゲート電極GEの下層のゲート絶縁膜GIが階段状の構造(二段構造)となる。他の構成は、上記実施の形態と同様であるため、その説明を省略する。また、製造方法においては、開口領域OA1の形成領域を、開口領域OA2からソース電極SE側に距離Lsの幅だけ大きくし、ドレイン電極DE側に距離Ldの幅だけ大きくする。これにより、開口領域OA2より大きい開口領域OA1を設定することができる。そして、開口領域OA1に開口部を有するマスク用の絶縁膜IFMを形成し、これをマスクとして絶縁膜IF1をエッチングする。他の工程は、上記実施の形態と同様であるため、その説明を省略する。
(変形例2)
上記実施の形態においては、溝Tの側壁を、障壁層BAやチャネル層CHの表面に対してほぼ垂直(テーパー角θ=90°)に形成したが、溝Tの側壁を、テーパー形状としてもよい。図20は、本実施の形態の半導体装置の変形例2の構成を模式的に示す断面図である。
図20に示すように、本例においては、溝Tの側面(側壁)と溝Tの底面の延長面とのなす角度(テーパー角θともいう)が、90°未満である。言い換えれば、溝Tの側面(側壁)と(111)面とのなす角度が、90°未満となっている。他の構成は、上記実施の形態と同様であるため、その説明を省略する。また、製造方法においては、溝Tの側壁がテーパー形状となるように、溝Tの形成の際のエッチング条件を調整する。例えば、異方的なエッチングガス成分より等方的なエッチングガスの成分が大きい条件下でエッチングを行う。他の工程は、上記実施の形態と同様であるため、その説明を省略する。
(実施の形態2)
実施の形態1の変形例1においては、絶縁膜IF1の溝T側のドレイン電極DE側の端部およびソース電極SE側の端部のそれぞれを後退させ、また、変形例2においては、溝Tの側壁をテーパー形状としたが、絶縁膜IF1の溝T側のドレイン電極DE側の端部およびソース電極SE側の端部のそれぞれを後退させつつ、溝Tの側壁をテーパー形状としてもよい。図21は、本実施の形態の半導体装置の構成を模式的に示す断面図である。
[構造説明]
図21に示すように、本実施の形態の半導体装置においては、絶縁膜IF1の溝T側のドレイン電極DE側の端部をドレイン電極DE側に後退量Ldだけ後退させ、さらに、絶縁膜IF1の溝T側のソース電極SE側の端部をソース電極SE側に後退量Lsだけ後退させている。そして、さらに、溝Tの側面(側壁)と溝Tの底面の延長面とのなす角度θが、90°未満となっている。他の構成は、実施の形態1と同様であるため、その説明を省略する。
[製法説明]
次いで、図22〜図30を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図22〜図30は、本実施の形態の半導体装置の製造工程を示す断面図である。なお、実施の形態1と同様の工程については、その詳細な説明を省略する。
まず、実施の形態1と同様に、基板S上に、核生成層NUC、歪緩和層STR、バッファ層BU、チャネル層CHおよび障壁層BAの積層体を形成する(図2参照)。
次いで、図22に示すように、障壁層BA上に、カバー膜として絶縁膜IF1を形成する。例えば、絶縁膜IF1として、窒化シリコン膜を、CVD法などを用いて、900オングストローム程度の膜厚で堆積する。次いで、絶縁膜IF上に、マスク用の絶縁膜IFMとして、酸化シリコン膜を、CVD法などを用いて、900オングストローム程度の膜厚で堆積する。
次いで、図23に示すように、フォトリソグラフィ技術を用いて、開口領域OA1に開口部を有するフォトレジスト膜PR1を形成する。例えば、開口幅は、1.8μm程度である。次いで、図24に示すように、フォトレジスト膜PR1をマスクとして、マスク用の絶縁膜IFMをエッチングする。酸化シリコン膜のエッチングガスとしては、例えば、C4H8などの炭化水素ガスを用いることができる。次いで、プラズマ剥離処理などによりフォトレジスト膜PR1を除去する。これにより、図25に示すように、絶縁膜IF1上に、開口領域OA1に開口部を有するマスク用の絶縁膜IFMが形成される。
次いで、図26に示すように、フォトリソグラフィ技術を用いて、開口領域OA1の内側に位置する開口領域OA2に開口部を有するフォトレジスト膜PR2を形成する。例えば、開口領域OA2は、開口領域OA1の略中央部に位置し、開口幅は、1μm程度である。次いで、図27に示すように、フォトレジスト膜PR2をマスクとして、絶縁膜IF1をエッチングする。窒化シリコン膜のエッチングガスとしては、例えば、SF6やCF4などのフッ素系のガスを用いることができる。下層の障壁層BA(AlGaN層)は、フッ素系のガスによりほとんどエッチングされないため、マスク用の絶縁膜IFM(酸化シリコン膜)のエッチングガスとして、フッ素系のガスを用いて好適である。次いで、プラズマ剥離処理などによりフォトレジスト膜PR2を除去する。これにより、図28に示すように、障壁層BA上に、開口領域OA2に開口部を有する絶縁膜IF1が形成される。さらに、この絶縁膜IF1上には、開口領域OA2の両端から後退した絶縁膜IFMであって、開口領域OA1に開口部を有するマスク用の絶縁膜IFMが配置される。この絶縁膜IF1は、ゲート絶縁膜GIの一部となる。また、絶縁膜IFMは、絶縁膜IF1を後述する溝Tの端部から後退させるためのエッチング時のマスクとなる。
次いで、図29に示すように、絶縁膜IFMおよび絶縁膜IF1をマスクとして、障壁層BAおよびチャネル層CHをエッチングすることにより、絶縁膜IF1および障壁層BAを貫通してチャネル層CHの途中まで達する溝Tを形成する。エッチングガスとしては、例えば、BCl3などの塩素系のガスを用いることができる。溝Tの深さ、即ち、障壁層BAの表面から溝Tの底面までの距離は、例えば、300オングストローム程度である。また、溝Tの側壁と、溝Tの底面の延長面とのなす角度(テーパー角θ)は、BCl3を用いた一般的なドライエッチングによれば、60〜80°程度に制御することが可能である。また、BCl3により、絶縁膜IFMの表面および絶縁膜IF1の露出部から所定の膜厚分がエッチングされる。絶縁膜IFMの残存膜厚は、例えば、600オングストローム程度、絶縁膜IF1の露出部の残存膜厚は、例えば、600オングストローム程度である。
次いで、絶縁膜IFMの表面および絶縁膜IF1の露出部から所定の膜厚分だけエッチバックすることにより、絶縁膜IFMを除去するとともに、絶縁膜IF1を残存させる。絶縁膜IF1の露出部の残存膜厚は、例えば、80nm程度である。これにより、絶縁膜IF1の溝T側の一の端部が、一の方向(図30中では右側)に、後退量Ldだけ後退し、絶縁膜IF1の溝T側の他の端部が、他の方向(図30中では左側)に、後退量Lsだけ後退した絶縁膜IF1を得ることができる。一の方向は、後述するドレイン電極DE側であり、他の方向は、後述するソース電極SE側である。後退量Ls、Lsは、それぞれ絶縁膜IF2の膜厚以上、具体的には、0.2μm以上とすることが好ましい。また、後退量Ls、Lsは、同程度としてもよい。このエッチバックの後、エッチングダメージの回復のために、熱処理(アニール)を行ってもよい。
この後、実施の形態1と同様に、絶縁膜IF2、ゲート電極GE、ソース電極SEおよびドレイン電極DE等を形成する(図21参照)。
即ち、溝T内および障壁層BAの露出部を含む絶縁膜IF1上に、絶縁膜IF2を形成する。例えば、絶縁膜(ゲート絶縁膜)IF2として、アルミナをALD法などを用いて、100nm程度、堆積する。
次いで、絶縁膜IF2上にゲート電極GEを形成する。例えば、ゲート絶縁膜GI上に、導電性膜として、例えば、TiN膜を、スパッタリング法などを用いて堆積する。次いで、フォトリソグラフィ技術およびエッチング技術を用いて、TiN膜をパターニングすることによりゲート電極GEを形成する。
このパターニングの際、ゲート電極GEを、一の方向(図21中では右側、ドレイン電極DE側)に張り出した形状にパターニングする。言い換えれば、ゲート電極GEの一部として、フィールドプレート電極FPを設けるようにパターニングを行う。即ち、フィールドプレート電極FPは、絶縁膜IF2の単層膜よりなる第1部上、およびこの第1部よりドレイン電極DE側に位置し、絶縁膜IF1と絶縁膜IF2との積層膜よりなる第2部上を覆うように配置される。
次いで、後述のソース電極SEおよびドレイン電極DEの形成領域の絶縁膜IF1を除去する。次いで、ゲート電極GE上に絶縁層(図示せず)を形成し、フォトリソグラフィ技術およびエッチング技術を用いて、絶縁層中にコンタクトホールを形成する。次いで、コンタクトホール内を含む絶縁層上に、オーミック層(図示せず)を形成する。例えば、Al合金/Ti膜(オーミック層、図示せず)を形成し、さらに、この上に、アルミニウム膜を、スパッタリング法などを用いて堆積する。次いで、フォトリソグラフィ技術およびエッチング技術を用いてAl合金/Ti膜およびアルミニウム膜をパターニングすることにより、オーミック層(図示せず)を介してソース電極SEおよびドレイン電極DEが形成される。
この後、ソース電極SEおよびドレイン電極DE上に、例えば、酸窒化シリコン(SiON)膜を、CVD法などを用いて堆積し、絶縁層(図示せず)を形成する。
以上の工程により、図21に示す半導体装置を形成することができる。
このように、本実施の形態においても、実施の形態1と同様に、絶縁膜IF1の溝T側の端部をドレイン電極DE側に後退させたので、溝Tのドレイン電極DE側の端部のチャネル部の閾値Vthを低下させることができ、オン抵抗を低減することができる。また、溝Tのドレイン電極DE側の端部のチャネル部でのチャネル狭窄の発生を抑制することができ、オン抵抗を低減することができる。さらに、半導体装置の動作時において、電界集中箇所が、絶縁膜IF1の溝T側の端部(地点P1)とゲート電極GEのフィールドプレート電極FPのドレイン電極DE側の端部(地点P2)の2か所に分散し、電界集中が緩和され、ゲート耐圧が向上する(図21、図18参照)。
なお、上記工程においては、絶縁膜IF1の溝T側の端部をドレイン電極DE側に後退させるため、マスク用の絶縁膜IFMを用いたが、絶縁膜IF1と、障壁層BAおよびチャネル層CHのエッチング選択比を調整し、溝Tの形成の際、絶縁膜IF1の溝Tの端部からの膜減り(後退)を利用して、後退量Ld、Lsを確保してもよい。図31および図32は、本実施の形態の半導体装置の他の製造工程を示す断面図である。
図31に示すように、障壁層BA上に、カバー膜として絶縁膜IF1を形成する。次いで、フォトリソグラフィ技術およびエッチング技術を用いて、絶縁膜IF1の開口領域OA1に開口部を形成する。次いで、この絶縁膜IF1をマスクとして、障壁層BAおよびチャネル層CHをエッチングする。この際、エッチング条件を調整することで、絶縁膜IF1の膜減りを利用し、絶縁膜IF1の表面から所定の膜厚分および溝Tの側壁から所定の膜厚分の絶縁膜IF1をエッチングする。これにより、絶縁膜IF1を溝Tの側壁から後退させることができる。例えば、この場合、後退量Ld、Lsを、5nm〜0.1μmの範囲で制御することができる。
但し、後退量Ld、Lsを制御性よく、大きく確保、例えば、絶縁膜IF2の膜厚以上、または0.2μm以上の後退量(Ld、Ls)確保するためには、マスク用の絶縁膜IFMを用いた上記工程を採用することが好ましい。
なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
(評価結果)
本実施の形態の半導体装置(図21)の諸特性(オン抵抗、S値、および電界強度)の評価結果について以下に説明する。なお、後退量Ld≒Lsとし、ゲート長(開口領域OA2の幅)は1μm、フィールドプレート電極の長さは2μm、ゲート電極GEとドレイン電極DEとの間の距離は10μmとした。
図33は、半導体装置のオン抵抗と後退量との関係を示すグラフである。縦軸は、オン抵抗Ron[Ωmm]を、横軸は、後退量Ld[μm]を示す。このオン抵抗Ronは、前述の溝Tの底面に沿って生じるチャネル抵抗Rch、溝Tのソース電極SE側の側面に沿って生じるチャネル抵抗Rasおよび溝Tのドレイン電極DE側の側面に沿って生じるチャネル抵抗Radの和(Ron=Rch+Ras+Rad)である。また、バイアス条件として、ドレイン電圧Vd=0.1V、ゲート電圧Vg=10Vとした。また、絶縁膜IF2であるアルミナの膜厚は100nm、絶縁膜IF1の残存膜厚は60nm、溝Tの深さは40nm、上記テーパー角θを約90°とした。
上記条件の半導体装置の場合、図33に示すように、オン抵抗Ronは、後退量Ldの増加に伴い低下する。例えば、後退量Ldが0.02μm程度でも、オン抵抗Ronの低下が確認される。また、後退量Ldが0.1μm程度では、オン抵抗Ronが十分低下し、そして、後退量Ldが0.2μm以上においては、オン抵抗Ronは、ほぼ一定となり、絶縁膜IF1を全面除去した場合(Ld〜∞)と、同程度のオン抵抗Ronが得られることが判明した。
次いで、上記条件のうち、後退量Ld=0(後退なし)、後退量Ld=0.2μmとした半導体装置について、オン抵抗Ronとテーパー角θ[°]との関係を検討した。図34は、半導体装置のオン抵抗とテーパー角との関係を示すグラフである。縦軸は、オン抵抗Ron[Ωmm]を、横軸は、テーパー角θ[°]を示す。
後退量Ld=0(後退なし)の場合には、テーパー角θの増加に伴い、オン抵抗Ronが増加している。また、後退量Ld=0.2μmの場合も、テーパー角θの増加に伴い、オン抵抗Ronが増加するものの、その増加率は小さくなることが判明した。また、テーパー角θが50〜90°の範囲において、絶縁膜IF1を溝T側の端部から後退させた場合には、後退させなかった場合よりオン抵抗Ronを低減できることが判明した。また、特に、テーパー角θが70〜80°の一般的なエッチング条件で形成される形状においも、絶縁膜IF1を溝T側の端部から後退させた場合には、後退させなかった場合よりオン抵抗Ronを低減でき、後退させなかった場合のオン抵抗の40〜30%程度の値までオン抵抗を抑制できることが判明した。
また、前述したように、絶縁膜(ゲート絶縁膜)IF2としてアルミナを用いた場合には、障壁層BAであるAlGaN層の表面の負の分極電荷(e)を補償する効果が大きいので、アルミナとAlGaNとの界面の負の分極電荷(e)を低減することができる。その結果、溝Tのドレイン電極DE側の端部のチャネル部でのチャネル狭窄の発生を抑制することができる。
このように、絶縁膜IF1を溝T側の端部から後退させることにより、ゲート電極GEのフィールドプレート電極FPと障壁層BA(半導体領域、窒化物半導体領域)との距離を小さくでき、オン抵抗を低減できるという効果1に加え、アルミナの負の分極電荷(e)の補償による効果2により、図34に示すオン抵抗の抑制効果が確認できたものと考えられる。
次いで、後退量Ld=0(後退なし)、後退量Ld=0.2μmとした半導体装置について、S値とテーパー角θ[°]との関係を検討した。図35は、半導体装置のS値とテーパー角との関係を示すグラフである。縦軸は、S値[mV/dec.]を、横軸は、テーパー角θ[°]を示す。S値[mV/dec.]は、オン・オフの切り替わりの鋭さを示す値(Subthreshold Swing)である。このS値は、通常のアプリケーションでは小さいほうが良いとされている。このS値については、ドレイン電圧Vd=0.1Vを印加した状態で、ゲート電圧Vgを掃引して、ドレイン電流Idが1×10−5(1E−5)〜1×10−6(1E−6)[A/mm]となるところで定義した。
後退量Ld=0(後退なし)の場合には、テーパー角θの増加に伴い、S値が増加している。また、後退量Ld=0.2μmの場合は、テーパー角θが増加しても、S値はほとんど変化しない、即ち、S値のテーパー角θの依存性がほとんどないことが判明した。
このように、絶縁膜IF1を溝T側の端部から後退させた半導体装置の構成を採用することにより、オン抵抗を大幅に低減でき、さらに、S値も大幅に改善することが判明した。これも、前述した効果1および効果2によるものと考えられる。
次いで、上記条件のうち、後退量Ld=0(後退なし)、後退量Ld=0.2μmおよびフィールドプレート電極FPがない半導体装置について、溝Tの底面のソース電極SE側の端部から、同じ深さでドレイン電極DE方向に延在する領域(箇所)の電界強度分布について検討した。図36は、後退量Ld=0の場合、後退量Ld=0.2μmの場合およびフィールドプレート電極FPがない場合の半導体装置の電界強度分布を示すグラフである。
縦軸は、電界強度[V/cm]を、横軸は、溝Tの底面のソース電極SE側の端部から、同じ深さでドレイン電極DE方向に延在する領域(箇所)の横方向の距離[μm]である。電界強度は、ドレイン電圧Vd=100Vのオフ時(ゲート電圧Vg=0V)のものであり、2次元デバイス・シミュレーションで算出した。また、ゲート長(開口領域OA2の幅)は2μm、フィールドプレート電極の長さは3μm、ゲート電極GEとドレイン電極DEとの間の距離は10μmとした。絶縁膜IF2であるアルミナの膜厚は100nm、絶縁膜IF1の残存膜厚は60nm、溝Tの深さは40nm、溝Tの側壁と溝Tの底面の延長面とのなす角度(テーパー角θ)を約90°とした。
図36には、(1)フィールドプレート電極FPがない半導体装置(基本構造、レファレンス)、(2)後退量Ld=0の半導体装置、即ち、図17に示すような比較例の半導体装置(一段FP構造の半導体装置)および(3)後退量Ld=1μmの半導体装置、即ち、本実施の形態の半導体装置(二段FP構造の半導体装置)の3種の半導体装置の電界強度分布が示されている。図37は、(1)のフィールドプレート電極FPがない半導体装置の構成を模式的に示す断面図である。図37に示す半導体装置においては、絶縁膜IF1の溝T側の端部をドレイン電極DE側に後退しておらず、さらに、ドレイン電極DE側の溝Tの端部からドレイン電極DE側へ延在するフィールドプレート電極FPが設けられていない。
図36に示すように、(1)のフィールドプレート電極FPがない半導体装置(基本構造、レファレンス)の場合には、ゲート電極GEのドレイン電極DE側の端部に大きな電界が集中していることが分かる。よって、上記端部において、破壊されやすくなる。
また、(2)の後退量Ld=0の半導体装置(一段FP構造)では、ゲート電極GEのドレイン電極DE側の端部における電界集中は、(1)の場合と比較して大幅に緩和されている。しかしながら、フィールドプレート電極FPのドレイン電極DE側の端部に、比較的大きな電界集中が確認される。よって、フィールドプレート電極FPのドレイン電極DE側の端部において、破壊されやすくなる。実際の半導体装置の耐圧評価においても、フィールドプレート電極FPのドレイン電極DE側の端部の耐圧の劣化が確認されている。
これに対し、(3)の後退量Ld=1μmの半導体装置においては、絶縁膜IF1の溝T側の端部(前述の地点P1)とゲート電極GEのフィールドプレート電極FPのドレイン電極DE側の端部(前述の地点P2)の2か所に分散する(図18参照)。このため、(2)の場合と比較して、フィールドプレート電極FPのドレイン電極DE側の端部の電界集中が大幅に緩和される。また、ゲート電極GEのドレイン電極DE側の端部における電界集中も、(2)の場合と比較して緩和され、ドレイン電圧Vd=100Vを印加した状態で、最大電界強度、8.0E+05(8×105)[V/cm]程度にまで抑制できている。このように、溝Tの底面のソース電極SE側の端部からフィールドプレート電極FPのドレイン電極DE側の端部までの領域において、全体的に電界集中が緩和されていることが分かる。これにより、半導体装置のオフ耐圧特性が向上する。
このように、本実施の形態の半導体装置(二段FP構造の半導体装置)によれば、フィールドプレート電極FPの下部の電界集中が緩和され、ゲート耐圧が向上する。さらに、これにより、フィールドプレート電極FPの長さを短縮でき、ひいてはゲート電極GEとドレイン電極DEとの間の距離を短縮できる。よって、デバイスの縮小化や高集積化が可能となる。
なお、上記実施の形態1および2においては、溝Tのドレイン電極DE側の端部のチャネルCが、実効的に高い閾値Vthを持つことを抑制し、オン抵抗の低減を図ることを詳細に説明したが、閾値Vthを向上させ、例えば、Vth≧2Vなどにすることにより、ノーマリーオフ特性を安定化することも可能である。例えば、バッファ層BUとしてAlGaN層を適用し、チャネル層CH(GaN層)とバッファ層BU(AlGaN層)との界面(GaN/AlGaN)の負の分極電荷を利用して、伝導帯下端のポテンシャルを持ち上げることにより、閾値Vthを向上させ、ノーマリーオフ特性をより安定化してもよい。
(実施の形態3)
本実施の形態においては、チャネル部に不純物を含有する半導体領域を形成することにより、閾値Vthを向上させ、ノーマリーオフ特性をより安定化する例について説明する。図38は、本実施の形態の半導体装置の構成を模式的に示す断面図である。
[構造説明]
図38に示すように、本実施の形態の半導体装置においては、溝Tの底面、即ち、チャネルが形成される領域に、不純物を含有する半導体領域DSが形成されている。なお、他の構成は、実施の形態2(図21)と同様であるため、その詳細な説明を省略する。即ち、本実施の形態の半導体装置においては、絶縁膜IF1の溝T側のドレイン電極DE側の端部をドレイン電極DE側に後退量Ldだけ後退させ、さらに、絶縁膜IF1の溝T側のソース電極SE側の端部をソース電極SE側に後退量Lsだけ後退させている。そして、さらに、溝Tの側面(側壁)と溝Tの底面の延長面とのなす角度が90°未満となっている。
[製法説明]
次いで、図39〜図45を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図39〜図45は、本実施の形態の半導体装置の製造工程を示す断面図である。なお、実施の形態1や2と同様の工程については、その詳細な説明を省略する。
まず、実施の形態1と同様に、基板S上に、核生成層NUC、歪緩和層STR、バッファ層BU、チャネル層CHおよび障壁層BAの積層体を形成する(図2参照)。
次いで、図39に示すように、障壁層BA上に、カバー膜として絶縁膜IF1を形成する。例えば、絶縁膜IF1として、窒化シリコン膜を、CVD法などを用いて、900オングストローム程度の膜厚で堆積する。この後、実施の形態2と同様にして、開口領域OA2に開口部を有する絶縁膜IF1を形成し、開口領域OA2の障壁層BAおよびチャネル層CHをエッチングすることにより溝Tを形成する。この溝Tの側壁と、溝Tの底面の延長面とのなす角度(テーパー角θ)は、90°未満である。次いで、開口領域OA1の絶縁膜IF1をエッチングすることにより、絶縁膜IF1の端部を後退させる。開口領域OA2は、開口領域OA1の略中央部に位置する。
次いで、図40に示すように、フォトリソグラフィ技術を用いて、開口領域OA3に開口部を有するフォトレジスト膜PR3を形成する。開口領域OA3は、開口領域OA2の略中央部に位置する。
次いで、図41に示すように、フォトレジスト膜PR3をマスクとして、開口領域OA3のチャネル層CHに不純物イオンを注入する。これにより、溝Tの底面に、不純物を含有する半導体領域DSが形成されている。
ここでは、不純物としてMg(マグネシウム)を用い、10KeV〜15KeVの打ち込みエネルギーで、1E18/cm2(1×1018/cm2)程度のMgをチャネル層(GaN層)CHにイオン打ち込みする。これにより、p型の不純物を含有する半導体領域DSを形成することができる。また、不純物としてF(フッ素)をチャネル層(エピ層基板)CHに導入してもよい。不純物としてフッ素(F)を注入するには、CF4プラズマ処理が有効である。試料をCF4プラズマ中に暴露させると、フッ素イオン(F−)がチャネル層(エピ層基板)CH中に導入される。具体的には、反応性イオンエッチング装置内で、例えば135Wの電力で200秒程度の処理を行えばよい。ただしCF4プラズマ処理による表面損傷を回復させるために、処理後に400℃で10分程度の熱処理を行うことが好ましい。なお、ここでは、半導体領域DSの底面の高さをバッファ層BUの表面と同程度の高さとしたが、半導体領域DSは、少なくともチャネルが形成される領域に形成されていればよい。よって、半導体領域DSの底面が、チャネル層CHの底面より高くてもよく、また、半導体領域DSの底面が、バッファ層BUの表面より低くてもよい。次いで、図42に示すように、プラズマ剥離処理などによりフォトレジスト膜PR3を除去する。
次いで、図43に示すように、溝Tの内部を含む絶縁膜IF1上に、被覆膜(保護膜ともいう)CFを形成する。被覆膜CFとして、例えば、酸化シリコン膜を、CVD法などを用いて堆積する。次いで、不純物(ここでは、Mg)を活性化するために、熱処理(アニール)を行う。次いで、被覆膜CFをエッチングなどにより除去する。
次いで、図44に示すように、絶縁膜IF2およびゲート電極GEを形成する。絶縁膜IF2およびゲート電極GEは、実施の形態1または2と同様にして形成することができる(図13参照)。
次いで、図45に示すように、ソース電極SEおよびドレイン電極DEを形成する。ソース電極SEおよびドレイン電極DEは、実施の形態1または2と同様にして形成することができる(図14〜図16参照)。
このように、本実施の形態においても、実施の形態1や2と同様に、絶縁膜IF1の溝T側の端部をドレイン電極DE側に後退させたので、オン抵抗を低減することができる。また、電界集中が緩和され、ゲート耐圧が向上する(図21、図18参照)。
さらに、溝Tの底面、即ち、チャネルが形成される領域に、p型不純物やフッ素(フッ素陰イオン)を含有する半導体領域DSを形成したので、その箇所のポテンシャルが持ち上がり閾値Vthを向上させることができ、ノーマリーオフ特性をより安定化することができる。
なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
(実施の形態4)
上記実施の形態1〜3で説明した半導体装置(トランジスタ)を適用する電子装置に制限は無いが、例えば、図46に示す電子装置に適用することができる。図46は、本実施の形態の電子装置の構成を示す回路図である。
図46に示す電子装置22は、車両に用いられる電子装置であり、電源24および負荷26と接続されている。電源24は、例えば、車両に搭載されているバッテリーである。負荷26は、例えば、車両に搭載されている電子部品、例えば、ヘッドランプ、パワーウインドウの動力源、車両の動力源となるモータである。そして、この電子装置22は、電源24から負荷26に供給する電力を制御している。
電子装置22は、回路基板(例えば、プリント配線基板)上に搭載された、トランジスタ210を有する半導体装置、半導体装置220、および制御回路230を有する。半導体装置220は、マイコンを有しており、回路基板の配線を介してトランジスタ210に接続されている。半導体装置220は、制御回路230を介してトランジスタ210を制御する。
詳細には、半導体装置220は、制御回路230に制御信号を入力する。そして制御回路230は、半導体装置220から入力された制御信号にしたがって、トランジスタ210のゲート電極に信号を入力する。このように、半導体装置220は、制御回路230を介してトランジスタ210を制御する。このトランジスタ210が制御されることにより、電源24からの電力が、適宜、負荷26に供給される。
例えば、この電子装置22のトランジスタ210として、上記実施の形態1〜3で説明した半導体装置(トランジスタ)を適用することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、実施の形態3の半導体領域DSを実施の形態1(図1)の半導体装置に適用してもよい。