JP6331907B2 - 半導体装置 - Google Patents

Description

本発明は、窒化物半導体である窒化ガリウム（以下、ＧａＮという）とのヘテロジャンクション構造を有する半導体装置に関するものである。

ＧａＮや窒化アルミニウムガリウム（以下、ＡｌＧａＮという）などの窒化物系半導体は、従来より用いられているシリコン（以下、Ｓｉという）などの半導体に比べてエネルギーバンドギャップが広いため、高温・高耐圧デバイス用半導体として優れている。ＡｌＧａＮ／ＧａＮ等のヘテロジャンクション構造の作製が可能であり、その構造を有する横型のＦＥＴであるＨＥＭＴ（High electron mobility transistor：高電子移動度トランジスタ）の開発が盛んに行われている。

ＡｌＧａＮ／ＧａＮによるヘテロジャンクション界面には、自発分極および圧電効果（ピエゾ効果）によってＡｌＧａＮ側にプラスの電荷が発生し、その結果、ＧａＮ側にマイナスの電荷（電子）が蓄積される。この蓄積電子はＡｌＧａＮにドーピングを行わなくても、高濃度の二次元電子ガス（以下、２ＤＥＧという）を形成し、チャネル抵抗、すなわちＦＥＴのオン抵抗を小さくできる効果がある。

一方、通常電力の制御に使われているインバータやコンバータにおいては、ゲートに信号が入っていない時、ＦＥＴに電流が流れない、いわゆるノーマリオフ型のＦＥＴが使われる。しかしながら、ＡｌＧａＮ／ＧａＮ系ＨＥＭＴでは、自発分極および圧電効果の為に、ゲートに信号が入っていない時（ゲート電圧ゼロの時）、２ＤＥＧをゼロにすることが難しい。

例えば、ＡｌＧａＮ／ＧａＮ系ＨＥＭＴにおいて、ゲートに信号が入っていないとき、ＦＥＴに電流が流れないノーマリオフ状態（エンハンスメント・モード）を達成できる構造の一つとして、例えば特許文献１に示されたメモリー膜構造が挙げられる。このメモリー膜構造では、浮遊ゲート層に、予め負の電荷を付与することにより、ＡｌＧａＮ／ＧａＮ系ＨＥＭＴのしきい値電圧（Ｖｔｈ）をノーマリオフ型に必要な正の電圧にすることができる。

特開２００８−３１１７８２号公報

しかしながら、浮遊ゲート層に注入した電荷は抜けやすく、経時劣化によってノーマリオフ状態を維持できなくなるなど、信頼性に乏しいという問題がある。これは、浮遊ゲート層をサンドイッチしている絶縁膜の障壁高さが低く、長い時間電荷が保持できず抜けてしまうためである。

本発明は上記点に鑑みて、浮遊ゲート層からの電荷抜けを防ぎ、経時劣化によってノーマリオフ状態が維持できなくなることを防ぐことが可能な、信頼性の高い横型ＨＥＭＴを有する半導体装置を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、半絶縁性もしくは半導体にて構成される基板（１）と、基板上に形成され、ヘテロジャンクション構造を構成する第１のＧａＮ系半導体層（３）および第１のＧａＮ系半導体層よりもバンドギャップエネルギーが大きく電子供給部を構成する第２のＧａＮ系半導体層（４）を有し、第２のＧａＮ系半導体層が部分的に除去されることで凹部（４ａ）が形成されたチャネル形成層と、凹部上に、第１ゲート絶縁膜（５）、浮遊ゲート層（６）、第２ゲート絶縁膜（７）およびゲート電極（８）が積層されることで構成されたゲート構造体と、チャネル形成層上において、ゲート構造体を挟んだ両側に配置されたソース電極（９）およびドレイン電極（１０）と、を有する横型ＨＥＭＴを備え、第１ゲート絶縁膜および第２ゲート絶縁膜がシリコン酸化膜よりも電子に対して高い障壁を有した絶縁膜で構成されており、第１ゲート絶縁膜と浮遊ゲート層および第２ゲート絶縁膜が更に第１ゲート絶縁膜および第２ゲート絶縁膜よりも正孔に対して高い障壁を有した絶縁膜で構成される第３ゲート絶縁膜（１１）および第４ゲート絶縁膜（１２）によって挟み込まれていることを特徴としている。

このように、浮遊ゲート層をシリコン酸化膜よりも電子に対して高い障壁を有する第１、第２ゲート絶縁膜によって挟み込んだ構造としている。このため、浮遊ゲート層に注入された電荷が抜け難くなり、経時劣化によってノーマリオフ状態が維持できなくなることを抑制できる。したがって、横型ＨＥＭＴを信頼性の高い素子とすることが可能になる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。

本発明の第１実施形態にかかる横型ＨＥＭＴを有する半導体装置の断面構成を示す図である。 第１実施形態の横型ＨＥＭＴの浮遊ゲート層６に対して負の電荷を注入した後のエネルギーバンド図である。 従来のようにダイヤモンド膜を用いていない構造の横型ＨＥＭＴの浮遊ゲート層に対して負の電荷を注入した後のエネルギーバンド図である。 本発明の第２実施形態にかかる横型ＨＥＭＴを有する半導体装置の断面構成を示す図である。 第２実施形態の横型ＨＥＭＴの浮遊ゲート層６に対して負の電荷を注入した後のエネルギーバンド図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
図１〜図３を参照して、本実施形態にかかる横型ＨＥＭＴを備えた半導体装置について説明する。

図１に示すように、横型ＨＥＭＴは、基板１の表面に、バッファ層２を介してｉ型もしくはｎ型のＧａＮ層３およびＡｌＧａＮ層４が積層された構造を化合物半導体基板として用いて形成されている。横型ＨＥＭＴは、化合物半導体基板のうちのＧａＮ層３およびＡｌＧａＮ層４をチャネル形成層として、ＡｌＧａＮ／ＧａＮ界面のＧａＮ層３側に、ピエゾ効果および分極効果により図中破線で示した２ＤＥＧキャリアが誘起されることで動作する。

基板１は、Ｓｉ（１１１）やＳｉＣもしくはサファイヤなどの半絶縁性材料や半導体材料によって構成されており、この上にＧａＮ層３を結晶性良く成膜するための下地膜となるバッファ層２が形成されている。バッファ層２は、例えばＡｌＧａＮ−ＧａＮ超格子層などによって構成されている。基板１の上に結晶性良くＧａＮ層３が成膜できる場合には、バッファ層２は無くても構わない。なお、ここでの結晶性とは、ＧａＮ層３中の欠陥や転位などであり、電気的および光学的な特性に対して影響を及ぼすものを意味している。

バッファ層２の上には、ＧａＮ層３とＡｌＧａＮ層４が例えばヘテロエピタキシャル成長によって形成されている。ＧａＮ層３は、ｉ−ＧａＮもしくはｐ−ＧａＮ系の半導体材料である第１のＧａＮ系半導体材料で構成されたものであり、第１のＧａＮ系半導体層に相当するものである。ＡｌＧａＮ層４は、第１のＧａＮ系半導体材料よりもバンドギャップエネルギーの大きな第２の半導体材料で構成されたものであり、第２のＧａＮ系半導体層に相当し、電子供給部を構成している。

ＡｌＧａＮ層４のうちゲート領域と対応する部分が部分的に除去されることで凹部（リセス部）４ａが形成されている。そして、このＡｌＧａＮ層４が除去された凹部４ａ内に第１ゲート絶縁膜５、浮遊ゲート層６、第２ゲート絶縁膜７およびゲート電極８が順に積層されることでゲート構造体が構成されている。

第１、第２ゲート絶縁膜５、７は、シリコン酸化膜（ＳｉＯ₂）よりも電子に対して高い障壁を持つ絶縁膜によって構成されている。本実施形態では、第１、第２ゲート絶縁膜５、７をダイヤモンド膜によって構成している。浮遊ゲート層６は、不純物がドープされたＰｏｌｙ−Ｓｉなどによって構成されており、ゲート電極８などから電気的に分離された浮遊状態とされ、負の電荷が注入された電荷蓄積層とされている。この電荷は、例えば、一般的にメモリにおける電荷注入と同様の手法によって注入されている。すなわち、ゲートに駆動電圧以上の電圧をかけることで電子を注入する。ゲート電極８は、アルミニウムまたは不純物がドープされたＰｏｌｙ−Ｓｉなどによって構成されている。

一方、ＡｌＧａＮ層４の表面のうちゲート構造体を挟んだ両側それぞれにソース電極９とドレイン電極１０が形成されている。そして、ソース電極９やドレイン電極１０がＡｌＧａＮ層４に対してそれぞれオーミック接触させられている。

このように、第１のＧａＮ系半導体層をＧａＮ層３で構成すると共に第２のＧａＮ系半導体層をＡｌＧａＮ層４で構成し、ＡｌＧａＮ層４に設けた凹部４ａに、ゲート構造体を構成している。そして、ゲート構造体としてゲート電極８に加えて浮遊ゲート層６を備え、浮遊ゲート層６をダイヤモンド膜によって構成された第１、第２ゲート絶縁膜５、７によって挟み込んだ構成としている。このような構造により、第１、第２ゲート絶縁膜５、７を介して浮遊ゲート層６およびゲート電極８が備えられたゲート構造体によるＭＯＳ構造が構成され、本実施形態にかかる横型ＨＥＭＴが構成されている。

なお、図示していないが、ゲート電極８やソース電極９およびドレイン電極１０の表面には、それぞれ、Ａｌなどで構成されるゲート配線層やソース配線層およびドレイン配線層が形成されている。これらは、層間絶縁膜を介して電気的に分離されており、各電極に任意の電圧が印加できるようになっている。

このように構成される横型ＨＥＭＴは、ゲート電極８に対するゲート電圧を制御することでＭＯＳ動作（スイッチング動作）を行う。

まず、ゲート電極８に対して電圧印加を行うか否かにかかわらず、ＧａＮ／ＡｌＧａＮ界面におけるＧａＮ層３側に、ピエゾ効果および分極効果により図中破線で示した２ＤＥＧキャリアが誘起されている。

そして、ゲート電極８に対してゲート電圧を印加する前においては、浮遊ゲート層６に対して負の電荷が注入されていて、しきい値電圧（Ｖｔｈ）が正の電圧に調整されていることから、凹部４ａの底部にチャネルが形成されない。このため、ドレインに高電圧が印加されていてもソース−ドレイン間に電流が流れない。つまり、ゲート電圧を印加していない状態では横型ＨＥＭＴはオフ状態となる。

これに対して、ゲート電極８に対してゲート電圧として正電圧を印加すると、凹部４ａの底部に位置するＧａＮ層３の表面部に電子が誘起され、チャネルが形成される。このため、２ＤＥＧキャリアおよび電子によって形成されたチャネルを通じてソース−ドレイン間に電流が流れる。つまり、横型ＨＥＭＴはオンの状態になる。

このように、本実施形態の横型ＨＥＭＴは、ゲート電圧が印加されていないときにはオフ状態となり、ゲート電圧が印加されるとオン状態になるノーマリオフ型の素子なる。

このような横型ＨＥＭＴにおいて、本実施形態では、浮遊ゲート層６をダイヤモンド膜で構成された第１、第２ゲート絶縁膜５、７によって挟み込んだ構造としている。このため、浮遊ゲート層６に注入された電荷が抜け難くなり、経時劣化によってノーマリオフ状態が維持できなくなることを抑制できる。したがって、本実施形態の横型ＨＥＭＴを信頼性の高い素子とすることが可能になるという効果が得られる。

この理由について、図２および図３に、本実施形態の構造や従来のようにダイヤモンド膜を用いていない従来の構造の横型ＨＥＭＴの浮遊ゲート層６に対して負の電荷を注入した後のエネルギーバンド図を示し、これらの図を参照して説明する。なお、ここでは、浮遊ゲート層６をＰｏｌｙ−Ｓｉによって構成した場合のエネルギーバンド図としてある。また、参考として、表１に横型ＨＥＭＴの構成材料別のエネルギーバンドギャップ、電子親和力χ、比誘電率を示す。値は文献により少しの違いはあるが、大小関係は維持されるため、本文の主張は変わらない。

図３に示すように、従来では、図２に示した本実施形態の横型ＨＥＭＴにおける第１、第２ゲート絶縁膜５、７の部分をシリコン窒化膜（ＳｉＮ）やシリコン酸化膜（ＳｉＯ₂）で形成していた。表１から分かるように、Ｐｏｌｙ−Ｓｉ（Ｓｉ）の電子親和力χは約４．５ｅＶ、シリコン窒化膜（ＳｉＮ）の電子親和力χは約３．０ｅＶである。このため、図３中に示したように、浮遊ゲート層６を構成するＰｏｌｙ−Ｓｉと第１ゲート絶縁膜５を構成するシリコン窒化膜との電子親和力の差が１．５ｅＶと小さな障壁となる。また、シリコン酸化膜の場合、シリコン窒化膜よりは大きな値となるが、浮遊ゲート層６を構成するＰｏｌｙ−Ｓｉと第２ゲート絶縁膜７を構成するシリコン酸化膜との障壁高さも小さな値となる。このように、障壁高さが小さいため、浮遊ゲート層６に対して負の電荷を注入しても、経年減衰によってシリコン窒化膜もしくはシリコン酸化膜側から電荷が抜けてしまい、ノーマリオフ状態が維持できなくなって、横型ＨＥＭＴが信頼性に乏しい素子になっていた。

これに対して、本実施形態の横型ＨＥＭＴでは、第１、第２ゲート絶縁膜５、７をダイヤモンド膜（Ｃ）で形成している。表１に示されるように、Ｐｏｌｙ−Ｓｉ（Ｓｉ）の電子親和力χは４．５ｅＶ、ダイヤモンド（Ｃ）の電子親和力χは０．５ｅＶである。このため、図２中に示したように、浮遊ゲート層６を構成するＰｏｌｙ−Ｓｉと第１、第２ゲート絶縁膜５を構成するダイヤモンド膜との電子親和力の差が４ｅＶと大きな障壁となる。このように、電子に対する障壁高さが大きくなるため、浮遊ゲート層６に対して注入された負の電荷が抜け難くなる。このため、経年減衰が生じ難くなり、ノーマリオフ状態を維持できて、横型ＨＥＭＴの信頼性を向上させることが可能となる。

以上説明したように、本実施形態の構成により、浮遊ゲート層６からの電荷抜けを防ぎ、経時劣化によってノーマリオフ状態が維持できなくなることを防ぐことが可能な、信頼性の高い横型ＨＥＭＴを有する半導体装置とすることが可能となる。

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して更に浮遊ゲート層６に注入した電荷が消滅することを防止できるようにしたものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図４に示すように、本実施形態では、浮遊ゲート層６を第１、第２ゲート絶縁膜５、７で挟み込んだ構造を、更にダイヤモンドよりも正孔に対して高い障壁を有する材料で構成された第３、第４ゲート絶縁膜１１、１２で挟み込んだ構造としている。すなわち、凹部４ａ内において、第３ゲート絶縁膜１１、第１ゲート絶縁膜５、浮遊ゲート層６、第２ゲート絶縁膜７、第４ゲート絶縁膜１２の順に積層され、さらにその上にゲート電極８が形成された構造としている。例えば、シリコン酸化膜（ＳｉＯ₂）によって第３、第４ゲート絶縁膜１１、１２を形成している。

このように、第１、第２ゲート絶縁膜５、７で挟み込んだ浮遊ゲート層６を更に第１、第２ゲート絶縁膜５、７を構成してるダイヤモンド膜よりも正孔に対して高い障壁を有する材料で構成された第３、第４ゲート絶縁膜１１、１２で挟み込むようにしている。この構造によりホールがフローティングゲートに入ってこないため、既に注入した電子と再結合しないため、消滅することを防止でき、より信頼性を高めることが可能となる。

図５は、本実施形態の横型ＨＥＭＴの浮遊ゲート層６に対して負の電荷を注入した後のエネルギーバンド図を示している。上記第１実施形態のように、第１、第２ゲート絶縁膜５、７のみによって浮遊ゲート層６を挟み込んだ場合、図２中に示したように、正孔に対する障壁があまり高くないため、正孔が浮遊ゲート層６側に移動する可能性がある。これに対して、図５に示されるように、ダイヤモンド（Ｃ）と比較して、シリコン酸化膜（ＳｉＯ₂）の正孔に対する障壁が高いことから、ＧａＮ層３やＡｌＧａＮ層４側となる化合物半導体基板側から浮遊ゲート層６側へ正孔が移動し難い。このため、上記したように、化合物半導体基板側からの正孔が電荷蓄積層となる浮遊ゲート層６に注入した電荷と再結合して消滅することを防止することが可能となる。

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。

例えば、第１、第２実施形態では浮遊ゲート層６をＰｏｌｙ−Ｓｉによって構成する場合について説明したが、窒化シリコンゲート（ＳｉＮゲート）によって構成することもできる。浮遊ゲート層６をＰｏｌｙ−Ｓｉによって構成する場合、第１、第２ゲート絶縁膜５、７にピンホールが存在していると、そこから電荷抜けが発生する可能性がある。これに対して、浮遊ゲート層６をＳｉＮゲートとする場合、窒化シリコンに準位が多く存在していることから、この準位に電荷をトラップさせることが可能となり、第１、第２ゲート絶縁膜５、７にピンホールが存在していたとしても、電荷抜けを抑制できる。

また、上記各実施形態では、チャネル形成層を構成する第１のＧａＮ系半導体層および第２のＧａＮ系半導体層がＧａＮ層３およびＡｌＧａＮ層４によって構成される場合を例に挙げて説明した。しかしながら、これらは一例を示したものであり、ＧａＮを主成分とする第１のＧａＮ系半導体層およびこれよりもバンドギャップエネルギーの大きな第２のＧａＮ系半導体層によってチャネル形成層が構成されるものであれば、他の材料であっても良い。

１ 半絶縁性基板
３ ＧａＮ層
４ ＡｌＧａＮ層
４ａ 凹部
５、７ 第１、第２ゲート絶縁膜
６ 浮遊ゲート層
８ ゲート電極
９ ソース電極
１０ ドレイン電極
１１、１２ 第３、第４ゲート絶縁膜

Claims (3)

1. 半絶縁性もしくは半導体にて構成される基板（１）と、
   前記基板上に形成され、ヘテロジャンクション構造を構成する第１のＧａＮ系半導体層（３）および前記第１のＧａＮ系半導体層よりもバンドギャップエネルギーが大きく電子供給部を構成する第２のＧａＮ系半導体層（４）を有し、前記第２のＧａＮ系半導体層が部分的に除去されることで凹部（４ａ）が形成されたチャネル形成層と、
   前記凹部上に、第１ゲート絶縁膜（５）、浮遊ゲート層（６）、第２ゲート絶縁膜（７）およびゲート電極（８）が積層されることで構成されたゲート構造体と、
   前記チャネル形成層上において、前記ゲート構造体を挟んだ両側に配置されたソース電極（９）およびドレイン電極（１０）と、を有する横型高電子移動度トランジスタを備え、
   前記第１ゲート絶縁膜および前記第２ゲート絶縁膜がシリコン酸化膜よりも電子に対して高い障壁を有した絶縁膜で構成されており、
   前記第１ゲート絶縁膜と前記浮遊ゲート層および前記第２ゲート絶縁膜が更に前記第１ゲート絶縁膜および前記第２ゲート絶縁膜よりも正孔に対して高い障壁を有した絶縁膜で構成される第３ゲート絶縁膜（１１）および第４ゲート絶縁膜（１２）によって挟み込まれていることを特徴とする半導体装置。
2. 前記第１ゲート絶縁膜および前記第２ゲート絶縁膜はダイヤモンド膜によって構成されていることを特徴とする請求項１に記載の半導体装置。
3. 前記第３ゲート絶縁膜および前記第４ゲート絶縁膜はシリコン酸化膜によって構成されていることを特徴とする請求項１または２に記載の半導体装置。

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