CN106158953A - 一种高电子迁移率晶体管及制备方法 - Google Patents
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Abstract
本发明公开了一种高电子迁移率晶体管及制备方法，其中，高电子迁移率晶体管包括：衬底；位于衬底上的半导体层，其中，半导体层包括沟道层和异质结构，异质界面形成二维电子气，栅极区域的半导体层上形成有凹槽，且凹槽下方半导体层的厚度大于满足增强型晶体管条件的厚度；位于半导体层上的源极和漏极；位于凹槽中的第一介质层；位于第一介质层上相互绝缘的多个条形浮栅，其中，多个条形浮栅垂直于沟道长度方向且平行排列；包覆多个条形浮栅和第一介质层的第二介质层；位于第二介质层上的控制栅。本发明解决了增强型高电子迁移率晶体管的工艺控制难度高和工艺重复性差的问题，提高了半导体器件的稳定性。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种高电子迁移率晶体管及制备方法。
背景技术
第三代宽禁带半导体材料因其优异的性能得到了飞速发展。由于AlGaN/GaN异质结压电极化和自发极化作用，半导体氮化镓的异质结构的沟道具有高电子(二维电子气)浓度、高电子迁移率及高电子饱和速度。目前，氮化镓高电子迁移率晶体管包括耗尽型器件，或称为常开器件，以及与常开器件相对应的增强型器件，或称为常关器件。
但是，耗尽型器件的应用有局限性，而增强型氮化镓高电子迁移率晶体管是高速开关、高温GaN数字电路和射频集成电路的重要组成部分。氮化镓高电子迁移率晶体管属于平面沟道场效应晶体管。该器件工作原理上不同于MESFET和MOSFET的主要之处是：氮化镓高电子迁移率晶体管源漏间导电沟道是器件结构中自然形成的二维电子气(Two-dimensional electron gas,2DEG)，而MESFET是掺杂薄层，MOSFET是场致反型层。在氮化镓高电子迁移率晶体管中，可通过调整栅极电压来改变2DEG的电子浓度，从而控制器件的工作状态。
目前，比较常用的制备增强型氮化镓高电子迁移率晶体管的方法包括采用沉栅结构形成凹槽型器件，或栅极金属接触区氟等离子轰击处理，或形成栅下p型GaN盖帽层。但由于沉栅结构形成的凹槽型器件一般为常关器件，要求AlGaN层的剩余厚度达到极薄的常关器件条件，造成对AlGaN层的厚度及刻蚀深度的精度难以控制，工艺重复性差，导致器件均匀性差(阈值电压偏差大)；另外，对于栅极金属接触区氟等离子轰击处理的方法，刻蚀过程中等离子对器件损伤严重，影响器件的稳定性；而栅下p型盖帽层工艺控制的要求高，制备工艺难度大。
发明内容
有鉴于此，本发明的目的是提出一种高电子迁移率晶体管及制备方法，以解决增强型氮化镓高电子迁移率晶体管的工艺控制难度高和工艺重复性差的问题，提高半导体器件的稳定性。
为实现上述目的，本发明采用如下技术方案：
一方面，本发明实施例提供了一种高电子迁移率晶体管，包括：
衬底；
位于所述衬底上的半导体层，其中，所述半导体层包括沟道层和异质结构，异质界面形成二维电子气，栅极区域的半导体层上形成有凹槽，且所述凹槽下方半导体层的厚度大于满足增强型晶体管条件的厚度；
位于所述半导体层上两端的源极和漏极；
位于所述凹槽中的第一介质层；
位于所述第一介质层上相互绝缘的多个条形浮栅，用于存储电子，得到增强型高电子迁移率晶体管，其中，所述多个条形浮栅垂直于沟道长度方向且平行排列；
包覆所述多个条形浮栅和所述第一介质层的第二介质层；
位于所述第二介质层上的控制栅。
进一步地，所述半导体层包括：
位于所述衬底上的成核层；
位于所述成核层上的GaN沟道层；
位于所述GaN沟道层上的AlGaN隔离层；
其中，所述GaN沟道层和所述AlGaN隔离层构成AlGaN/GaN异质结构，所述凹槽下方的所述AlGaN隔离层的厚度为5nm～30nm。
进一步地，所述多个条形浮栅材料为半绝缘材料或导体材料。
进一步地，所述多个条形浮栅材料包括富氧多晶硅或富硅的氮化硅。
进一步地，在所述高电子迁移率晶体管出厂前，所述多个条形浮栅的一侧引出有同一个PAD端口，用于向所述多个条形浮栅中写入电子，以得到增强型高电子迁移率晶体管。
另一方面，本发明实施例提供了一种高电子迁移率晶体管的制备方法，包括：
在衬底上形成半导体层，其中，所述半导体层包括沟道层和异质结构，异质界面形成二维电子气，栅极区域的半导体层上形成有凹槽，且所述凹槽下方半导体层的厚度大于满足增强型晶体管条件的厚度；
在所述半导体层上的两端形成源极和漏极；
在所述凹槽中形成第一介质层；
在所述第一介质层上形成相互绝缘的多个条形浮栅，用于存储电子，得到增强型高电子迁移率晶体管，其中，所述多个条形浮栅垂直于沟道长度方向且平行排列；
在所述多个条形浮栅和所述第一介质层表面形成包覆所述多个条形浮栅和所述第一介质层的第二介质层；
在所述第二介质层上形成控制栅。
进一步地，所述在衬底上形成半导体层，包括：
在所述衬底上形成成核层；
在所述成核层上形成GaN沟道层；
在所述GaN沟道层上形成AlGaN隔离层，构成AlGaN/GaN异质结构，所述凹槽下方的所述AlGaN隔离层的厚度为5nm～30nm。
进一步地，所述多个条形浮栅材料为半绝缘材料或导体材料。
进一步地，所述多个条形浮栅材料包括富氧多晶硅或富硅的氮化硅。
进一步地，还包括：
在所述高电子迁移率晶体管出厂前，在所述多个条形浮栅的一侧引出同一个PAD端口，用于向所述多个条形浮栅中写入电子，以得到增强型高电子迁移率晶体管。
本发明的有益效果是：本发明提供的高电子迁移率晶体管及制备方法，结合沉栅技术，在半导体层栅区的凹槽中依次形成多个条形浮栅和控制栅，即采用多层栅工艺，高电子迁移率晶体管出厂前对多个条形浮栅进行预充，使得多个条形浮栅中写进足够多的电子，降低多个条形浮栅电势，使高电子迁移率晶体管具有正的开启电压，从而得到增强型高电子迁移率晶体管。与现有技术相比，本发明虽采用沉栅技术，但凹槽下方所保留的半导体层的厚度较厚，仅初步增加阈值电压，不需要达到增强型晶体管的程度，工艺上更容易控制，重复性好；再通过与浮栅技术相结合，进一步得到增强型晶体管。本发明解决了增强型氮化镓高电子迁移率晶体管的工艺控制难度高和工艺重复性差的问题，提高了半导体器件的稳定性，而且浮栅为多个相互绝缘的条形浮栅结构，保证了整个半导体器件具有正的阈值电压，同时与传统的沉栅技术相结合，降低了预编程浮栅电荷浓度，从而降低了浮栅漏电几率，增强了半导体器件的可靠性。
附图说明
下面将通过参照附图详细描述本发明的示例性实施例，使本领域的普通技术人员更清楚本发明的上述及其他特征和优点，附图中：
图1是本发明实施例一提供的高电子迁移率晶体管的主视剖面图；
图2是本发明实施例一提供的高电子迁移率晶体管的俯视图；
图3a-3d是本发明实施例二提供的一种高电子迁移率晶体管的制备方法的工艺流程图；
图4a-4d是本发明实施例二提供的又一种高电子迁移率晶体管的制备方法的工艺流程图；
图5a-5d是本发明实施例二提供的又一种高电子迁移率晶体管的制备方法的工艺流程图。
具体实施方式
下面结合附图并通过具体实施方式来进一步说明本发明的技术方案。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
实施例一
图1是本发明实施例一提供的高电子迁移率晶体管的主视剖面图。如图1所示，该高电子迁移率晶体管包括：
衬底10；
位于衬底10上的半导体层20，其中，该半导体层20包括沟道层和异质结构，异质界面形成二维电子气(图1虚线部分)，栅极区域的半导体层20上形成有凹槽90，且凹槽90下方半导体层20的厚度大于满足增强型晶体管条件的厚度；在半导体层20上形成凹槽90，可以降低二维电子气的电子浓度，达到增加阈值电压的目的。
位于半导体层20上两端的源极30和漏极40；
位于源极30和漏极40之间的半导体层20上的第一介质层50；
位于第一介质层50上相互绝缘的多个条形浮栅60，用于存储电子，得到增强型高电子迁移率晶体管，其中，所述多个条形浮栅垂直于沟道长度方向且平行排列；
包覆多个条形浮栅60和第一介质层50的第二介质层70；
位于第二介质层70上的控制栅80。
其中，衬底10可以为Si衬底、蓝宝石衬底、SiC衬底或非故意掺杂的GaN衬底等。
半导体层20主要包括GaN和AlGaN等III-V族材料，示例性的，参考图1，半导体层20可包括：
位于衬底10上的成核层21；
位于成核层21上的GaN沟道层22；
位于GaN沟道层22上的AlGaN隔离层23；
其中，GaN沟道层22和AlGaN隔离层23构成AlGaN/GaN异质结构，凹槽下方的AlGaN隔离层的厚度为5nm～30nm(例如10nm)，以大于满足增强型晶体管条件的厚度，且相对于现有的耗尽型晶体管，其沉栅结构只保留3nm厚的AlGaN隔离层，本发明的制备工艺容易控制，且阈值电压可达到3V以上。
另外，上述源极30和漏极40为导电材料，可以为Ti、Al、Ni和Au中的任一种或组合；控制栅80的材料可以为多晶硅，也可以为与源极30和漏极40相同的金属，该控制栅80用于调控二维电子气的电子浓度，控制半导体器件开关。
进一步的，上述第一介质层50和/或第二介质层70可以为单层或多层介质层，其中，第一介质层50和第二介质层70均为绝缘材料，例如SiO2、Si3N4或Al2O3材料等，第一介质层50用于隔离多个条形浮栅60和半导体层20，防止多个条形浮栅60对半导体层20的污染，第二介质层70用于隔离多个条形浮栅60和控制栅80，以及在多个条形浮栅60之间起隔离作用。
本实施例中，上述多个条形浮栅60的材料可为半绝缘材料，可包括富氧多晶硅或富硅的氮化硅。上述材料的多个条形浮栅60具备稳定的存储电子的能力，该多个条形浮栅60可在常温下绝缘，方块电阻率在100G欧姆以上，在某总特定条件下导电，方块电阻率在100M欧姆以下。对此，在高电子迁移率晶体管出厂前对多个条形浮栅60进行预充，预充时多个条形浮栅60导电，使电子存储到多个条形浮栅60中；此后，晶体管在工作过程中多个条形浮栅60绝缘，使电子存储其中而不泄露，防止了多个条形浮栅60漏电造成的晶体管阈值漂移。另外，上述多个条形浮栅60的材料也可为导体材料。
具体的，多个条形浮栅60的材料为富氧多晶硅，在高电子迁移率晶体管出厂前对多个条形浮栅60进行预充(校准)时，将多个条形浮栅60加热到200摄氏度，使得多个条形浮栅材料由绝缘材料转变成为导电材料，通过电容充电的方式，使多个条形浮栅60积累足够多且呈均匀分布的电子，降低多个条形浮栅60电势，使晶体管得到正的开启电压，从而得到增强型高电子迁移率晶体管；多个条形浮栅60写入电子后，将温度降低到室温，使多个条形浮栅材料恢复到绝缘属性，将写入到多个条形浮栅60的电子冻结在多个条形浮栅中，从而起到调整晶体管初始阈值的作用。
示例性的，如图2所示，在所述高电子迁移率晶体管出厂前，多个条形浮栅60的一侧引出有同一个PAD端口61，用于向多个条形浮栅60中写入电子，以得到增强型高电子迁移率晶体管。在出厂前做校准时，将晶体管加热到200～300摄氏度，使得多个条形浮栅材料由绝缘材料转变成为导电材料，此时将多个条形浮栅60的PAD端口61与外电极相接触，为多个条形浮栅60提供一-10V左右的负电位，控制栅80接到0V左右的外电极，利用多个条形浮栅60的微导电，通过电容充电机制，使多个条形浮栅60积累足够的电子，并呈均匀分布。电压持续一段时间(如十分钟)，将晶体管的温度降低到室温，然后撤掉上述外电极，使多个条形浮栅材料恢复到绝缘属性，以此将写入到多个条形浮栅的电子存储在多个条形浮栅中，从而起到调整初始阈值的作用，并得到增强型高电子迁移率晶体管；预充结束后，上述多个条形浮栅60的PAD端口61从多个条形浮栅60上熔断，使得每个条形浮栅是独立的，保证一个条形浮栅漏电不会影响其他条形浮栅。
本实施例中的高电子迁移率晶体管采用多个分割开的条形浮栅结构，在高电子迁移率晶体管工作时相当于分离的多个晶体管串联，即使单个条形浮栅漏电，使得部分分离晶体管的阈值电压为负，但也不会影响高电子迁移率晶体管的整体阈值电压，即整体阈值电压仍为正。而且，本发明中的条形浮栅结构相对于整块浮栅结构，大大减小了浮栅面积，增强了存储电荷的能力，可更长久地存储电荷。
本发明实施例一提供的高电子迁移率晶体管，结合沉栅技术，在半导体层栅区的凹槽中依次形成多个条形浮栅和控制栅，即采用多层栅工艺，高电子迁移率晶体管出厂前对多个条形浮栅进行预充，使得多个条形浮栅中写进足够多的电子，降低多个条形浮栅电势，使高电子迁移率晶体管具有正的开启电压，从而得到增强型高电子迁移率晶体管。与现有技术相比，本发明虽采用沉栅技术，但凹槽下方所保留的半导体层的厚度较厚，仅初步增加阈值电压，不需要达到增强型晶体管的程度，工艺上更容易控制，重复性好；再通过与浮栅技术相结合，进一步得到增强型晶体管。本发明解决了增强型氮化镓高电子迁移率晶体管的工艺控制难度高和工艺重复性差的问题，提高了半导体器件的稳定性，而且浮栅为多个相互绝缘的条形浮栅结构，保证了整个半导体器件具有正的阈值电压，同时与传统的沉栅技术相结合，降低了预编程浮栅电荷浓度，从而降低了浮栅漏电几率，增强了半导体器件的可靠性。
实施例二
本发明实施例二提供了高电子迁移率晶体管的制备方法，该方法适用于制备增强型高电子迁移率晶体管，该方法可包括：
在衬底上形成半导体层，其中，半导体层包括沟道层和异质结构，异质界面形成二维电子气，栅极区域的半导体层上形成有凹槽，且凹槽下方半导体层的厚度大于满足增强型晶体管条件的厚度；
在半导体层上的两端形成源极和漏极；
在凹槽中形成第一介质层；
在第一介质层上形成相互绝缘的多个条形浮栅，用于存储电子，得到增强型高电子迁移率晶体管，其中，所述多个条形浮栅垂直于沟道长度方向且平行排列；
在多个条形浮栅和第一介质层表面形成包覆多个条形浮栅和第一介质层的第二介质层；
在第二介质层上形成控制栅。
进一步的，上述方案中，在衬底上形成半导体层，包括：
在衬底上形成成核层；
在成核层上形成GaN沟道层；
在GaN沟道层上形成AlGaN隔离层，构成AlGaN/GaN异质结构，凹槽下方的AlGaN隔离层的厚度为5nm～30nm。
其中，多个条形浮栅材料为半绝缘材料或导体材料。
优选的，多个条形浮栅材料包括富氧多晶硅或富硅的氮化硅。
本实施例中，上述制备方法还包括：
在所述高电子迁移率晶体管出厂前，在多个条形浮栅的一侧引出同一个PAD端口，用于向多个条形浮栅中写入电子，以得到增强型高电子迁移率晶体管。
针对上述高电子迁移率晶体管的制备方法，本实施例可包括多种制备工艺。
示例性的，如图3a-3d所示，高电子迁移率晶体管的制备方法的工艺流程包括：
参见图3a，提供衬底10；在衬底10上沉积成核层21，即GaN；在成核层21上沉积GaN沟道层22，该沟道层22的厚度为100nm到10um；在沟道层22上继续沉积AlGaN隔离层23，该AlGaN隔离层23的厚度为10nm到100nm，在栅区的AlGaN隔离层23进行刻蚀，形成凹槽90，且凹槽90下方的AlGaN隔离层23的厚度为5nm到30nm，上述成核层21、GaN沟道层22和AlGaN隔离层23形成半导体层20，GaN沟道层22和AlGaN隔离层23构成AlGaN/GaN异质结构，异质界面可形成二维电子气。
参见图3b，在刻蚀出凹槽90后，在凹槽90中依次沉积Si3N4或Al2O3介质层，以及富氧多晶硅层，并利用掩膜板同时刻蚀出多个条形浮栅60和第一介质层50；其中，第一介质层50用于隔离氧向下扩散，第一介质层50的厚度为3nm到50nm，多个条形浮栅60用于存储电子，多个条形浮栅60的厚度为10nm到200nm。
参见图3c，在形成多个条形浮栅60后，在多个条形浮栅60上依次沉积Si3N4或Al2O3介质层，以及Ni或Ni合金层，并利用掩膜板同时刻蚀出控制栅80和第二介质层70，且第二介质层70包覆第一介质层50和多个条形浮栅60；其中，第二介质层70用于隔离多个条形浮栅60和控制栅80，第二介质层70的厚度为3nm到50nm，控制栅80的层厚度为10nm到2um。
参见图3d，在控制栅80刻蚀完成后，继续沉积Ti/Al/Ni/Au等叠层金属作为源漏层，源漏层厚度为10nm到2um，利用掩膜技术，形成源极30和漏极40。
进一步的，与上述制备工艺不同，本工艺可同时形成控制栅80、源极30及漏极40。如图4a-4d所示，高电子迁移率晶体管的制备方法的工艺流程包括：
参见图4a，提供衬底10；在衬底10上沉积成核层21，即GaN；在成核层21上沉积GaN沟道层22，该沟道层22的厚度为100nm到10um；在沟道层22上继续沉积AlGaN隔离层23，该AlGaN隔离层23的厚度为10nm到100nm，，在栅区的AlGaN隔离层23进行刻蚀，形成凹槽90，且凹槽90下方的AlGaN隔离层23的厚度为5nm到30nm，上述成核层21、GaN沟道层22和AlGaN隔离层23形成半导体层20，GaN沟道层22和AlGaN隔离层23构成AlGaN/GaN异质结构，异质界面可形成二维电子气。
参见图4b，在刻蚀出凹槽90后，在凹槽90中依次沉积Si3N4或Al2O3介质层，以及富氧多晶硅层，并利用掩膜板同时刻蚀出多个条形浮栅60和第一介质层50；其中，第一介质层50用于隔离氧向下扩散，第一介质层50的厚度为3nm到50nm，多个条形浮栅60用于存储电子，多个条形浮栅60的厚度为10nm到200nm。
参见图4c，在形成多个条形浮栅60后，在多个条形浮栅60及AlGaN隔离层23上继续沉积Si3N4或Al2O3介质层，利用掩膜技术，刻蚀出第二介质层70，留出源漏区的窗口，且第二介质层70包覆第一介质层50和多个条形浮栅60。
参见图4d，在刻蚀完成后，通过沉积Ni或Ni合金来做为控制栅80及源漏电极层，利用掩膜技术，分别刻蚀出控制栅80、源极30及漏极40。
进一步的，与上述制备工艺不同，本工艺可先形成源极30和漏极40，再形成多个条形浮栅60和控制栅80。如图5a-5d所示，高电子迁移率晶体管的制备方法的工艺流程包括：
参见图5a，提供衬底10；在衬底10上沉积成核层21，即GaN；在成核层21上沉积GaN沟道层22，该沟道层22的厚度为100nm到10um；在沟道层22上继续沉积AlGaN隔离层23，该AlGaN隔离层23的厚度为10nm到100nm，，在栅区的AlGaN隔离层23进行刻蚀，形成凹槽90，且凹槽90下方的AlGaN隔离层23的厚度为5nm到30nm，上述成核层21、GaN沟道层22和AlGaN隔离层23形成半导体层20，GaN沟道层22和AlGaN隔离层23构成AlGaN/GaN异质结构，异质界面可形成二维电子气。
参见图5b，在刻蚀出凹槽90后，首先沉积Ti/Al/Ni/Au等叠层金属做为源漏层，利用掩膜技术，刻蚀出源极30和漏极40。
参见图5c，在AlGaN隔离层23、源极30和漏极40上依次沉积Si3N4或Al2O3介质层，以及富氧多晶硅层，并利用掩膜板在凹槽90中同时刻蚀出多个条形浮栅60和第一介质层50；其中，第一介质层50用于隔离氧向下扩散，第一介质层50的厚度为3nm到50nm，多个条形浮栅60用于存储电子，多个条形浮栅60的厚度为10nm到200nm。
参见图5d，在形成多个条形浮栅60后，在多个条形浮栅60、AlGaN隔离层23、源极30和漏极40上依次沉积Si3N4或Al2O3介质层，以及Ni或Ni合金层，并利用掩膜板同时刻蚀出控制栅80和第二介质层70，且第二介质层70包覆第一介质层50和多个条形浮栅60；其中，第二介质层70用于隔离多个条形浮栅60和控制栅80，第二介质层70的厚度为3nm到50nm，控制栅80的层厚度为10nm到2um。
本发明实施例二提供的高电子迁移率晶体管的制备方法，结合沉栅技术，在半导体层栅区的凹槽中依次形成多个条形浮栅和控制栅，即采用多层栅工艺，高电子迁移率晶体管出厂前对多个条形浮栅进行预充，使得多个条形浮栅中写进足够多的电子，降低多个条形浮栅电势，使高电子迁移率晶体管具有正的开启电压，从而得到增强型高电子迁移率晶体管。与现有技术相比，本发明虽采用沉栅技术，但凹槽下方所保留的半导体层的厚度较厚，仅初步增加阈值电压，不需要达到增强型晶体管的程度，工艺上更容易控制，重复性好；再通过与浮栅技术相结合，进一步得到增强型晶体管。本发明解决了增强型氮化镓高电子迁移率晶体管的工艺控制难度高和工艺重复性差的问题，提高了半导体器件的稳定性，而且浮栅为多个相互绝缘的条形浮栅结构，保证了整个半导体器件具有正的阈值电压，同时与传统的沉栅技术相结合，降低了预编程浮栅电荷浓度，从而降低了浮栅漏电几率，增强了半导体器件的可靠性。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。
Claims (10)
1.一种高电子迁移率晶体管，其特征在于，包括：
衬底；
位于所述衬底上的半导体层，其中，所述半导体层包括沟道层和异质结构，异质界面形成二维电子气，栅极区域的半导体层上形成有凹槽，且所述凹槽下方半导体层的厚度大于满足增强型晶体管条件的厚度；
位于所述半导体层上两端的源极和漏极；
位于所述凹槽中的第一介质层；
位于所述第一介质层上相互绝缘的多个条形浮栅，用于存储电子，得到增强型高电子迁移率晶体管，其中，所述多个条形浮栅垂直于沟道长度方向且平行排列；
包覆所述多个条形浮栅和所述第一介质层的第二介质层；
位于所述第二介质层上的控制栅。
2.根据权利要求1所述的高电子迁移率晶体管，其特征在于，所述半导体层包括：
位于所述衬底上的成核层；
位于所述成核层上的GaN沟道层；
位于所述GaN沟道层上的AlGaN隔离层；
其中，所述GaN沟道层和所述AlGaN隔离层构成AlGaN/GaN异质结构，所述凹槽下方的所述AlGaN隔离层的厚度为5nm～30nm。
3.根据权利要求1所述的高电子迁移率晶体管，其特征在于，所述多个条形浮栅材料为半绝缘材料或导体材料。
4.根据权利要求3所述的高电子迁移率晶体管，其特征在于，所述多个条形浮栅材料包括富氧多晶硅或富硅的氮化硅。
5.根据权利要求1所述的高电子迁移率晶体管，其特征在于，在所述高电子迁移率晶体管出厂前，所述多个条形浮栅的一侧引出有同一个PAD端口，用于向所述多个条形浮栅中写入电子，以得到增强型高电子迁移率晶体管。
6.一种高电子迁移率晶体管的制备方法，其特征在于，包括：
在衬底上形成半导体层，其中，所述半导体层包括沟道层和异质结构，异质界面形成二维电子气，栅极区域的半导体层上形成有凹槽，且所述凹槽下方半导体层的厚度大于满足增强型晶体管条件的厚度；
在所述半导体层上的两端形成源极和漏极；
在所述凹槽中形成第一介质层；
在所述第一介质层上形成相互绝缘的多个条形浮栅，用于存储电子，得到增强型高电子迁移率晶体管，其中，所述多个条形浮栅垂直于沟道长度方向且平行排列；
在所述多个条形浮栅和所述第一介质层表面形成包覆所述多个条形浮栅和所述第一介质层的第二介质层；
在所述第二介质层上形成控制栅。
7.根据权利要求6所述的制备方法，其特征在于，所述在衬底上形成半导体层，包括：
在所述衬底上形成成核层；
在所述成核层上形成GaN沟道层；
在所述GaN沟道层上形成AlGaN隔离层，构成AlGaN/GaN异质结构，所述凹槽下方的所述AlGaN隔离层的厚度为5nm～30nm。
8.根据权利要求6所述的制备方法，其特征在于，所述多个条形浮栅材料为半绝缘材料或导体材料。
9.根据权利要求8所述的制备方法，其特征在于，所述多个条形浮栅材料包括富氧多晶硅或富硅的氮化硅。
10.根据权利要求6所述的制备方法，其特征在于，还包括：
在所述高电子迁移率晶体管出厂前，在所述多个条形浮栅的一侧引出同一个PAD端口，用于向所述多个条形浮栅中写入电子，以得到增强型高电子迁移率晶体管。
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