JP2007227449A - Iii族窒化物半導体高電子移動度トランジスタの製造方法 - Google Patents
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Abstract
【解決手段】単結晶基板をMOCVD装置に装填して室温から1,000℃まで20分かけて昇温する。そのまま10分間表面クリーニング工程を行ない、単結晶基板を1100℃まで3分間かけて昇温し格子緩和層を形成する。続いて、単結晶基板の温度を1100℃から1,070℃まで5分かけて降下させてチャネル層とキャリア注入層とを形成する。次に単結晶基板の温度を1,070℃から700℃まで降下させ、キャリア注入層を大気に触れさせないで表面保護膜20を熱CVD法で形成する。このことによって、キャリア注入層の表面からキャリア注入層を構成する構成原子が脱離すること及び酸化や汚染に起因する、キャリア注入層と表面保護膜との界面に形成される界面準位の密度を低減できる。
【選択図】図2
Description
Tamotsu Hashizume, Shinya Ootomo, and Hideki Hasegawa, "Suppression of current collapse in insulated gate AlGaN/GaN heterostructure field-effect transistors using ultrathin Al2O3 dielectric," Applied Physics Letters, vol. 83, pp. 2952-2954, 2003.
(1)エピタキシャル成長層が大気に触れることによって、汚染されたり酸化されたりする。
(2)p-CVD法によって保護膜が形成される工程で、エピタキシャル成長層がプラズマイオンによる損傷を受ける。
この工程は、サファイア、シリコンあるいは炭化シリコン等の単結晶基板にAlN層等を格子緩和層としてエピタキシャル成長する工程である。
この工程は、GaN層等のチャネル層をエピタキシャル成長する工程である。
この工程は、AlGaN層等をキャリア注入層としてエピタキシャル成長する工程である。チャネル層とキャリア注入層が形成されることによって、HEMTとして動作する際に、チャネル層とキャリア注入層とを構成する半導体材料のバンドギャップの差及びピエゾ電荷によって、チャネル層とキャリア注入層との界面に近いチャネル層内の薄い層状の範囲に2次元電子ガスが閉じ込められる。
この工程は、III族窒化物半導体HEMTの製造方法を構成する工程として、この発明において新たに導入された新規な工程である。なお、単結晶基板の温度と格子緩和層、チャネル層及びキャリア注入層の温度は常に等しいので、以後、キャリア注入層の温度というべきところを単結晶基板の温度ということもある。
図1(A)から(F)を参照して、この発明の第1実施例のIII族窒化物半導体HEMTの製造方法を説明する。図1(A)から(F)は、第1実施例のHEMTの製造方法の各工程段階で得られる構造体の概略的断面を工程ごとに示す図である。
図4(A)から(F)を参照して、この発明の第2実施例のIII族窒化物半導体HEMTの製造方法を説明する。上述の第1実施例の方法と異なる点は、ゲート電極を形成する工程だけである。すなわち、第1実施例では第7の1工程において、ゲート電極をキャリア注入層上に形成したが、第1実施例では第7の2工程において、ゲート電極を表面保護膜上に形成する点である。このことによって、第1実施例で製造されたHEMTがショットキー接合構造のゲート電極を有するHEMTであったのに対して、第2実施例で製造されるHEMTは金属-絶縁体-半導体(MIS: Metal-Insulator-Semiconductor)構造のゲート電極を有することが特徴である。ショットキー接合構造のゲート電極にくらべてMIS構造のゲート電極は、ゲートリーク電流が少ない点が特長である。
12:格子緩和層
14:チャネル層
16:キャリア注入層
18:2次元電子ガス
20:表面保護膜
22:高抵抗領域
24:第1フォトレジスト膜
26:イオン流
28:第2フォトレジスト膜
30:オーミック電極
32:ゲート電極素材
34:第3フォトレジスト膜
36:ゲート電極
Claims (4)
- (a)単結晶基板の表面に格子緩和層をエピタキシャル成長する第1工程と、
(b)該格子緩和層上にチャネル層をエピタキシャル成長する第2工程と、
(c)該チャネル層上にキャリア注入層をエピタキシャル成長する第3工程と、
(d)該キャリア注入層上に、熱CVD法を実行できる温度を下まわらない温度に前記単結晶基板、前記格子緩和層、前記チャネル層及び前記キャリア注入層の温度を保ったまま、前記キャリア注入層の表面を大気に曝すことなく、表面保護膜を熱CVD法で形成する第4工程と
を含むことを特徴とするIII族窒化物半導体高電子移動度トランジスタの製造方法。 - 請求項1に記載のIII族窒化物半導体高電子移動度トランジスタの製造方法において、更に前記表面保護膜を熱CVD法で形成する前記第4工程に引き続いて
(e)素子分離のための高抵抗層をイオン注入法によって形成する第5工程と、
(f)オーミック電極を形成する第6工程と、
(g-1)ゲート電極を前記キャリア注入層上に形成する第7の1工程と
を含むことを特徴とするIII族窒化物半導体高電子移動度トランジスタの製造方法。 - 請求項1に記載のIII族窒化物半導体高電子移動度トランジスタの製造方法において、更に前記表面保護膜を熱CVD法で形成する前記第4工程に引き続いて
(e)素子分離のための高抵抗層をイオン注入法によって形成する第5工程と、
(f)オーミック電極を形成する第6工程と、
(g-2)ゲート電極を前記表面保護膜上に形成する第7の2工程と
を含むことを特徴とするIII族窒化物半導体高電子移動度トランジスタの製造方法。 - 請求項1から3のいずれか一項に記載のIII族窒化物半導体高電子移動度トランジスタの製造方法において、前記第4工程が、窒化シリコン膜、酸化シリコン膜、酸窒化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸窒化アルミニウム膜、酸化ガリウム膜、窒化ガリウム膜、酸窒化ガリウム膜から選択された何れか一つあるいは複数を表面保護膜として熱CVD法で形成する工程であることを特徴とするIII族窒化物半導体高電子移動度トランジスタの製造方法。
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