JPH10247655A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10247655A JPH10247655A JP5005997A JP5005997A JPH10247655A JP H10247655 A JPH10247655 A JP H10247655A JP 5005997 A JP5005997 A JP 5005997A JP 5005997 A JP5005997 A JP 5005997A JP H10247655 A JPH10247655 A JP H10247655A
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Abstract
(57)【要約】
【課題】 半導体装置の製造方法に於いて、ゲート・リ
セス並びに素子分離領域の形成工程順序に簡単な改変を
加えるのみで、活性領域面積やゲート・リセス面積の大
小に拘わらず、均一な深さのゲート・リセスを形成する
ことがてきるように、また、選択ドライ・エッチングに
於ける選択性が向上できるようにする。 【解決手段】 所要各半導体層、例えばバッファ層２
２、チャネル層２３、電子供給層であるキャリヤ供給層
２４、キャップ層２５などが成長された基板２１をエッ
チングしてゲート・リセス２５Ａを形成し、その後、独
立した素子領域、即ち、活性領域を画成する為の素子分
離領域３２を形成する。
セス並びに素子分離領域の形成工程順序に簡単な改変を
加えるのみで、活性領域面積やゲート・リセス面積の大
小に拘わらず、均一な深さのゲート・リセスを形成する
ことがてきるように、また、選択ドライ・エッチングに
於ける選択性が向上できるようにする。 【解決手段】 所要各半導体層、例えばバッファ層２
２、チャネル層２３、電子供給層であるキャリヤ供給層
２４、キャップ層２５などが成長された基板２１をエッ
チングしてゲート・リセス２５Ａを形成し、その後、独
立した素子領域、即ち、活性領域を画成する為の素子分
離領域３２を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば化合物半導
体を用いたＨＥＭＴ（ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍ
ｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ）やＭＥＳＦＥ
Ｔ（ｍｅｔａｌｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌ
ｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）など、ゲー
ト・リセス・エッチング工程を必要とする半導体装置を
製造するのに好適な方法に関する。
体を用いたＨＥＭＴ（ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍ
ｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ）やＭＥＳＦＥ
Ｔ（ｍｅｔａｌｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌ
ｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）など、ゲー
ト・リセス・エッチング工程を必要とする半導体装置を
製造するのに好適な方法に関する。
【０００２】現在、例えば、ＨＥＭＴ集積回路装置に於
いては、その高速化、或いは、高集積化を指向して、ゲ
ート長の微細化や素子面積の縮小化について開発が行な
われていて、そのキー・テクノロジーの一つとして、ゲ
ート・リセス・エッチングに関する制御性の向上が挙げ
られている。
いては、その高速化、或いは、高集積化を指向して、ゲ
ート長の微細化や素子面積の縮小化について開発が行な
われていて、そのキー・テクノロジーの一つとして、ゲ
ート・リセス・エッチングに関する制御性の向上が挙げ
られている。
【０００３】このゲート・リセス・エッチングの制御に
ついては、例えば、ＡｌＧａＡｓからなるエッチング停
止層を用い、ＧａＡｓ／ＡｌＧａＡｓ選択ドライ・エッ
チングに依ってゲートしきい値電圧を決定する技術が多
用されているが、ゲート長の微細化や素子面積の縮小化
が行なわれると、その制御は著しく困難になるので、そ
の問題を解消しなければならず、また、ゲートしきい値
電圧については、回路内、即ち、ウエハ内に於いて、素
子間のばらつきを低減することが要求されているところ
であって、本発明に依れば、前記諸要求に対処する為の
一手段を提供することが可能である。
ついては、例えば、ＡｌＧａＡｓからなるエッチング停
止層を用い、ＧａＡｓ／ＡｌＧａＡｓ選択ドライ・エッ
チングに依ってゲートしきい値電圧を決定する技術が多
用されているが、ゲート長の微細化や素子面積の縮小化
が行なわれると、その制御は著しく困難になるので、そ
の問題を解消しなければならず、また、ゲートしきい値
電圧については、回路内、即ち、ウエハ内に於いて、素
子間のばらつきを低減することが要求されているところ
であって、本発明に依れば、前記諸要求に対処する為の
一手段を提供することが可能である。
【０００４】
【従来の技術】図６は従来の技術を説明する為の工程要
所に於けるＨＥＭＴ集積回路装置の要部切断側面図であ
り、以下、図を参照しつつ、本発明が改善の対象として
いる製造工程の一部を説明する。
所に於けるＨＥＭＴ集積回路装置の要部切断側面図であ
り、以下、図を参照しつつ、本発明が改善の対象として
いる製造工程の一部を説明する。
【０００５】図６（Ａ）参照 ６−（１） レジスト・プロセスを適用することに依り、ＧａＡｓ基
板１上の素子分離領域形成予定部分に開口２Ａをもつレ
ジスト膜２を形成する。
板１上の素子分離領域形成予定部分に開口２Ａをもつレ
ジスト膜２を形成する。
【０００６】６−（２） イオン注入法を適用することに依り、レジスト膜２をマ
スクとして酸素イオンの打ち込みを行なって素子分離領
域３を形成する。
スクとして酸素イオンの打ち込みを行なって素子分離領
域３を形成する。
【０００７】図６（Ｂ）参照 ６−（３） イオン注入のマスクとして用いたレジスト膜２を除去し
てから、再び、レジスト・プロセスを適用することに依
り、ゲート・リセス形成予定部分に開口４Ａをもつレジ
スト膜４を形成する。
てから、再び、レジスト・プロセスを適用することに依
り、ゲート・リセス形成予定部分に開口４Ａをもつレジ
スト膜４を形成する。
【０００８】６−（４） ドライ・エッチング法を適用することに依り、レジスト
膜４をマスクとしてＧａＡｓ基板１のエッチングを行な
ってゲート・リセス１Ａを形成する。
膜４をマスクとしてＧａＡｓ基板１のエッチングを行な
ってゲート・リセス１Ａを形成する。
【０００９】図からも明らかであるが、通常、集積回路
装置に於いては、素子分離領域３に依って分離された様
々の大きさの素子領域、即ち、活性領域が必要である。
装置に於いては、素子分離領域３に依って分離された様
々の大きさの素子領域、即ち、活性領域が必要である。
【００１０】
【発明が解決しようとする課題】前記説明した従来の技
術を適用してゲート・リセスのエッチングを行なった場
合、素子分離領域に依って分離された一つの活性領域が
小さく、且つ、平面で見たゲート・リセスの面積が小さ
いほど、エッチング深さは深くなり、また、選択ドライ
・エッチングの選択性が低下する旨の現象を生ずる。
術を適用してゲート・リセスのエッチングを行なった場
合、素子分離領域に依って分離された一つの活性領域が
小さく、且つ、平面で見たゲート・リセスの面積が小さ
いほど、エッチング深さは深くなり、また、選択ドライ
・エッチングの選択性が低下する旨の現象を生ずる。
【００１１】このようなことから、活性領域が小さく、
且つ、平面で見たゲート・リセスの面積が小さいほど、
ゲートしきい値電圧がオン側にシフト、換言すると、回
路内に存在する素子間でゲートしきい値電圧が異なるこ
とになり、これは、例えば、ＨＥＭＴの高速化及び高性
能化を実現する為のゲート微細化、そして、製造歩留り
向上にとって大きな問題となる。
且つ、平面で見たゲート・リセスの面積が小さいほど、
ゲートしきい値電圧がオン側にシフト、換言すると、回
路内に存在する素子間でゲートしきい値電圧が異なるこ
とになり、これは、例えば、ＨＥＭＴの高速化及び高性
能化を実現する為のゲート微細化、そして、製造歩留り
向上にとって大きな問題となる。
【００１２】また、活性領域面積が大きく、且つ、ゲー
ト・リセス面積が大きいプロセス・モニタ用素子と比較
し、回路内素子のゲートしきい値電圧はオン側にシフト
することになり、従って、プロセス・モニタ用素子に依
って、回路内素子のゲートしきい値電圧をモニタするこ
とは不可能になる。
ト・リセス面積が大きいプロセス・モニタ用素子と比較
し、回路内素子のゲートしきい値電圧はオン側にシフト
することになり、従って、プロセス・モニタ用素子に依
って、回路内素子のゲートしきい値電圧をモニタするこ
とは不可能になる。
【００１３】現在、前記現象が起こることについて、確
たる理由は判明していないが、その推理されるところに
ついて列挙すると次の通りである。
たる理由は判明していないが、その推理されるところに
ついて列挙すると次の通りである。
【００１４】 活性領域面積が小さく、且つ、ゲート
・リセス・エッチング面積も小さい場合、エッチング面
がチャージ・アップし易いと考えられ、その場合、極性
的に反対にイオン化したエッチング元素が引き寄せら
れ、エッチングが過剰に進行する可能性がある。
・リセス・エッチング面積も小さい場合、エッチング面
がチャージ・アップし易いと考えられ、その場合、極性
的に反対にイオン化したエッチング元素が引き寄せら
れ、エッチングが過剰に進行する可能性がある。
【００１５】 素子分離領域を形成する為、イオン注
入した領域の結晶歪みが活性領域を浸食していることが
考えられ、その状態で、活性領域面積が小さく、且つ、
ゲート・リセス・エッチング面積も小さい場合、浸食さ
れる割合が大きくなって、それに起因する結晶性の悪さ
が原因になって、エッチングが過剰に進行する可能性が
ある。
入した領域の結晶歪みが活性領域を浸食していることが
考えられ、その状態で、活性領域面積が小さく、且つ、
ゲート・リセス・エッチング面積も小さい場合、浸食さ
れる割合が大きくなって、それに起因する結晶性の悪さ
が原因になって、エッチングが過剰に進行する可能性が
ある。
【００１６】本発明では、ゲート・リセス並びに素子分
離領域の形成工程順序に簡単な改変を加えるのみで、活
性領域面積やゲート・リセス面積の大小に拘わらず、均
一な深さのゲート・リセスを形成することができるよう
に、また、選択ドライ・エッチングに於ける選択性が向
上できるようにする。
離領域の形成工程順序に簡単な改変を加えるのみで、活
性領域面積やゲート・リセス面積の大小に拘わらず、均
一な深さのゲート・リセスを形成することができるよう
に、また、選択ドライ・エッチングに於ける選択性が向
上できるようにする。
【００１７】
【課題を解決するための手段】図１は本発明の原理を説
明する為の工程要所に於ける半導体装置を表す要部切断
側面図である。
明する為の工程要所に於ける半導体装置を表す要部切断
側面図である。
【００１８】図１（Ａ）参照 １−（１） レジスト・プロセスを適用することに依り、ＧａＡｓ基
板１１上のゲート・リセス形成予定部分に開口１２Ａを
もつレジスト膜１２を形成する。
板１１上のゲート・リセス形成予定部分に開口１２Ａを
もつレジスト膜１２を形成する。
【００１９】１−（２） 例えば、ドライ・エッチング法を適用することに依り、
レジスト膜１２をマスクとしてＧａＡｓ基板１１のエッ
チングを行なってゲート・リセス１１Ａを形成する。
レジスト膜１２をマスクとしてＧａＡｓ基板１１のエッ
チングを行なってゲート・リセス１１Ａを形成する。
【００２０】図１（Ｂ）参照 １−（３） ゲート・リセス１１Ａを形成する際にマスクとして用い
たレジスト膜１２を除去してから、再び、レジスト・プ
ロセスを適用することに依り、素子分離領域形成予定部
分に開口１４Ａをもつレジスト膜１４を形成する。
たレジスト膜１２を除去してから、再び、レジスト・プ
ロセスを適用することに依り、素子分離領域形成予定部
分に開口１４Ａをもつレジスト膜１４を形成する。
【００２１】１−（４） イオン注入法を適用することに依り、レジスト膜１４を
マスクとして酸素イオンの打ち込みを行なって素子分離
領域１３を形成する。
マスクとして酸素イオンの打ち込みを行なって素子分離
領域１３を形成する。
【００２２】前記説明で判るように、本発明では、ゲー
ト・リセス１１Ａを形成してから素子分離領域１３を形
成することが基本になっている。
ト・リセス１１Ａを形成してから素子分離領域１３を形
成することが基本になっている。
【００２３】前記工程を採った場合、ゲート・リセス１
１Ａを形成する段階では、一つの活性領域が無限に広い
状態にあると考えて良く、この場合には、素子分離領域
を形成してからゲート・リセスを形成する前記従来の技
術に於ける問題は全て解消されて、ゲート・リセスの面
積が小さくなるほど、ゲート・リセス・エッチング深さ
が深くなるなどの現象は全く発生しない。
１Ａを形成する段階では、一つの活性領域が無限に広い
状態にあると考えて良く、この場合には、素子分離領域
を形成してからゲート・リセスを形成する前記従来の技
術に於ける問題は全て解消されて、ゲート・リセスの面
積が小さくなるほど、ゲート・リセス・エッチング深さ
が深くなるなどの現象は全く発生しない。
【００２４】前記したところから、本発明に依る半導体
装置の製造方法に於いては、（１）所要各半導体層（例
えばバッファ層２２、チャネル層２３、電子供給層であ
るキャリヤ供給層２４、キャップ層２５等）が成長され
た半導体基板（例えば基板２１）をエッチングしてゲー
ト・リセス（例えばゲート・リセス２５Ａ）を形成する
工程と、その後、独立した素子領域である活性領域（例
えば活性領域２６）を画成する為の素子分離領域（例え
ば素子分離領域３２）を形成する工程とが含まれてなる
ことを特徴とする。
装置の製造方法に於いては、（１）所要各半導体層（例
えばバッファ層２２、チャネル層２３、電子供給層であ
るキャリヤ供給層２４、キャップ層２５等）が成長され
た半導体基板（例えば基板２１）をエッチングしてゲー
ト・リセス（例えばゲート・リセス２５Ａ）を形成する
工程と、その後、独立した素子領域である活性領域（例
えば活性領域２６）を画成する為の素子分離領域（例え
ば素子分離領域３２）を形成する工程とが含まれてなる
ことを特徴とする。
【００２５】前記手段を採ることに依り、素子領域面積
の大きさ、或いは、ゲート・リセス面積の大きさに依存
してゲート・リセス・エッチング深さに相違を生ずるこ
とはなくなり、常に、均一の深さのゲート・リセスを再
現性良く形成することができるので、回路内に存在する
素子間でゲートしきい値電圧が相違することはなくな
り、また、プロセス・モニタ用素子に依って回路内素子
のゲートしきい値電圧をモニタできないといった問題も
解消され、更に、例えばＧａＡｓ／ＡｌＧａＡｓのエッ
チング選択比も向上する。
の大きさ、或いは、ゲート・リセス面積の大きさに依存
してゲート・リセス・エッチング深さに相違を生ずるこ
とはなくなり、常に、均一の深さのゲート・リセスを再
現性良く形成することができるので、回路内に存在する
素子間でゲートしきい値電圧が相違することはなくな
り、また、プロセス・モニタ用素子に依って回路内素子
のゲートしきい値電圧をモニタできないといった問題も
解消され、更に、例えばＧａＡｓ／ＡｌＧａＡｓのエッ
チング選択比も向上する。
【００２６】
【発明の実施の形態】図２乃至図４は本発明に於ける実
施の形態１を説明する為の工程要所に於ける半導体装置
を表す要部切断側面図であり、また、図５は同じく要部
切断斜面図であって、以下、これ等の図を参照しつつ説
明する。尚、図５は工程中で随時参照するものとし、ま
た、図２乃至図４は図５に見られる線Ｘ−Ｘに沿った切
断面に相当する。
施の形態１を説明する為の工程要所に於ける半導体装置
を表す要部切断側面図であり、また、図５は同じく要部
切断斜面図であって、以下、これ等の図を参照しつつ説
明する。尚、図５は工程中で随時参照するものとし、ま
た、図２乃至図４は図５に見られる線Ｘ−Ｘに沿った切
断面に相当する。
【００２７】図２（Ａ）及び図５（Ａ）参照 ２−（１） 有機金属化学気相堆積（ｍｅｔａｌｏｒｇａｎｉｃ ｃ
ｈｅｍｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏ
ｎ：ＭＯＣＶＤ）法を適用することに依り、基板２１上
にバッファ層２２、チャネル層２３、キャリヤ供給層２
４、キャップ層２５を積層形成する。
ｈｅｍｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏ
ｎ：ＭＯＣＶＤ）法を適用することに依り、基板２１上
にバッファ層２２、チャネル層２３、キャリヤ供給層２
４、キャップ層２５を積層形成する。
【００２８】ここで図示の各半導体部分に関する主要な
データを例示すると次の通りである。
データを例示すると次の通りである。
【００２９】（１） 基板２１について 材料：半絶縁性ＧａＡｓ
【００３０】（２） バッファ層２２について 材料：ｉ−ＧａＡｓ 厚さ：２０００〔Å〕
【００３１】（３） チャネル層２３について 材料：ｉ−ＧａＡｓ 厚さ：１０００〔Å〕
【００３２】（４） キャリヤ供給層（この場合は電子
供給層）２４について 材料：ｎ−ＡｌＧａＡｓ 不純物濃度：２×１０18〔cm-3〕 厚さ：２５０〔Å〕
供給層）２４について 材料：ｎ−ＡｌＧａＡｓ 不純物濃度：２×１０18〔cm-3〕 厚さ：２５０〔Å〕
【００３３】（５） キャップ層２５について 材料：ｎ−ＧａＡｓ 不純物濃度：２×１０18〔cm-3〕 厚さ：７００〔Å〕
【００３４】２−（２） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、活性領域２６を横切るゲート電極形成予
定部分２７のうち、活性領域２６の外に在る部分２７Ａ
及び２７Ｂ、即ち、破線でハッチングを施した部分に開
口をもつレジスト膜を形成する。
ることに依り、活性領域２６を横切るゲート電極形成予
定部分２７のうち、活性領域２６の外に在る部分２７Ａ
及び２７Ｂ、即ち、破線でハッチングを施した部分に開
口をもつレジスト膜を形成する。
【００３５】イオン注入法を適用することに依り、ドー
ズ量を例えば２×１０12〔cm-2〕とし、また、イオン加
速エネルギを例えば１５０〔ｋｅＶ〕として、工程２−
（２）で形成したレジスト膜をマスクとして酸素イオン
の打ち込みを行なって表面からバッファ層２２に達する
深さまで不活性化する。
ズ量を例えば２×１０12〔cm-2〕とし、また、イオン加
速エネルギを例えば１５０〔ｋｅＶ〕として、工程２−
（２）で形成したレジスト膜をマスクとして酸素イオン
の打ち込みを行なって表面からバッファ層２２に達する
深さまで不活性化する。
【００３６】このように、ゲート電極形成予定部分２７
のうちの部分２７Ａ及び２７Ｂにのみ不活性化の為の酸
素イオン注入を行なう理由は、ゲート電極を形成してか
らでは、ゲート電極直下の素子分離が不可能になること
に依る。
のうちの部分２７Ａ及び２７Ｂにのみ不活性化の為の酸
素イオン注入を行なう理由は、ゲート電極を形成してか
らでは、ゲート電極直下の素子分離が不可能になること
に依る。
【００３７】図２（Ｂ）参照 ２−（３） プラズマＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅ
ｐｏｓｉｔｉｏｎ）法を適用することに依り、厚さが例
えば３０００〔Å〕のＳｉＯＮからなる絶縁膜２８を形
成する。
ｐｏｓｉｔｉｏｎ）法を適用することに依り、厚さが例
えば３０００〔Å〕のＳｉＯＮからなる絶縁膜２８を形
成する。
【００３８】２−（４） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、ゲート電極形成予定部分２７と一致する
開口２９Ａをもつレジスト膜２９を形成する。
ることに依り、ゲート電極形成予定部分２７と一致する
開口２９Ａをもつレジスト膜２９を形成する。
【００３９】２−（５） エッチング・ガスをＣ2 Ｆ6 ／ＣＨＦ3 ／Ｈｅとするド
ライ・エッチング法を適用することに依り、レジスト膜
２９をマスクとしてＳｉＯＮからなる絶縁膜２８のエッ
チングを行なって、ゲート電極パターン、従って、ゲー
ト・リセス・パターンの開口を形成する。
ライ・エッチング法を適用することに依り、レジスト膜
２９をマスクとしてＳｉＯＮからなる絶縁膜２８のエッ
チングを行なって、ゲート電極パターン、従って、ゲー
ト・リセス・パターンの開口を形成する。
【００４０】２−（６） エッチング・ガスをＣＣｌ2 Ｆ2 とするドライ・エッチ
ング法を適用することに依り、キャップ層２５のエッチ
ングを行なってゲート・リセス２５Ａを形成する。尚、
このエッチングは、ＧａＡｓ／ＡｌＧａＡｓの選択エッ
チングとなるので、ＡｌＧａＡｓからなるキャリヤ供給
層２４の表面で自動的に停止する。
ング法を適用することに依り、キャップ層２５のエッチ
ングを行なってゲート・リセス２５Ａを形成する。尚、
このエッチングは、ＧａＡｓ／ＡｌＧａＡｓの選択エッ
チングとなるので、ＡｌＧａＡｓからなるキャリヤ供給
層２４の表面で自動的に停止する。
【００４１】図３（Ａ）参照 ３−（１） レジスト膜２９を残したままの状態で、真空蒸着法を適
用することに依り、厚さが例えば３０００〔Å〕のＡｌ
膜を形成する。
用することに依り、厚さが例えば３０００〔Å〕のＡｌ
膜を形成する。
【００４２】３−（２） 全体をレジスト剥離液中に浸漬し、レジスト膜２９をＡ
ｌ膜と共に除去するリフト・オフ法を適用してＡｌ膜の
パターニングを行い、ゲート電極３０を形成する。
ｌ膜と共に除去するリフト・オフ法を適用してＡｌ膜の
パターニングを行い、ゲート電極３０を形成する。
【００４３】図３（Ｂ）及び図５（Ｂ）参照 ３−（３） レジスト・プロセスを適用して、素子分離領域形成予定
部分に開口３１Ａをもつレジスト膜３１を形成する。
部分に開口３１Ａをもつレジスト膜３１を形成する。
【００４４】３−（４） イオン注入法を適用することに依り、ドーズ量を例えば
２×１０12〔cm-2〕とし、また、イオン加速エネルギを
例えば１５０〔ｋｅＶ〕として、レジスト膜３１をマス
クに酸素イオンの打ち込みを行ない、表面からバッファ
層２２に達する深さの素子分離領域３２を形成する。
２×１０12〔cm-2〕とし、また、イオン加速エネルギを
例えば１５０〔ｋｅＶ〕として、レジスト膜３１をマス
クに酸素イオンの打ち込みを行ない、表面からバッファ
層２２に達する深さの素子分離領域３２を形成する。
【００４５】図４参照 ４−（１） レジスト剥離液中に浸漬してレジスト膜３１を除去して
から、リソグラフィ技術のレジスト・プロセス、及び、
エッチング・ガスをＣ2 Ｆ6 ／ＣＨＦ3 ／Ｈｅとするド
ライ・エッチング法を適用することに依り、ＳｉＯＮか
らなる絶縁膜２８のエッチングを行なって電極コンタク
ト窓２８Ａを形成する。
から、リソグラフィ技術のレジスト・プロセス、及び、
エッチング・ガスをＣ2 Ｆ6 ／ＣＨＦ3 ／Ｈｅとするド
ライ・エッチング法を適用することに依り、ＳｉＯＮか
らなる絶縁膜２８のエッチングを行なって電極コンタク
ト窓２８Ａを形成する。
【００４６】４−（２） 電極コンタクト窓２８Ａを形成する為のマスクとして用
いたレジスト膜を残した状態で真空蒸着法を適用するこ
とに依り、厚さが例えば３５０〔Å〕／２５００〔Å〕
であるＡｕＧｅ／Ａｕ膜を形成する。
いたレジスト膜を残した状態で真空蒸着法を適用するこ
とに依り、厚さが例えば３５０〔Å〕／２５００〔Å〕
であるＡｕＧｅ／Ａｕ膜を形成する。
【００４７】４−（３） 全体をレジスト剥離液中に浸漬し、レジスト膜をＡｕＧ
ｅ／Ａｕ膜と共に除去するリフト・オフ法を適用し、Ａ
ｕＧｅ／Ａｕ膜のパターニングを行い、ソース電極３３
及びドレイン電極３４を形成する。
ｅ／Ａｕ膜と共に除去するリフト・オフ法を適用し、Ａ
ｕＧｅ／Ａｕ膜のパターニングを行い、ソース電極３３
及びドレイン電極３４を形成する。
【００４８】前記説明した工程を経て完成された半導体
装置に於いては、活性領域面積が異なり、また、ゲート
・リセスの面積が異なっても、ゲート・リセスの深さは
均一であることが確認された。
装置に於いては、活性領域面積が異なり、また、ゲート
・リセスの面積が異なっても、ゲート・リセスの深さは
均一であることが確認された。
【００４９】
【発明の効果】本発明に依る半導体装置の製造方法に於
いては、所要各半導体層が成長された半導体基板をエッ
チングしてゲート・リセスを形成する工程と、その後、
独立した素子領域である活性領域を画成する為の素子分
離領域を形成する工程とが含まれる。
いては、所要各半導体層が成長された半導体基板をエッ
チングしてゲート・リセスを形成する工程と、その後、
独立した素子領域である活性領域を画成する為の素子分
離領域を形成する工程とが含まれる。
【００５０】前記構成を採ることに依り、素子領域面積
の大きさ、或いは、ゲート・リセス面積の大きさに依存
してゲート・リセス・エッチング深さに相違を生ずるこ
とはなくなり、常に、均一の深さのゲート・リセスを再
現性良く形成することができるので、回路内に存在する
素子間でゲートしきい値電圧が相違することはなくな
り、また、プロセス・モニタ用素子に依って回路内素子
のゲートしきい値電圧をモニタできないといった問題も
解消され、更に、例えばＧａＡｓ／ＡｌＧａＡｓのエッ
チング選択比も向上する。
の大きさ、或いは、ゲート・リセス面積の大きさに依存
してゲート・リセス・エッチング深さに相違を生ずるこ
とはなくなり、常に、均一の深さのゲート・リセスを再
現性良く形成することができるので、回路内に存在する
素子間でゲートしきい値電圧が相違することはなくな
り、また、プロセス・モニタ用素子に依って回路内素子
のゲートしきい値電圧をモニタできないといった問題も
解消され、更に、例えばＧａＡｓ／ＡｌＧａＡｓのエッ
チング選択比も向上する。
【図１】本発明の原理を説明する為の工程要所に於ける
半導体装置を表す要部切断側面図である。
半導体装置を表す要部切断側面図である。
【図２】本発明に於ける実施の形態１を説明する為の工
程要所に於ける半導体装置を表す要部切断側面図であ
る。
程要所に於ける半導体装置を表す要部切断側面図であ
る。
【図３】本発明に於ける実施の形態１を説明する為の工
程要所に於ける半導体装置を表す要部切断側面図であ
る。
程要所に於ける半導体装置を表す要部切断側面図であ
る。
【図４】本発明に於ける実施の形態１を説明する為の工
程要所に於ける半導体装置を表す要部切断側面図であ
る。
程要所に於ける半導体装置を表す要部切断側面図であ
る。
【図５】本発明に於ける実施の形態１を説明する為の工
程要所に於ける半導体装置を表す要部切断斜面図であ
る。
程要所に於ける半導体装置を表す要部切断斜面図であ
る。
【図６】従来の技術を説明する為の工程要所に於けるＨ
ＥＭＴ集積回路装置の要部切断側面図である。
ＥＭＴ集積回路装置の要部切断側面図である。
２１ 基板 ２２ バッファ層 ２３ チャネル層 ２４ キャリヤ供給層（電子供給層） ２５ キャップ層 ２５Ａ ゲート・リセス ２６ 活性領域 ２７ ゲート電極形成予定部分 ２７Ａ及び２７Ｂ 活性領域２６の外に在る部分 ２８ 絶縁膜 ２８Ａ 電極コンタクト窓 ２９ レジスト膜 ３０ ゲート電極 ３１ レジスト膜 ３１Ａ 開口 ３２ 素子分離領域 ３３ ソース電極 ３４ ドレイン電極
Claims (1)
- 【請求項１】所要各半導体層が成長された半導体基板を
エッチングしてゲート・リセスを形成する工程と、 その後、独立した素子領域である活性領域を画成する為
の素子分離領域を形成する工程とが含まれてなることを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5005997A JPH10247655A (ja) | 1997-03-05 | 1997-03-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5005997A JPH10247655A (ja) | 1997-03-05 | 1997-03-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10247655A true JPH10247655A (ja) | 1998-09-14 |
Family
ID=12848438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5005997A Withdrawn JPH10247655A (ja) | 1997-03-05 | 1997-03-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10247655A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007227449A (ja) * | 2006-02-21 | 2007-09-06 | Oki Electric Ind Co Ltd | Ｉｉｉ族窒化物半導体高電子移動度トランジスタの製造方法 |
| US7989883B1 (en) | 2005-08-11 | 2011-08-02 | National Semiconductor Corporation | System and method for providing a poly cap and a no field oxide area to prevent formation of a vertical bird's beak structure in the manufacture of a semiconductor device |
-
1997
- 1997-03-05 JP JP5005997A patent/JPH10247655A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7989883B1 (en) | 2005-08-11 | 2011-08-02 | National Semiconductor Corporation | System and method for providing a poly cap and a no field oxide area to prevent formation of a vertical bird's beak structure in the manufacture of a semiconductor device |
| JP2007227449A (ja) * | 2006-02-21 | 2007-09-06 | Oki Electric Ind Co Ltd | Ｉｉｉ族窒化物半導体高電子移動度トランジスタの製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040511 |