JPH033936B2 - - Google Patents
Info
- Publication number
- JPH033936B2 JPH033936B2 JP59144367A JP14436784A JPH033936B2 JP H033936 B2 JPH033936 B2 JP H033936B2 JP 59144367 A JP59144367 A JP 59144367A JP 14436784 A JP14436784 A JP 14436784A JP H033936 B2 JPH033936 B2 JP H033936B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- etching
- transistor portion
- semiconductor layer
- type transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000005530 etching Methods 0.000 claims description 84
- 239000004065 semiconductor Substances 0.000 claims description 82
- 238000000034 method Methods 0.000 claims description 56
- 238000001312 dry etching Methods 0.000 claims description 17
- 238000004519 manufacturing process Methods 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 9
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 34
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 30
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 28
- 229920002120 photoresistant polymer Polymers 0.000 description 21
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 16
- 235000012239 silicon dioxide Nutrition 0.000 description 15
- 239000000377 silicon dioxide Substances 0.000 description 15
- 238000001039 wet etching Methods 0.000 description 14
- 230000015572 biosynthetic process Effects 0.000 description 8
- 230000005669 field effect Effects 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 238000007740 vapor deposition Methods 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 238000005275 alloying Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 230000005533 two-dimensional electron gas Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Bipolar Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、２次元電子ガス（2DEG）層を利用
することに依り高速化した電界効果型トランジス
タを用いてエンハンスメント／デイプレツシヨン
（enhancement／depletion：Ｅ／Ｄ）構成とした
半導体装置を製造する方法の改良に関する。
することに依り高速化した電界効果型トランジス
タを用いてエンハンスメント／デイプレツシヨン
（enhancement／depletion：Ｅ／Ｄ）構成とした
半導体装置を製造する方法の改良に関する。
一般に、この種の電界効果型トランジスタに於
いては、半絶縁性GaAs基板上に形成されたア
ン・ドープGaAsチヤネル層及びその上に形成さ
れたｎ型AlGaAs電子供給層を備えていて、その
閾値電圧Vthは前記アン・ドープGaAsチヤネル
層とゲート電極接合面との間に存在する前記ｎ型
AlGaAs電子供給層を含む半導体層の厚さで決定
される。
いては、半絶縁性GaAs基板上に形成されたア
ン・ドープGaAsチヤネル層及びその上に形成さ
れたｎ型AlGaAs電子供給層を備えていて、その
閾値電圧Vthは前記アン・ドープGaAsチヤネル
層とゲート電極接合面との間に存在する前記ｎ型
AlGaAs電子供給層を含む半導体層の厚さで決定
される。
また、これとは別に、現今の論理回路に於いて
は、Ｅ／Ｄ構成の半導体装置は不可欠と言つて良
い。そして、このＥ／Ｄ構成の半導体装置に於い
ては、勿論、Ｅモードの閾値電圧Vthを有する電
界効果型トランジスタとＤモードの閾値電圧Vth
を有する電界効果型トランジスタとが同一基板上
に形成されなければならない。
は、Ｅ／Ｄ構成の半導体装置は不可欠と言つて良
い。そして、このＥ／Ｄ構成の半導体装置に於い
ては、勿論、Ｅモードの閾値電圧Vthを有する電
界効果型トランジスタとＤモードの閾値電圧Vth
を有する電界効果型トランジスタとが同一基板上
に形成されなければならない。
従つて、2DEG層を利用して高速化した電界効
果型トランジスタを用いてＥ／Ｄ構成の半導体装
置を得ようとする場合、前記閾値電圧の関係か
ら、シヨツトキ・ゲート電極と半導体層とがコン
タクトしている部分の深さが相違する２種類の電
果効果型トランジスタを同一基板上に作り込むこ
とが必要とされる。
果型トランジスタを用いてＥ／Ｄ構成の半導体装
置を得ようとする場合、前記閾値電圧の関係か
ら、シヨツトキ・ゲート電極と半導体層とがコン
タクトしている部分の深さが相違する２種類の電
果効果型トランジスタを同一基板上に作り込むこ
とが必要とされる。
このような半導体装置を製造するに際し、当
初、実施された従来技術では、エンハンスメント
型トランジスタ部分を加工する場合、CCl2F2含
有ガスをエツチヤントとする選択ドライ・エツチ
ング法を適用している為、閾値電圧の制御性及び
均一性は良好であるが、デイプレツシヨン型トラ
ンジスタ部分を加工する場合、選択性がないウエ
ツト・エツチング法を適用している為、制御性及
び均一性ともに良好でない旨の欠点があつた。
初、実施された従来技術では、エンハンスメント
型トランジスタ部分を加工する場合、CCl2F2含
有ガスをエツチヤントとする選択ドライ・エツチ
ング法を適用している為、閾値電圧の制御性及び
均一性は良好であるが、デイプレツシヨン型トラ
ンジスタ部分を加工する場合、選択性がないウエ
ツト・エツチング法を適用している為、制御性及
び均一性ともに良好でない旨の欠点があつた。
このような欠点を解消する為、次に説明するよ
うな技術が提供された。
うな技術が提供された。
第１５図はこの種の半導体装置を表す要部切断
側面図である。
側面図である。
図に於いて、１は半絶縁性GaAs基板、２はア
ン・ドープGaAsチヤネル層、３はｎ型AlGaAs
層電子供給層、４はｎ型GaAs層、５はｎ型
AlGaAs層、６はｎ型GaAsコンタクト層、７は
Ｅ／Ｄ間絶縁用溝、８，９，１０，１１はオーミ
ツク・コンタクト電極、１２及び１３はシヨツト
キ・コンタクト・ゲート電極、１４は2DEG層、
Ｅはエンハンスメント型トランジスタ部分、Ｄは
デイプレツシヨン型トランジスタ部分をそれぞれ
示している。
ン・ドープGaAsチヤネル層、３はｎ型AlGaAs
層電子供給層、４はｎ型GaAs層、５はｎ型
AlGaAs層、６はｎ型GaAsコンタクト層、７は
Ｅ／Ｄ間絶縁用溝、８，９，１０，１１はオーミ
ツク・コンタクト電極、１２及び１３はシヨツト
キ・コンタクト・ゲート電極、１４は2DEG層、
Ｅはエンハンスメント型トランジスタ部分、Ｄは
デイプレツシヨン型トランジスタ部分をそれぞれ
示している。
この半導体装置を製造する場合、最も問題とな
るのは、前記したように、シヨツトキ・ゲート電
極１２及び１３をｎ型AlGaAs層５に、そして、
シヨツトキ・コンタクト・ゲート電極１３をｎ型
AlGaAs電子供給層３にそれぞれコンタクトさせ
る為、凹所を形成することである。
るのは、前記したように、シヨツトキ・ゲート電
極１２及び１３をｎ型AlGaAs層５に、そして、
シヨツトキ・コンタクト・ゲート電極１３をｎ型
AlGaAs電子供給層３にそれぞれコンタクトさせ
る為、凹所を形成することである。
従来技術で前記半導体装置を製造する場合の工
程は次の通りである。
程は次の通りである。
最初、エンハンスメント型トランジスタ部分Ｅ
について凹所形成を行う。それには、先ず、ゲー
ト部のパターニングを行い、ｎ型GaAsコンタク
ト層６の表面からｎ型AlGaAs層５が抜けるとこ
ろまでウエツト・エツチングを行い、次に、同じ
フオト・レジスト膜を用いてデイプレツシヨン型
トランジスタ部分に於けるゲート部のパターニン
グを行い、エンハンスメント型トランジスタ部分
Ｅ及びデイプレツシヨン型トランジスタ部分Ｄの
選択ドライ・エツチングを行うが、そのエツチン
グは、エンハンスメント型トランジスタ部分Ｅに
於いてはｎ型AlGaAs電子供給層３で停止し、ま
た、デイプレツシヨン型トランジスタ部分Ｄに於
いてはｎ型AlGaAs層５で停止する。
について凹所形成を行う。それには、先ず、ゲー
ト部のパターニングを行い、ｎ型GaAsコンタク
ト層６の表面からｎ型AlGaAs層５が抜けるとこ
ろまでウエツト・エツチングを行い、次に、同じ
フオト・レジスト膜を用いてデイプレツシヨン型
トランジスタ部分に於けるゲート部のパターニン
グを行い、エンハンスメント型トランジスタ部分
Ｅ及びデイプレツシヨン型トランジスタ部分Ｄの
選択ドライ・エツチングを行うが、そのエツチン
グは、エンハンスメント型トランジスタ部分Ｅに
於いてはｎ型AlGaAs電子供給層３で停止し、ま
た、デイプレツシヨン型トランジスタ部分Ｄに於
いてはｎ型AlGaAs層５で停止する。
然しながら、この技術に於いても欠点の存在が
認められた。
認められた。
即ち、エンハンスメント型トランジスタ部分Ｅ
に於いて、ウエツト・エツチング法を適用してｎ
型GaAsコンタクト層６及びｎ型AlGaAs層５
（エツチング停止層）を除去することでｎ型
GaAs層４（閾値電圧制御層）を表出させる場
合、例えば、通常の通り、ｎ型GaAsコンタクト
層６の厚さが400〔Å〕、ｎ型AlGaAs層５の厚さ
が30〔Å〕、ｎ型GaAs層４の厚さ100〔Å〕である
とすると、エツチングの深さは430〔Å〕であり、
そして、エツチングの余裕は100〔Å〕となる。従
つて、、例えば、直径約５〔cm〕（２吋）のウエハ
全面に亙り、前記ウエツト・エツチングをｎ型
GaAs層４の表面で停止させることは容易でな
く、特に、ゲート電極長が１〔μｍ〕程度になつ
てくるとエツチング・スピードが変化するので、
エツチングの制御は困難となる。
に於いて、ウエツト・エツチング法を適用してｎ
型GaAsコンタクト層６及びｎ型AlGaAs層５
（エツチング停止層）を除去することでｎ型
GaAs層４（閾値電圧制御層）を表出させる場
合、例えば、通常の通り、ｎ型GaAsコンタクト
層６の厚さが400〔Å〕、ｎ型AlGaAs層５の厚さ
が30〔Å〕、ｎ型GaAs層４の厚さ100〔Å〕である
とすると、エツチングの深さは430〔Å〕であり、
そして、エツチングの余裕は100〔Å〕となる。従
つて、、例えば、直径約５〔cm〕（２吋）のウエハ
全面に亙り、前記ウエツト・エツチングをｎ型
GaAs層４の表面で停止させることは容易でな
く、特に、ゲート電極長が１〔μｍ〕程度になつ
てくるとエツチング・スピードが変化するので、
エツチングの制御は困難となる。
また、この従来の技術に於いては、２回のマス
ク露光工程が必要である。即ち、エンハンスメン
ト型トランジスタ部分Ｅに於けるウエツト・エツ
チングの為のマスク露光と、エンハンスメント型
トランジスタ部分Ｅに於いてはｎ型GaAs層４
を、そして、デイプレツシヨン型トランジスタ部
分Ｄに於いてはｎ型GaAsコンタクト層６をそれ
ぞれ選択的にドライ・エツチングする為のマスク
露光である。従つて、エンハンスメント型トラン
ジスタ部分Ｅのゲート形成領域に対しては、マス
ク露光工程が２度に亙つて実施されることになつ
て、二度目の露光の際にゲートが拡大されてしま
う旨の欠点がある。
ク露光工程が必要である。即ち、エンハンスメン
ト型トランジスタ部分Ｅに於けるウエツト・エツ
チングの為のマスク露光と、エンハンスメント型
トランジスタ部分Ｅに於いてはｎ型GaAs層４
を、そして、デイプレツシヨン型トランジスタ部
分Ｄに於いてはｎ型GaAsコンタクト層６をそれ
ぞれ選択的にドライ・エツチングする為のマスク
露光である。従つて、エンハンスメント型トラン
ジスタ部分Ｅのゲート形成領域に対しては、マス
ク露光工程が２度に亙つて実施されることになつ
て、二度目の露光の際にゲートが拡大されてしま
う旨の欠点がある。
前記説明した技術は、いずれも、凹所の形成及
びゲート電極の形成をエンハンスメント型トラン
ジスタ部分Ｅとデイプレツシヨン型トランジスタ
部分Ｄとについて同時に行つているが、これを
各々別個に行つて、前記諸欠点を解消しようとす
る試みもなされている。
びゲート電極の形成をエンハンスメント型トラン
ジスタ部分Ｅとデイプレツシヨン型トランジスタ
部分Ｄとについて同時に行つているが、これを
各々別個に行つて、前記諸欠点を解消しようとす
る試みもなされている。
然しながら、このようにすると、工程が複雑化
したり、ゲート電極同志を接続することが困難に
なつたりする欠点がある。
したり、ゲート電極同志を接続することが困難に
なつたりする欠点がある。
本発明は、2DEGを利用して高速化した電界効
果型トランジスタからなり、且つ、エンハンスメ
ント型トランジスタ部分の閾値電圧及びデイプレ
ツシヨン型トランジスタ部分の閾値電圧が正確に
制御されたＥ／Ｄ構成を有する改良された半導体
装置を提供し、また、該半導体装置を製造するに
際して、ゲート部分の作製を簡単な工程で、しか
も、エンハンスメント型トランジスタ部分もデイ
プレツシヨン型トランジスタ部分も同時に且つ精
度良く形成することができるようにする。
果型トランジスタからなり、且つ、エンハンスメ
ント型トランジスタ部分の閾値電圧及びデイプレ
ツシヨン型トランジスタ部分の閾値電圧が正確に
制御されたＥ／Ｄ構成を有する改良された半導体
装置を提供し、また、該半導体装置を製造するに
際して、ゲート部分の作製を簡単な工程で、しか
も、エンハンスメント型トランジスタ部分もデイ
プレツシヨン型トランジスタ部分も同時に且つ精
度良く形成することができるようにする。
本発明に於ける半導体装置の製造方法に於いて
は、基板上にチヤネル層となるノン・ドープの第
１の半導体層と、キヤリヤ供給層となる第２の半
導体層と、デプレツシヨン型（以下、Ｄ型と称
す）トランジスタ部分の閾値電圧制御層となる第
３の半導体層と、エツチング停止層となる第４の
半導体層と、コンタクト層となる第５の半導体層
とを順に成長させる工程と、全面に絶縁膜を形成
した後、該絶縁膜上にエンハンスメント型（以
下、Ｅ型と称する）トランジスタ部分のゲートに
対応する開口及び前記Ｄ型トランジスタ部分のゲ
ートに対応する開口を有するマスク膜を形成する
工程と、Ｅ型トランジスタ部分の前記開口を介し
て前記絶縁膜を選択的に除去し、前記第５の半導
体層を露出する工程と、エツチング停止層のエツ
チング速度よりもコンタクト層のエツチング速度
が極めて大きい選択ドライ・エツチング法に依
り、Ｅ型トランジスタ部分の前記開口を介して、
Ｅ型トランジスタ部分の前記第４の半導体層を露
出させる工程と、前記開口を介して、コンタクト
層及び閾値電圧制御層のエツチング速度よりも絶
縁膜及びエツチング停止層のエツチング速度が大
きいエツチングを施し、Ｅ型トランジスタ部分に
於いては前記第３の半導体層を、Ｄ型トランジス
タ部分に於いては前記第５の半導体層をそれぞれ
露出させる工程と、エツチング停止層及びキヤリ
ヤ供給層のエツチング速度よりもコンタクト層及
び閾値電圧電圧制御層のエツチング速度が極めて
大きい選択ドライ・エツチング法に依り、前記開
口を介して、Ｅ型トランジスタ部分に於いては前
記第２の半導体層を、Ｄ型トランジスタ部分に於
いては前記第４の半導体層をそれぞれ露出させる
工程と、Ｅ型トランジスタ部分に於いては前記第
２の半導体層上に、Ｄ型トランジスタ部分に於い
ては前記第４の半導体層上にそれぞれゲート電極
を形成する工程とを有している。
は、基板上にチヤネル層となるノン・ドープの第
１の半導体層と、キヤリヤ供給層となる第２の半
導体層と、デプレツシヨン型（以下、Ｄ型と称
す）トランジスタ部分の閾値電圧制御層となる第
３の半導体層と、エツチング停止層となる第４の
半導体層と、コンタクト層となる第５の半導体層
とを順に成長させる工程と、全面に絶縁膜を形成
した後、該絶縁膜上にエンハンスメント型（以
下、Ｅ型と称する）トランジスタ部分のゲートに
対応する開口及び前記Ｄ型トランジスタ部分のゲ
ートに対応する開口を有するマスク膜を形成する
工程と、Ｅ型トランジスタ部分の前記開口を介し
て前記絶縁膜を選択的に除去し、前記第５の半導
体層を露出する工程と、エツチング停止層のエツ
チング速度よりもコンタクト層のエツチング速度
が極めて大きい選択ドライ・エツチング法に依
り、Ｅ型トランジスタ部分の前記開口を介して、
Ｅ型トランジスタ部分の前記第４の半導体層を露
出させる工程と、前記開口を介して、コンタクト
層及び閾値電圧制御層のエツチング速度よりも絶
縁膜及びエツチング停止層のエツチング速度が大
きいエツチングを施し、Ｅ型トランジスタ部分に
於いては前記第３の半導体層を、Ｄ型トランジス
タ部分に於いては前記第５の半導体層をそれぞれ
露出させる工程と、エツチング停止層及びキヤリ
ヤ供給層のエツチング速度よりもコンタクト層及
び閾値電圧電圧制御層のエツチング速度が極めて
大きい選択ドライ・エツチング法に依り、前記開
口を介して、Ｅ型トランジスタ部分に於いては前
記第２の半導体層を、Ｄ型トランジスタ部分に於
いては前記第４の半導体層をそれぞれ露出させる
工程と、Ｅ型トランジスタ部分に於いては前記第
２の半導体層上に、Ｄ型トランジスタ部分に於い
ては前記第４の半導体層上にそれぞれゲート電極
を形成する工程とを有している。
前記手段を採ることに依り、エンハンスメント
型トランジスタ部分に於ける閾値電圧制御層の表
出は、エツチング停止層のみをエツチングするこ
とで実現され、この際、エツチングの深さは例え
ば30〔Å〕、即ち、エツチング停止層の厚さであ
り、そして、エツチングの余裕は例えば100〔Å〕
であることから、エツチング深さに対するエツチ
ングの余裕は大きいので、ウエハ全面に亙つて閾
値電圧制御層を容易に表出させることができ、そ
して、閾値電圧制御層のエツチング速度よりも、
エツチング停止層のエツチング速度が大きいエツ
チングを施すことで該閾値電圧制御層を表出して
いるので、精度が高いエツチングを行うことが可
能である。
型トランジスタ部分に於ける閾値電圧制御層の表
出は、エツチング停止層のみをエツチングするこ
とで実現され、この際、エツチングの深さは例え
ば30〔Å〕、即ち、エツチング停止層の厚さであ
り、そして、エツチングの余裕は例えば100〔Å〕
であることから、エツチング深さに対するエツチ
ングの余裕は大きいので、ウエハ全面に亙つて閾
値電圧制御層を容易に表出させることができ、そ
して、閾値電圧制御層のエツチング速度よりも、
エツチング停止層のエツチング速度が大きいエツ
チングを施すことで該閾値電圧制御層を表出して
いるので、精度が高いエツチングを行うことが可
能である。
また、マスクの露光については、まず、Ｅ型ト
ランジスタ部分のゲートに対応する領域の絶縁膜
のみを除去してコンタクト層を表出させ、且つ、
Ｄ型トランジスタ部分のゲートに対応する領域の
絶縁膜は除去されないようにしていることから、
マスク露光工程が従来技術に比較して１回少なく
なる。従つて、一度のマスク工程に依り、Ｅ／Ｄ
両モードのトランジスタについて、ゲート部分を
同時に且つ精度良く形成することが可能であり、
エンハンスメント型トランジスタ部分及びデプレ
ツシヨン型トランジスタ部分それぞれの閾値電圧
は正確に制御される。
ランジスタ部分のゲートに対応する領域の絶縁膜
のみを除去してコンタクト層を表出させ、且つ、
Ｄ型トランジスタ部分のゲートに対応する領域の
絶縁膜は除去されないようにしていることから、
マスク露光工程が従来技術に比較して１回少なく
なる。従つて、一度のマスク工程に依り、Ｅ／Ｄ
両モードのトランジスタについて、ゲート部分を
同時に且つ精度良く形成することが可能であり、
エンハンスメント型トランジスタ部分及びデプレ
ツシヨン型トランジスタ部分それぞれの閾値電圧
は正確に制御される。
発明の実施例
第１図乃至第８図は本発明一実施例を解説する
為の工程要所に於ける半導体装置の要部切断側面
図であり、以下、これ等の図を参照しつつ説明す
る。
為の工程要所に於ける半導体装置の要部切断側面
図であり、以下、これ等の図を参照しつつ説明す
る。
第２図参照
(a) 分子線エピタキシヤル成長（molecular
beam epitaxy：MBE）法或いはMOCVD
（metal organichemical vapour deposition）
法などの技法を適宜選択して採用することに依
り、半絶縁性GaAs基板２１上にチヤネル層と
なるアン・ドープGaAs層２２（第１の半導体
層）、電子供給層となるｎ型AlGaAs層２３
（第２の半導体層）、デイプレツシヨン型トラン
ジスタ部分に於ける閾値電圧制御層となるｎ型
GaAs層２４（第３の半導体層）、エツチング
停止層であるｎ型AlGaAs層２５（第４の半導
体層）、オーミツク・コンタクト可能な層であ
るｎ型GaAs層２６（第５の半導体層）をそれ
ぞれ成長させる。
beam epitaxy：MBE）法或いはMOCVD
（metal organichemical vapour deposition）
法などの技法を適宜選択して採用することに依
り、半絶縁性GaAs基板２１上にチヤネル層と
なるアン・ドープGaAs層２２（第１の半導体
層）、電子供給層となるｎ型AlGaAs層２３
（第２の半導体層）、デイプレツシヨン型トラン
ジスタ部分に於ける閾値電圧制御層となるｎ型
GaAs層２４（第３の半導体層）、エツチング
停止層であるｎ型AlGaAs層２５（第４の半導
体層）、オーミツク・コンタクト可能な層であ
るｎ型GaAs層２６（第５の半導体層）をそれ
ぞれ成長させる。
この場合に於ける各半導体層に於けるデータ
は次の通りである。
は次の通りである。
(1) 第２の半導体層であるｎ型AlGaAs層２３
について 厚さ：300〔Å〕 ドナ濃度：２×1018〔cm-3〕 (2) 第３の半導体層であるｎ型GaAs層２４に
ついて 厚さ：100〔Å〕 ドナ濃度：２×1018〔cm-3〕 (3) 第４の半導体層であるｎ型AlGaAs層２５
について 厚さ：30〔Å〕 ドナ濃度：２×1018〔cm-3〕 (4) 第５の半導体層であるｎ型GaAs層２６に
ついて 厚さ：400〔Å〕 ドナ濃度：２×1018〔cm-3〕 第３図参照 (b) 例えば、フツ化水素酸系エツチング液を用い
たウエツト・エツチング法を適用することに依
り、エンハンスメント型トランジスタ部分Ｅと
デイプレツシヨン型トランジスタ部分Ｄとを絶
縁分離する為のメサ・エツチングを行う。尚、
この工程に於いて、イオン注入法を適用するこ
とに依り、素子間絶縁分離を行つても良い。
について 厚さ：300〔Å〕 ドナ濃度：２×1018〔cm-3〕 (2) 第３の半導体層であるｎ型GaAs層２４に
ついて 厚さ：100〔Å〕 ドナ濃度：２×1018〔cm-3〕 (3) 第４の半導体層であるｎ型AlGaAs層２５
について 厚さ：30〔Å〕 ドナ濃度：２×1018〔cm-3〕 (4) 第５の半導体層であるｎ型GaAs層２６に
ついて 厚さ：400〔Å〕 ドナ濃度：２×1018〔cm-3〕 第３図参照 (b) 例えば、フツ化水素酸系エツチング液を用い
たウエツト・エツチング法を適用することに依
り、エンハンスメント型トランジスタ部分Ｅと
デイプレツシヨン型トランジスタ部分Ｄとを絶
縁分離する為のメサ・エツチングを行う。尚、
この工程に於いて、イオン注入法を適用するこ
とに依り、素子間絶縁分離を行つても良い。
第４図参照
(c) 化学気相堆積（chemical vapour
deposition：CVD）法を適用することに依り、
二酸化シリコン（SiO2）膜２７を厚さ例えば
3000〔Å〕程度に形成する。
deposition：CVD）法を適用することに依り、
二酸化シリコン（SiO2）膜２７を厚さ例えば
3000〔Å〕程度に形成する。
(d) CVD法を適用することに依り、窒化シリコ
ン（Si3N4）膜２８を厚さ例えば1000〔Å〕程
度に形成する。
ン（Si3N4）膜２８を厚さ例えば1000〔Å〕程
度に形成する。
(e) 例えば、エツチヤントとしてCF4を用いたド
ライ・エツチング法を適用することに依り、フ
オト・レジスト膜（図示せず）をマスクとして
窒化シリコン膜２８のパターニングを行い、エ
ンハンスメント型トランジスタ部分Ｅに開口２
８Ａを形成して二酸化シリコン膜２７の一部を
表出させる。
ライ・エツチング法を適用することに依り、フ
オト・レジスト膜（図示せず）をマスクとして
窒化シリコン膜２８のパターニングを行い、エ
ンハンスメント型トランジスタ部分Ｅに開口２
８Ａを形成して二酸化シリコン膜２７の一部を
表出させる。
第５図参照
(f) 例えば、フツ素化水素酸系エツチング液を用
いたウエツト・エツチング液を適用することに
依り、フオト・レジスト膜（図示せず）をマス
クとして二酸化シリコン膜２７のパターニング
を行い電極コンタクト窓を形成する。
いたウエツト・エツチング液を適用することに
依り、フオト・レジスト膜（図示せず）をマス
クとして二酸化シリコン膜２７のパターニング
を行い電極コンタクト窓を形成する。
(g) 前記二酸化シリコン膜２７のパターニングを
行つた際に形成したフオト・レジスト膜をその
まま残しておき、蒸着法を適用することに依
り、Au・Ge／Auからなる電極金属膜を形成
する。
行つた際に形成したフオト・レジスト膜をその
まま残しておき、蒸着法を適用することに依
り、Au・Ge／Auからなる電極金属膜を形成
する。
(h) 前記フオト・レジスト膜を溶解して除去する
ことに依り、前記電極金属膜のリフト・オフに
依るパターニングを行い、引続き合金化を行う
ことに依り、オーミツク・コンタクト電極２
９，３０，３１，３２を形成する。
ことに依り、前記電極金属膜のリフト・オフに
依るパターニングを行い、引続き合金化を行う
ことに依り、オーミツク・コンタクト電極２
９，３０，３１，３２を形成する。
第６図参照
(i) フオト・レジスト膜３３を形成し、エンハン
スメント型トランジスタ部分Ｅ及びデイプレツ
シヨン型トランジスタ部分Ｄのそれぞれに於け
るゲート電極形成用の凹所を作成する為の開口
３４Ｅ及び３４Ｄを形成する。
スメント型トランジスタ部分Ｅ及びデイプレツ
シヨン型トランジスタ部分Ｄのそれぞれに於け
るゲート電極形成用の凹所を作成する為の開口
３４Ｅ及び３４Ｄを形成する。
第７図参照
(j) エツチヤントをフツ化水素酸系エツチング液
とするウエツト・エツチング法を適用すること
に依り、フオト・レジスト膜３３をマスクとし
て二酸化シリコン膜２７のエツチングを行い、
開口２７Ｅを形成する。
とするウエツト・エツチング法を適用すること
に依り、フオト・レジスト膜３３をマスクとし
て二酸化シリコン膜２７のエツチングを行い、
開口２７Ｅを形成する。
(k) CCl2F2含有ガスをエツチヤントとする選択
ドライ・エツチング法を適用することに依り、
フオト・レジスト膜３３をマスクとして、エン
ハンスメント型トランジスタ部分Ｅではｎ型
GaAs層２６のエツチングを行い、凹所３５Ｅ
を形成する。
ドライ・エツチング法を適用することに依り、
フオト・レジスト膜３３をマスクとして、エン
ハンスメント型トランジスタ部分Ｅではｎ型
GaAs層２６のエツチングを行い、凹所３５Ｅ
を形成する。
この場合、エンハンスメント型トランジスタ
部分Ｅではｎ型AlGaAs層２５が、また、デイ
プレツシヨン型トランジスタ部分Ｄでは窒化シ
リコン膜２８がエツチング・ストツパになつて
いることは云うまでもない。
部分Ｅではｎ型AlGaAs層２５が、また、デイ
プレツシヨン型トランジスタ部分Ｄでは窒化シ
リコン膜２８がエツチング・ストツパになつて
いることは云うまでもない。
現在、本発明者等が実用化しているエツチン
グ技術に依ると、GaAsはAlGaAsに対し約200
倍の速度でエツチングすることができるので、
前記のエツチングに於いては、ｎ型AlGaAs電
子供給層２５の表面で自動的に停止すると考え
て良く、その制御性は極めて高い。
グ技術に依ると、GaAsはAlGaAsに対し約200
倍の速度でエツチングすることができるので、
前記のエツチングに於いては、ｎ型AlGaAs電
子供給層２５の表面で自動的に停止すると考え
て良く、その制御性は極めて高い。
第８図参照
(l) フツ化水素酸系エツチング液をエツチヤント
とするウエツト・エツチング法を適用すること
に依り、エンハンスメント型トランジスタ部分
Ｅではｎ型AlGaAs層２５の、また、デイプレ
ツシヨン型トランジスタ部分Ｄでは窒化シリコ
ン膜２８及び二酸化シリコン膜２６のエツチン
グを行い、凹所３４Ｅの延長及び開口２７Ｄの
形成を行い、GaAs層２４及び２６の表面を露
出させる。
とするウエツト・エツチング法を適用すること
に依り、エンハンスメント型トランジスタ部分
Ｅではｎ型AlGaAs層２５の、また、デイプレ
ツシヨン型トランジスタ部分Ｄでは窒化シリコ
ン膜２８及び二酸化シリコン膜２６のエツチン
グを行い、凹所３４Ｅの延長及び開口２７Ｄの
形成を行い、GaAs層２４及び２６の表面を露
出させる。
この場合のエツチングは、ｎ型AlGaAs層２
５が前記したように30〔Å〕の厚さしかなく、
極めて薄いので、その制御性は良好であり、そ
の下地が薄くてもエツチングが突き抜けてしま
うことはない。尚、ここで適用するエツチング
技術としては、ドライ・エツチング法を適用す
ることもできる。
５が前記したように30〔Å〕の厚さしかなく、
極めて薄いので、その制御性は良好であり、そ
の下地が薄くてもエツチングが突き抜けてしま
うことはない。尚、ここで適用するエツチング
技術としては、ドライ・エツチング法を適用す
ることもできる。
(m) CCl2F2含有ガスをエツチヤントとする選択
ドライ・エツチング法を適用することに依り、
エンハンスメント型トランジスタ部分Ｅではｎ
型GaAs層２４の、また、デイプレツシヨン型
トランジスタ部分Ｄではｎ型GaAs層２６のエ
ツチングを行い、凹所３４Ｅの延長及び凹所３
４Ｄの形成を行う。尚、このエツチングに対し
てｎ型AlGaAs層２３或いはｎ型AlGaAs層２
５の表面がストツパになることは云うまでもな
い。
ドライ・エツチング法を適用することに依り、
エンハンスメント型トランジスタ部分Ｅではｎ
型GaAs層２４の、また、デイプレツシヨン型
トランジスタ部分Ｄではｎ型GaAs層２６のエ
ツチングを行い、凹所３４Ｅの延長及び凹所３
４Ｄの形成を行う。尚、このエツチングに対し
てｎ型AlGaAs層２３或いはｎ型AlGaAs層２
５の表面がストツパになることは云うまでもな
い。
第１図参照
(n) 凹所３４Ｅ及び３４Ｄの形成にマスクとし
て用いたフオト・レジスト膜３３をそのまま残
した状態で、例えば蒸着法を適用することに依
り、アルミニウム（Al）膜を厚さ例えば3000
〔Å〕程度に形成する。
て用いたフオト・レジスト膜３３をそのまま残
した状態で、例えば蒸着法を適用することに依
り、アルミニウム（Al）膜を厚さ例えば3000
〔Å〕程度に形成する。
(o) 前記マスクとして用いたフオト・レジスト
膜３４を溶解して除去する。
膜３４を溶解して除去する。
これに依り、前記アルミニウム膜は、所謂、
リフト・オフ法で選択的に除去され、シヨツト
キ・コンタクト・ゲート電極３６及び３７が形
成される。
リフト・オフ法で選択的に除去され、シヨツト
キ・コンタクト・ゲート電極３６及び３７が形
成される。
ここに説明した実施例によれば、閾値電圧Vth
が正確に制御されたＥ／Ｄ構成の半導体装置を容
易に得ることが理解できよう。尚、前記ｎ型
GaAs層２４、ｎ型AlGaAs層２５、ｎ型GaAs層
２６等ついては、その導電型及びドーパント濃度
をこの種の半導体装置に於けるキヤツプ層として
の役割を果たす範囲で適宜に選択される。
が正確に制御されたＥ／Ｄ構成の半導体装置を容
易に得ることが理解できよう。尚、前記ｎ型
GaAs層２４、ｎ型AlGaAs層２５、ｎ型GaAs層
２６等ついては、その導電型及びドーパント濃度
をこの種の半導体装置に於けるキヤツプ層として
の役割を果たす範囲で適宜に選択される。
第９図乃至第１４図は本発明の他の実施例を解
説する為の工程要所に於ける半導体装置の要部切
断側面図であり、以下、これ等の図を参照しつつ
説明する。尚、各図では、第１図乃至第８図に関
して説明した部分と同部分は同記号で指示してあ
る。また、本実施例では、二酸化シリコン膜２７
を形成する迄は、第１図乃至第８図に関して説明
した実施例と同様であるから省略し、その次の段
階から説明する。
説する為の工程要所に於ける半導体装置の要部切
断側面図であり、以下、これ等の図を参照しつつ
説明する。尚、各図では、第１図乃至第８図に関
して説明した部分と同部分は同記号で指示してあ
る。また、本実施例では、二酸化シリコン膜２７
を形成する迄は、第１図乃至第８図に関して説明
した実施例と同様であるから省略し、その次の段
階から説明する。
第９図参照
(a) エツチヤントとしてフツ化水素酸系エツチン
グ液を用いたウエツト・エツチング法を適用す
ることに依り、フオト・レジスト膜（図示せ
ず）をマスクとしてエンハンスメント型トラン
ジスタ部分Ｅに於ける二酸化シリコン膜２７を
厚さ約1000〔Å〕程度に薄くする為のエツチン
グを行う。
グ液を用いたウエツト・エツチング法を適用す
ることに依り、フオト・レジスト膜（図示せ
ず）をマスクとしてエンハンスメント型トラン
ジスタ部分Ｅに於ける二酸化シリコン膜２７を
厚さ約1000〔Å〕程度に薄くする為のエツチン
グを行う。
第１０図参照
(b) 前記工程(a)で用いたフオト・レジスト膜を除
去し、新たにフオト・レジスト膜のマスク（図
示せず）形成し、エツチヤントとしてフツ化水
素酸系エツチング液を用いたウエツト・エツチ
ング法を適用することに依り、二酸化シリコン
膜２７のパターニングを行い電極コンタクト窓
を形成する。
去し、新たにフオト・レジスト膜のマスク（図
示せず）形成し、エツチヤントとしてフツ化水
素酸系エツチング液を用いたウエツト・エツチ
ング法を適用することに依り、二酸化シリコン
膜２７のパターニングを行い電極コンタクト窓
を形成する。
(c) 前記二酸化シリコン膜２７のパターニングを
行つた際に形成したフオト・レジスト膜をその
まま残しておき、蒸着法を適用することに依
り、Au・Ge／Auからなる電極金属膜を形成
する。
行つた際に形成したフオト・レジスト膜をその
まま残しておき、蒸着法を適用することに依
り、Au・Ge／Auからなる電極金属膜を形成
する。
(d) 前記フオト・レジスト膜を溶解して除去する
ことに依り、前記電極金属膜のリフト・オフに
依るパターニングを行い、引続き合金化を行う
ことに依り、オーミツク・コンタクト電極２
９，３０，３１，３２を形成する。
ことに依り、前記電極金属膜のリフト・オフに
依るパターニングを行い、引続き合金化を行う
ことに依り、オーミツク・コンタクト電極２
９，３０，３１，３２を形成する。
第１１図参照
(e) フオト・レジスト膜３３を形成し、エンハン
スメント型トランジスタ部分Ｅ及びデイプレツ
シヨン型トランジスタ部分Ｄのそれぞれに於け
るゲート電極形成用の凹所を作成する為の開口
３３Ｅ及び３３Ｄを形成する。
スメント型トランジスタ部分Ｅ及びデイプレツ
シヨン型トランジスタ部分Ｄのそれぞれに於け
るゲート電極形成用の凹所を作成する為の開口
３３Ｅ及び３３Ｄを形成する。
第１２図参照
(f) エツチヤントをフツ化水素酸系エツチング液
とするウエツト・エツチング法を適用すること
に依り、フオト・レジスト膜３３をマスクとし
て二酸化シリコン膜２７のエツチングを行い、
開口２７Ｅ及び凹所２７D′を形成する。
とするウエツト・エツチング法を適用すること
に依り、フオト・レジスト膜３３をマスクとし
て二酸化シリコン膜２７のエツチングを行い、
開口２７Ｅ及び凹所２７D′を形成する。
即ち、このエツチングはエンハンスメント型
トランジスタ部分Ｅに於ける二酸化シリコン膜
２７に開口２７Ｅを形成する時間だけ実施され
る。
トランジスタ部分Ｅに於ける二酸化シリコン膜
２７に開口２７Ｅを形成する時間だけ実施され
る。
(g) CCl2F2含有ガスをエツチヤントとする選択
ドライ・エツチング法を適用することに依り、
フオト・レジスト膜３３をマスクとして、エン
ハンスメント型トランジスタ部分Ｅに於けるｎ
型GaAs２６のエツチングを行い、凹所３４Ｅ
を形成する。
ドライ・エツチング法を適用することに依り、
フオト・レジスト膜３３をマスクとして、エン
ハンスメント型トランジスタ部分Ｅに於けるｎ
型GaAs２６のエツチングを行い、凹所３４Ｅ
を形成する。
この場合、エンハンスメント型トランジスタ
部分Ｅではｎ型AlGaAs層２５が、また、デイ
プレツシヨン型トランジスタ部分Ｄでは二酸化
シリコン膜２７がエツチング・ストツパになつ
ている。
部分Ｅではｎ型AlGaAs層２５が、また、デイ
プレツシヨン型トランジスタ部分Ｄでは二酸化
シリコン膜２７がエツチング・ストツパになつ
ている。
第１３図参照
(h) フツ化水素酸系エツチング液をエツチヤント
とするウエツト・エツチング法を適用すること
に依り、エンハンスメント型トランジスタ部分
Ｅではｎ型AlGaAs層２５の、また、デイプレ
ツシヨン型トランジスタ部分Ｄでは二酸化シリ
コン膜２７のエツチングをして凹所３４Ｅの延
長及び開口２７Ｄの形成を行い、GaAs層２４
及び２６の表面を露出させる。尚、この場合の
エツチング技術としては、ドライ・エツチング
法を適用することができる。
とするウエツト・エツチング法を適用すること
に依り、エンハンスメント型トランジスタ部分
Ｅではｎ型AlGaAs層２５の、また、デイプレ
ツシヨン型トランジスタ部分Ｄでは二酸化シリ
コン膜２７のエツチングをして凹所３４Ｅの延
長及び開口２７Ｄの形成を行い、GaAs層２４
及び２６の表面を露出させる。尚、この場合の
エツチング技術としては、ドライ・エツチング
法を適用することができる。
(i) CCl2F2含有ガスをエツチヤントとする選択
ドライ・エツチング法を適用することに依り、
エンハンスメント型トランジスタ部分Ｅではｎ
型GaAs層２４の、また、デイプレツシヨン型
トランジスタ部分Ｄではｎ型GaAs層２６のエ
ツチングを行い、凹所３４Ｅの延長及び凹所３
４Ｄの形成を行う。尚、このエツチングに対し
てはｎ型AlGaAs層２５の表面がストツパにな
る。
ドライ・エツチング法を適用することに依り、
エンハンスメント型トランジスタ部分Ｅではｎ
型GaAs層２４の、また、デイプレツシヨン型
トランジスタ部分Ｄではｎ型GaAs層２６のエ
ツチングを行い、凹所３４Ｅの延長及び凹所３
４Ｄの形成を行う。尚、このエツチングに対し
てはｎ型AlGaAs層２５の表面がストツパにな
る。
第１４図参照
(j) 凹所３４Ｅ及び３４Ｄの形成にマスクとして
用いたフオト・レジスト膜３３をそのまま残し
た状態で、蒸着法を適用することに依り、アル
ミニウム膜を厚さ例えば3000〔Å〕程度に形成
する。
用いたフオト・レジスト膜３３をそのまま残し
た状態で、蒸着法を適用することに依り、アル
ミニウム膜を厚さ例えば3000〔Å〕程度に形成
する。
(k) 前記マスクとして用いたフオト・レジスト膜
３４を溶解して除去する。
３４を溶解して除去する。
これに依り、前記アルミニニウム膜は、所
謂、リフト・オフ法で選択的に除去され、シヨ
ツトキ・コンタクト・ゲート電極３５及び３６
が形成される。
謂、リフト・オフ法で選択的に除去され、シヨ
ツトキ・コンタクト・ゲート電極３５及び３６
が形成される。
この実施例に依つて得られた半導体装置の性能
は前記実施例に依つて製造されたそれと比較して
全く変わりないものである。
は前記実施例に依つて製造されたそれと比較して
全く変わりないものである。
発明の効果
本発明に於ける半導体装置の製造方法に於いて
は、基板上にチヤネル層となるノン・ドープの第
１の半導体層と、キヤリヤ供給層となる第２の半
導体層と、デイプレツシヨン型（以下、Ｄ型と称
す）トランジスタ部分の閾値電圧制御層となる第
３の半導体層と、エツチング停止層となる第４の
半導体層と、コンタクト層となる第５の半導体層
を前記の順に形成する工程と、全面に絶縁膜を形
成した後、該絶縁膜上にエンハンスメント型（以
下、Ｅ型と称する）トランジスタ部分のゲートに
対応する開口及び前記Ｄ型トランジスタ部分のゲ
ートに対応する開口を有するマスク膜を形成する
工程と、Ｅ型トランジスタ部分の前記開口を介し
て前記絶縁膜を選択的に除去し、前記第５の半導
体層を露出する工程と、エツチング停止層のエツ
チング速度よりコンタクト層のエツチング速度が
極めて大きい選択ドライ・エツチング法に依り、
Ｅ型トランジスタ部分の前記開口を介して、Ｅ型
トランジスタ部分前記第４の半導体層を露出させ
る工程と、前記開口を介して、コンタクト層及び
閾値電圧制御層のエツチング速度よりも絶縁膜及
びエツチング停止層のエツチング速度が大きいエ
ツチングを施し、Ｅ型トランジスタ部分に於いて
は前記第３の半導体層を、Ｄ型トランジスタ部分
に於いては前記第５の半導体層をそれぞれ露出さ
せる工程と、エツチング停止層及びキヤリヤ供給
層のエツチング速度よりもコンタクト層及び閾値
電圧制御層のエツチング速度が極めて大きい選択
ドライ・エツチング法に依り、前記開口を介し
て、Ｅ型トランジスタ部分に於いては前記第２の
半導体層を、Ｄ型トランジスタ部分に於いては前
記第４の半導体層をそれぞれ露出させるる工程
と、Ｅ型トランジスタ部分に於いては前記第２の
半導体層上に、Ｄ型トランジスタ部分に於いては
前記第４の半導体層上にそれぞれゲート電極を形
成する工程とからなつている。
は、基板上にチヤネル層となるノン・ドープの第
１の半導体層と、キヤリヤ供給層となる第２の半
導体層と、デイプレツシヨン型（以下、Ｄ型と称
す）トランジスタ部分の閾値電圧制御層となる第
３の半導体層と、エツチング停止層となる第４の
半導体層と、コンタクト層となる第５の半導体層
を前記の順に形成する工程と、全面に絶縁膜を形
成した後、該絶縁膜上にエンハンスメント型（以
下、Ｅ型と称する）トランジスタ部分のゲートに
対応する開口及び前記Ｄ型トランジスタ部分のゲ
ートに対応する開口を有するマスク膜を形成する
工程と、Ｅ型トランジスタ部分の前記開口を介し
て前記絶縁膜を選択的に除去し、前記第５の半導
体層を露出する工程と、エツチング停止層のエツ
チング速度よりコンタクト層のエツチング速度が
極めて大きい選択ドライ・エツチング法に依り、
Ｅ型トランジスタ部分の前記開口を介して、Ｅ型
トランジスタ部分前記第４の半導体層を露出させ
る工程と、前記開口を介して、コンタクト層及び
閾値電圧制御層のエツチング速度よりも絶縁膜及
びエツチング停止層のエツチング速度が大きいエ
ツチングを施し、Ｅ型トランジスタ部分に於いて
は前記第３の半導体層を、Ｄ型トランジスタ部分
に於いては前記第５の半導体層をそれぞれ露出さ
せる工程と、エツチング停止層及びキヤリヤ供給
層のエツチング速度よりもコンタクト層及び閾値
電圧制御層のエツチング速度が極めて大きい選択
ドライ・エツチング法に依り、前記開口を介し
て、Ｅ型トランジスタ部分に於いては前記第２の
半導体層を、Ｄ型トランジスタ部分に於いては前
記第４の半導体層をそれぞれ露出させるる工程
と、Ｅ型トランジスタ部分に於いては前記第２の
半導体層上に、Ｄ型トランジスタ部分に於いては
前記第４の半導体層上にそれぞれゲート電極を形
成する工程とからなつている。
前記手段を採ることに依り、エンハンスメント
型トランジスタ部分に於ける閾値電圧制御層の表
出は、エツチング停止層のみをエツチングするこ
とで実現され、この際、エツチングの深さは例え
ば300〔Å〕、即ち、エツチング停止層の厚さであ
り、そして、エツチングの余裕は例えば100〔Å〕
であることから、エツチング深さに対するエツチ
ングの余裕は大きいので、ウエハ全面に亙つて閾
値電圧制御層を容易に表出させることができ、し
かも、閾値電圧制御層のエツチング速度よりも、
エツチング停止層のエツチング速度が大きいエツ
チングを施すことで該閾値電圧制御層を表出して
いるので、精度が高いエツチングを行うことが可
能である。また、前記したところから明らかなよ
うに、マスクの露光については、まず、Ｅ型トラ
ンジスタ部分のゲートに対応する領域の絶縁膜の
みを除去してコンタクト層を表出させ、且つ、Ｄ
型トランジスタ部分のゲートに対応する領域の絶
縁膜は除去されないようにしていることから、マ
スク露光工程が従来技術に比較して１回少なくな
る。従つて、一度のマスク工程に依り、Ｅ／Ｄ両
モードのトランジスタについてゲート部分を同時
に且つ精度良く形成することができ、この種の
Ｅ／Ｄ構成の半導体装置於ける製造工程を短縮す
ることが可能であると共にエンハンスメント型ト
ランジスタ部分及びデイプレツシヨン型トランジ
スタ部分それぞれの閾値電圧は正確に制御され
る。更にまた、ゲート電極部分に於ける凹所の形
成には、基本的にはウエツト・エツチングを使用
せず、選択ドライ・エツチングで終了させること
ができるから、ゲート電極下の活性層厚を精度良
く制御することができ、半導体装置に於ける閾値
電圧のバラツキをウエハ全面に亙り小さく抑える
ことが可能である。
型トランジスタ部分に於ける閾値電圧制御層の表
出は、エツチング停止層のみをエツチングするこ
とで実現され、この際、エツチングの深さは例え
ば300〔Å〕、即ち、エツチング停止層の厚さであ
り、そして、エツチングの余裕は例えば100〔Å〕
であることから、エツチング深さに対するエツチ
ングの余裕は大きいので、ウエハ全面に亙つて閾
値電圧制御層を容易に表出させることができ、し
かも、閾値電圧制御層のエツチング速度よりも、
エツチング停止層のエツチング速度が大きいエツ
チングを施すことで該閾値電圧制御層を表出して
いるので、精度が高いエツチングを行うことが可
能である。また、前記したところから明らかなよ
うに、マスクの露光については、まず、Ｅ型トラ
ンジスタ部分のゲートに対応する領域の絶縁膜の
みを除去してコンタクト層を表出させ、且つ、Ｄ
型トランジスタ部分のゲートに対応する領域の絶
縁膜は除去されないようにしていることから、マ
スク露光工程が従来技術に比較して１回少なくな
る。従つて、一度のマスク工程に依り、Ｅ／Ｄ両
モードのトランジスタについてゲート部分を同時
に且つ精度良く形成することができ、この種の
Ｅ／Ｄ構成の半導体装置於ける製造工程を短縮す
ることが可能であると共にエンハンスメント型ト
ランジスタ部分及びデイプレツシヨン型トランジ
スタ部分それぞれの閾値電圧は正確に制御され
る。更にまた、ゲート電極部分に於ける凹所の形
成には、基本的にはウエツト・エツチングを使用
せず、選択ドライ・エツチングで終了させること
ができるから、ゲート電極下の活性層厚を精度良
く制御することができ、半導体装置に於ける閾値
電圧のバラツキをウエハ全面に亙り小さく抑える
ことが可能である。
第１図乃至第８図は本発明一実施例を説明する
為の工程要所に於ける半導体装置の要部切断側面
図、第９図乃至第１４図は本発明に於ける他の実
施例を説明する為の工程要所に於ける半導体装置
の要部切断側面図、第１５図は従来技術で製造さ
れた半導体装置の要部切断側面図をそれぞれ表し
ている。 図に於いて、２１は半絶縁性GaAs基板、２２
はアン・ドープGaAsチヤネル層（第１の半導体
層）、２３はｎ型AlGaAs電子供給層（第２の半
導体層）、２４はｎ型GaAs層（第３の半導体
層）、２５はｎ型AlGaAs層（第４の半導体層）、
２６はｎ型GaAs層（第５の半導体層）、２７は
二酸化シリコン膜、２８は窒化シリコン膜）、２
９，３０，３１，３２はオーミツク・コンタクト
電極、３３はフオト・レジスト膜、３３Ｅ及び３
３Ｄは開口、３４Ｅ及び３４Ｄは凹所、３５及び
３６はシヨツトキ・コンタクト・ゲート電極をそ
れぞれ示している。
為の工程要所に於ける半導体装置の要部切断側面
図、第９図乃至第１４図は本発明に於ける他の実
施例を説明する為の工程要所に於ける半導体装置
の要部切断側面図、第１５図は従来技術で製造さ
れた半導体装置の要部切断側面図をそれぞれ表し
ている。 図に於いて、２１は半絶縁性GaAs基板、２２
はアン・ドープGaAsチヤネル層（第１の半導体
層）、２３はｎ型AlGaAs電子供給層（第２の半
導体層）、２４はｎ型GaAs層（第３の半導体
層）、２５はｎ型AlGaAs層（第４の半導体層）、
２６はｎ型GaAs層（第５の半導体層）、２７は
二酸化シリコン膜、２８は窒化シリコン膜）、２
９，３０，３１，３２はオーミツク・コンタクト
電極、３３はフオト・レジスト膜、３３Ｅ及び３
３Ｄは開口、３４Ｅ及び３４Ｄは凹所、３５及び
３６はシヨツトキ・コンタクト・ゲート電極をそ
れぞれ示している。
Claims (1)
- 【特許請求の範囲】 １ 基板上にチヤネル層となるノン・ドープの第
１の半導体層と、キヤリヤ供給層となる第２の半
導体層と、デプレツシヨン型（以下、Ｄ型と称す
る）トランジスタ部分の閾値電圧制御層となる第
３の半導体層と、エツチング停止層となる第４の
半導体層と、コンタクト層となる第５の半導体層
を前記の順に形成する工程と、 全面に絶縁膜を形成した後、該絶縁膜上にエン
ハンスメント型（以下、Ｅ型と称する）トランジ
スタ部分のゲートに対応する開口及び前記Ｄ型ト
ランジスタ部分のゲートに対応する開口を有する
マスク膜を形成する工程と、 Ｅ型トランジスタ部分の前記開口を介して前記
絶縁膜を選択的に除去し、前記第５の半導体層を
露出する工程と、 エツチング停止層のエツチング速度よりもコン
タクト層のエツチング速度が極めて大きい選択ド
ライ・エツチング法に依り、Ｅ型トランジスタ部
分の前記開口を介して、Ｅ型トランジスタ部分の
前記第４の半導体層を露出させる工程と、 前記開口を介して、コンタクト層及び閾値電圧
制御層のエツチング速度よりも絶縁膜及びエツチ
ング停止層のエツチング速度が大きいエツチング
を施し、Ｅ型トランジスタ部分に於いては前記第
３の半導体層を、Ｄ型トランジスタ部分に於いて
は前記第５の半導体層をそれぞれ露出させる工程
と、 エツチング停止層及びキヤリヤ供給層のエツチ
ング速度よりもコンタクト層及び閾値電圧制御層
のエツチング速度が極めて大きい選択ドライ・エ
ツチング法に依り、前記開口を介して、Ｅ型トラ
ンジスタ部分に於いては前記第２の半導体層を、
Ｄ型トランジスタ部分に於いては前記第４の半導
体層をそれぞれ露出させる工程と、 Ｅ型トランジスタ部分に於いては前記第２の半
導体層上に、Ｄ型トランジスタ部分に於いては前
記第４の半導体層上にそれぞれゲート電極を形成
する工程と を有してなることを特徴とする半導体装置の製造
方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14436784A JPS6124265A (ja) | 1984-07-13 | 1984-07-13 | 半導体装置の製造方法 |
| US06/728,080 US4615102A (en) | 1984-05-01 | 1985-04-29 | Method of producing enhancement mode and depletion mode FETs |
| DE8585303057T DE3566594D1 (en) | 1984-05-01 | 1985-04-30 | Production of gaas enhancement and depletion mode hemt's |
| EP85303057A EP0175437B1 (en) | 1984-05-01 | 1985-04-30 | Production of gaas enhancement and depletion mode hemt's |
| KR1019850002915A KR890004456B1 (ko) | 1984-05-01 | 1985-04-30 | 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14436784A JPS6124265A (ja) | 1984-07-13 | 1984-07-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6124265A JPS6124265A (ja) | 1986-02-01 |
| JPH033936B2 true JPH033936B2 (ja) | 1991-01-21 |
Family
ID=15360462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14436784A Granted JPS6124265A (ja) | 1984-05-01 | 1984-07-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6124265A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2588170B2 (ja) * | 1986-03-14 | 1997-03-05 | 株式会社日立製作所 | 半導体装置の製造方法 |
| JP2551427B2 (ja) * | 1987-03-12 | 1996-11-06 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JP2615714B2 (ja) * | 1987-12-09 | 1997-06-04 | 富士通株式会社 | ヘテロ接合電界効果トランジスタ |
| US8809907B2 (en) * | 2006-03-14 | 2014-08-19 | Northrop Grumman Systems Corporation | Leakage barrier for GaN based HEMT active device |
-
1984
- 1984-07-13 JP JP14436784A patent/JPS6124265A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6124265A (ja) | 1986-02-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR890004456B1 (ko) | 반도체장치의 제조방법 | |
| US4635343A (en) | Method of manufacturing GaAs semiconductor device | |
| JPH02148740A (ja) | 半導体装置及びその製造方法 | |
| KR930004122B1 (ko) | 반도체장치 및 그 제조방법 | |
| JPH0624209B2 (ja) | 二重凹部電界効果トランジスタを形成する方法 | |
| JPH033935B2 (ja) | ||
| JPH033936B2 (ja) | ||
| JP2630446B2 (ja) | 半導体装置及びその製造方法 | |
| JP2551427B2 (ja) | 半導体装置及びその製造方法 | |
| JPH08116034A (ja) | 化合物半導体装置およびその製造方法 | |
| JP3211786B2 (ja) | 半導体装置の製造方法 | |
| JP3858888B2 (ja) | エッチング方法及び半導体装置の製造方法 | |
| JP2002141499A (ja) | 電界効果トランジスタ及びその製造方法 | |
| JP2643849B2 (ja) | 半導体集積回路の製造方法 | |
| JPH05275464A (ja) | 化合物半導体集積回路装置の製造方法 | |
| JPH06204259A (ja) | 化合物半導体装置の製造方法 | |
| JPH01274477A (ja) | 半導体装置の製造方法 | |
| JPH0123955B2 (ja) | ||
| JPS63104485A (ja) | 半導体装置の製造方法 | |
| JPH03292743A (ja) | 電界効果トランジスタの製造方法 | |
| JPS62171162A (ja) | 電界効果トランジスタの製造方法 | |
| JPH04212428A (ja) | 半導体装置の製造方法 | |
| JPH03293733A (ja) | 半導体装置の製造方法 | |
| JPH02191344A (ja) | 電界効果トランジスタの製造方法 | |
| JPH03196574A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |