JPH04212428A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置の製造方法に
係り，特に短ゲート電極の形成方法及びその短ゲート電
極を含む半導体装置の製造方法に関する。

【０００２】電界効果トランジスタを超高周波，超高速
で動作させるため，■ゲート長をサブミクロンオーダー
まで短縮化して，ゲート容量（ゲート直下の真性容量）
を減らすこと，■ゲートの寄生容量Ｃｐ　を減らすこと
，■ソース抵抗ＲＳ　，ドレイン抵抗ＲＤ　を減らすこ
と，■ゲート耐圧，ドレイン耐圧を高くすること等が要
求される。

【０００３】

【従来の技術】従来，半導体装置にサブミクロンオーダ
ーのゲート長のゲート電極を形成するため，電子線露光
技術あるいはＸ線露光技術によりレジストに直接短ゲー
ト開口部を形成する方法がある。

【０００４】しかし，電子線露光装置あるいはＸ線露光
装置は高価であり，スループットが低く，かつ極短ゲー
ト長，例えば０．１　μｍ程度の露光は難しいといった
問題がある。

【０００５】また，レジストに開口部を形成した後，そ
の開口部に側壁を形成して開口長を短くし，そこにゲー
ト電極を形成する方法がある。しかし，通常，側壁を形
成する際にはＣＶＤ法による絶縁膜の堆積と異方性ドラ
イエッチングによるゲート開口部の形成が行われるが，
ゲート電極を形成するゲート開口部の半導体基板のダメ
ージが問題となり，さらに，プロセスが煩雑となる。

【０００６】また，ゲート電極を形成した後，そのゲー
ト電極をサイドエッチングしてゲート長を短くする方法
がある。しかし，この場合は電極材料が限られ，かつ寸
法精度を出すため難しいエッチング技術を必要とすると
いった問題がある。

【０００７】また，ＲＳ　，ＲＤ　の低減に加え，寄生
容量の抑制，耐圧の向上を目指すリセス構造があるが，
それにも問題がある。図８（ａ）　〜（ｃ）　は従来の
リセス構造を示す断面図であり，１は半導体基体，６は
ゲート電極，９はキャップ層，１１はソース電極，　１
２はドレイン電極を表す。

【０００８】 図８（ａ）　はゲート電極６の両側に高濃度のキャップ
層９の形成されたリセス構造であり，この構造の場合，
ソース抵抗（ＲＳ　）とドレイン抵抗（ＲＤ　）は非常
に低いものが得られるが，ゲート電極６とキャップ層９
が接触しているため，寄生容量（Ｃｐ　）が大きく，耐
圧も低下してしまう。

【０００９】 図８（ｂ）　はゲートエッジ部でゲート電極６とキャッ
プ層９が離れて形成されたリセス構造で，Ｃｐ　が小さ
く耐圧が高いが，ＲＳ　とＲＤ　が大きくなってしまう
。さらに，この構造はＤモードの場合しか適用できない
。というのはＥモードの場合，ゲート部分はバイアス０
（ゼロ）の状態で空乏化しているため，ゲートに正の電
圧を印加した時，ゲートの直下にはキャリアが誘起され
るが，ゲートエッジ部では空乏化したままで，チャネル
が切れてしまっているからである。

【００１０】 図８（ｃ）　はゲートエッジ部でキャップ層９の極く薄
い部分のみがゲート電極６と接触するリセス構造であり
，このようにすれば寄生容量が小さく耐圧低下もあまり
問題なくなり，Ｅモードを得ることができる。しかし，
この構造を実現するためには，等方性エッチングと異方
性エッチングを組み合わせるという難しい技術が必要で
，制御性に問題がある。

【００１１】

【発明が解決しようとする課題】本発明は，サブミクロ
ンオーダーの短ゲート電極を容易に寸法精度よく形成す
る方法を提供し，ソース・ドレイン抵抗が低く，かつ寄
生容量も低く，ゲート耐圧をも確保した短ゲート電極の
電界効果型半導体装置の製造方法を提供することを目的
とする。

【００１２】

【課題を解決するための手段】図１（ａ）　〜（ｄ）　
は第１の実施例を示す工程順断面図（その１），図２（
ｅ）　〜（ｈ）　は第１の実施例を示す工程順断面図（
その２），図３（ａ）　〜（ｄ）　は第２の実施例を示
す工程順断面図，図４（ａ）　〜（ｄ）　は第３の実施
例を示す工程順断面図（その１），図５（ｅ）　は第３
の実施例を示す工程順断面図（その２），図６は第３の
実施例を示す上面図，図７（ａ）　〜（ｄ）は第４の実
施例を示す工程順断面図である。

【００１３】上記課題は，半導体基体１上に少なくとも
ゲート電極形成領域を露出し該ゲート電極形成領域の端
に段差３を有するマスク２，１３を形成する工程と，全
面に導電体を被着して該半導体基体１と該マスク２，　
１３と該段差３を覆う連結せる導電体被膜４を形成する
工程と，　異方性エッチングにより該導電体被膜４をエ
ッチングして除去し，該段差３の部分に導電体側壁５を
形成し該導電体側壁５をゲート電極６とする工程とを有
する半導体装置の製造方法によって解決される。

【００１４】また，上記の工程につづいて，前記マスク
２を除去する工程と，全面に絶縁膜７を形成した後異方
性エッチングにより該絶縁膜７をエッチングして除去し
，前記ゲート電極６側面に絶縁膜側壁８を形成する工程
と，該半導体基体１上に選択成長により該ゲート電極６
との間に該絶縁膜側壁８を介してキャップ層９を形成す
る工程とを有する半導体装置の製造方法によって解決さ
れる。

【００１５】また，上記の工程につづいて，前記マスク
２を除去する工程と，前記半導体基体１上に選択成長に
より前記ゲート電極６に接触する第１のキャップ層１０
ａ　を形成する工程と，　該第１のキャップ層１０ａ　
と該ゲート電極６を覆う絶縁膜７を形成した後異方性エ
ッチングにより該絶縁膜７をエッチングして除去し，該
ゲート電極６側面に絶縁膜側壁８を形成する工程と，該
第１のキャップ層１０ａ　上に選択成長により第２のキ
ャップ層１０ｂを形成する工程とを有する半導体装置の
製造方法によって解決される。

【００１６】また，半導体基体１上に台形の絶縁体マス
ク１３を形成する工程と，　全面に導電体を被着して導
電体被膜４を形成した後，異方性エッチングにより該導
電体被膜４をエッチングして除去して該絶縁体マスク１
３の側面に導電体側壁５を形成し，該導電体側壁５をゲ
ート電極６とする工程と，　該半導体基体１上に選択成
長により該ゲート電極６と接触するキャップ層９を形成
する工程と，　該絶縁体マスク１３に該半導体基体１を
露出する開孔を形成し，該開孔の半導体基体１に接続す
るドレイン電極１２を形成する工程と，　該キャップ層
９に接続するソース電極１１を形成する行程とを有する
半導体装置の製造方法によって解決される。

【００１７】また，半導体基体１上に台形の絶縁体マス
ク１３を形成する工程と，　全面に導電体を被着して導
電体被膜４を形成した後，異方性エッチングにより該導
電体被膜４をエッチングして除去して該絶縁体マスク１
３の側面に導電体側壁５を形成し，該導電体側壁５をゲ
ート電極６とする工程と，全面に絶縁膜を形成した後異
方性エッチングにより該絶縁膜をエッチングして除去し
，該ゲート電極６の側面に絶縁膜側壁８を形成する工程
と，　該半導体基体１上に選択成長により該ゲート電極
６との間に該絶縁膜側壁８を介してキャップ層９を形成
する工程と，　該絶縁体マスク１３に該半導体基体１を
露出する開孔を形成し，該開孔の半導体基体１に接続す
るドレイン電極１２を形成する工程と，　該キャップ層
９に接続するソース電極１１を形成する工程とを有する
半導体装置の製造方法によって解決される。

【００１８】

【作用】本発明においては，段差３の部分に残す導電体
被膜４の厚さがゲート長となる。それゆえ，導電体被膜
４を形成する際，段差３に堆積する導電体被膜４の厚さ
を制御することにより，ゲート長が制御可能となる。段
差３に堆積する導電体被膜４の厚さは，例えば斜め蒸着
あるいはスパッタ法の手段により精度よく制御できる。

【００１９】したがって，本発明によれば，サブミクロ
ンリソグラフィー技術を用いることなしに，サブミクロ
ンオーダーの短ゲート電極を形成することができる。さ
らに，ゲート電極６と選択成長したキャップ層９の間隙
はゲート電極６に対して自己整合的に形成された絶縁膜
側壁８の厚さによって定まるので，Ｄモードにおけるソ
ース・ドレイン抵抗の低減化，ゲート耐圧及びドレイン
耐圧の増大化を制御性よくバランスさせて行うことがで
きる。

【００２０】さらに，ゲート電極６に接する第１のキャ
ップ層１０ａ　と，　絶縁膜側壁８に接する第２のキャ
ップ層１０ｂ　を選択成長により形成する構造において
も，寸法を選択することによりＥモードにおけるソース
・ドレイン抵抗の低減化，寄生容量の低減化，ゲート耐
圧及びドレイン耐圧の増大化を制御性よくバランスさせ
て行うことができる。

【００２１】さらに，絶縁体マスク１３に半導体基体１
を露出する開孔を形成し，該開孔の半導体基体１に接続
するドレイン電極１２を形成するようにした構造は一つ
のドレインに対してその両側に二つのゲート電極と二つ
のソースをもつ構造のＦＥＴに小さなソース抵抗を持た
すことができる。

【００２２】

【実施例】以下，高電子移動度トランジスタ（ＨＥＭＴ
）のゲート電極及びソース・ドレイン電極の形成に本発
明を適用した実施例について説明する。

【００２３】 第１の実施例 図１（ａ）　〜（ｄ）　は第１の実施例を示す工程順断
面図（その１），図２（ｅ）　〜（ｈ）　は第１の実施
例を示す工程順断面図（その２）で，ＤモードＨＥＭＴ
の工程を示すものであり，以下，これらの図を参照しな
がら説明する。

【００２４】 図１（ａ）　参照 半絶縁性のＧａＡｓ基板１ａと，　その上にエピタキシ
ャル成長した厚さ４０００Åのｉ−ＧａＡｓのバッファ
層１ｂと，　厚さ１０００Åのｉ−ＧａＡｓの電子走行
層１ｃと，　厚さ４００　Å，　ドナー濃度２×１０１
８ｃｍ−３のｎ−ＡｌＧａＡｓの電子供給層１ｄとから
なる半導体基体１の上に，レジストを４０００Åの厚さ
に塗布し，それをパターニングしてゲート電極形成領域
を露出し且つそのゲート電極形成領域の端に段差３を有
するレジストマスク２を形成する。

【００２５】 図１（ｂ）　参照 ＷＳｉをスパッタ法により１５００Åの厚さに堆積し，
全面に導電体被膜４を形成する。

【００２６】 図１（ｃ）　参照 例えば，　ＣＦ４　ガスを用いた反応性イオンエッチン
グ（ＲＩＥ）による異方性ドライエッチングにより，全
面をエッチングしてＷＳｉを除去し，段差３の部分にの
みＷＳｉを残して導電体側壁５を形成する。導電体側壁
５の厚さは１０００Åである。

【００２７】 図１（ｄ）　参照 アッシングあるいはアセトンによりレジストマスク２を
除去し，ＷＳｉの突起を形成する。この突起は幅が１０
００Å，　高さが３０００〜４０００Åである。この突
起をゲート電極６とする。

【００２８】 図２（ｅ）　参照 全面にプラズマＣＶＤ法によりＳｉＯ２　を１８００Å
堆積し，ゲート電極６を覆う絶縁膜７を形成する。

【００２９】 図２（ｆ）　参照 例えばＣＦ４　ガスを用いたＲＩＥによる異方性ドライ
エッチングにより全面をエッチングし，ゲート電極６の
側壁にのみＳｉＯ２　を残して絶縁膜側壁８を形成する
。

【００３０】 図２（ｇ）　参照 キャリア濃度２×１０１８ｃｍ−３のｎ−ＧａＡｓを半
導体基体１上に選択エピタキシャル成長により成長して
，厚さ１０００Åのキャップ層９を形成する。

【００３１】 図２（ｈ）　参照 通常のリソグラフィー技術によりレジストにオーミック
電極開口部を形成し（図示せず），例えばＡｕＧｅ／Ａ
ｕを　２００Å／４０００　Å蒸着し，リフトオフ法に
よりソース電極１１，　ドレイン電極１２を形成し，例
えば　４５０℃，　１分のアロイ化を行うことにより，
ソース電極１１，　ドレイン電極１２のオーミック接触
を完全にし，ＤモードＨＥＭＴを完成する。その後，も
しも寄生容量が大きく問題となる場合は，絶縁膜側壁８
をエッチングにより除去することにより，寄生容量を低
減することができる。

【００３２】 第２の実施例 図３（ａ）　〜（ｄ）　は第２の実施例を示す工程順断
面図，ＥモードＨＥＭＴの工程を示すものであり，以下
，これらの図を参照しながら説明する。

【００３３】 図３（ａ）　参照 この図は電子供給層１ｄの厚さ以外は図１（ｄ）　と同
じであり，　ここまでの工程は第１の実施例に準じる。 電子供給層１ｄの厚さはＥモードとするため，３００　
ÅとＤモードの場合より薄くする。

【００３４】 図３（ｂ）　参照 キャリア濃度２×１０１８ｃｍ−３のｎ−ＧａＡｓを半
導体基体１上に選択エピタキシャル成長により成長して
，厚さ　１００Åの第１のキャップ層１０ａ　を形成し
，ゲート電極６のまわりで表面空乏層が電子走行層１ｃ
まで届かないようにする。

【００３５】 図３（ｃ）　参照 第１の実施例と同様にしてゲート電極６の側面に絶縁膜
側壁８を形成する。 図３（ｄ）　参照 キャリア濃度２×１０１８ｃｍ−３のｎ−ＧａＡｓを第
１のキャップ層１０ａ　上に選択エピタキシャル成長に
より成長して，厚さ１０００Åの第２のキャップ層１０
ｂ　を形成する。

【００３６】以下，第１の実施例と同様にしてソース電
極１１，　ドレイン電極１２を形成し，ＥモードＨＥＭ
Ｔを完成する。なお，マスク２としてレジストの他にＳ
ｉＯ２　やＳｉ３　Ｎ４　等の絶縁膜も使用できる。

【００３７】導電体被膜４もゲート金属となるものであ
ればＷＳｉの他の金属でもよい。また，キャップ層とし
てｎ−ＩｎＧａＡｓ層を成長して，その上に金属を蒸着
したノンアロイのオーミック電極を形成することもでき
る。

【００３８】 第３の実施例 図４（ａ）　〜（ｄ）　は第３の実施例を示す工程順断
面図（その１），図５（ｅ）　は第３の実施例を示す工
程順断面図（その２），図６は第３の実施例を示す上面
図でＥモードＨＥＭＴの工程を示すものであり，以下，
これらの図を参照しながら説明する。

【００３９】 図４（ａ）　参照 半絶縁性のＧａＡｓ基板１ａと，　その上にエピタキシ
ャル成長した厚さ４０００Åのｉ−ＧａＡｓのバッファ
層１ｂと，　厚さ１０００Åのｉ−ＧａＡｓの電子走行
層１ｃと，　厚さ４００　Å，　ドナー濃度２×１０１
８ｃｍ−３のｎ−ＡｌＧａＡｓの電子供給層１ｄとから
なる半導体基体１の上に，プラズマＣＶＤ法によりＳｉ
Ｏ２　を４０００Åの厚さに堆積し，それを通常のリソ
グラフィー技術によりパターニングを行い，例えば，Ｃ
Ｆ４　ガスを用いたＲＩＥによる異方性ドライエッチン
グによって台形の絶縁体マスク１３を形成する。

【００４０】絶縁体マスク１３の幅は３０μｍで，その
両端には段差３が形成される。 図４（ｂ）　参照 ＷＳｉをスパッタ法により１５００Åの厚さに堆積し，
　導電体被膜４を形成する。

【００４１】 図４（ｃ）　参照 例えば，ＣＦ４　ガスを用いたＲＩＥによる異方性ドラ
イエッチングにより，全面をエッチングしてＷＳｉを除
去し，段差３の部分にのみＷＳｉを残して導電体側壁５
を形成する。導電体側壁５の厚さは１０００Åである。

【００４２】 図４（ｄ）　参照 導電体側壁５をゲート電極として利用することにより，
ゲート長０．１　μｍのゲート電極６が実現する。

【００４３】キャリア濃度２×１０１８ｃｍ−３のｎ−
ＧａＡｓを半導体基体１上に選択エピタキシャル成長に
より成長して，厚さ１０００Åのキャップ層９（高キャ
リア濃度領域）を形成する。キャップ層９はゲート電極
６に接触する。

【００４４】 図５（ｅ）　参照 通常のリソグラフィー技術によりレジストにオーミック
電極開口部を形成する（図示せず）。ソース電極の開口
部はキャップ層９上にあり，ドレイン電極の開口部は絶
縁体マスク１３上にある。ドレイン電極の開口部（幅２
０μｍ）から，例えば，ＨＦ：ＮＨ４　Ｆ（１：１０）
溶液により絶縁体マスク１３をエッチングして半導体基
体１を露出する。全面に，例えばＡｕＧｅ／Ａｕを　２
００Å／４０００　Å蒸着し，リフトオフ法によりソー
ス電極１１，　ドレイン電極１２を形成し，　例えば　
４５０℃，　１分のアロイ化を行うことにより，ソース
電極１１，　ドレイン電極１２のオーミック接触を完全
にし，ＥモードＨＥＭＴを完成する。

【００４５】 図６参照 この図は第３の実施例を示す上面図で，完成したＥモー
ドＨＥＭＴの上面図である。第３の実施例は，一つのド
レイン電極に対して両側にゲート電極とソース電極が配
置された構造である。

【００４６】 第４の実施例 図７（ａ）　〜（ｄ）　は第４の実施例を示す工程順断
面図でＤモードＨＥＭＴの工程を示すものであり，以下
，これらの図を参照しながら説明する。

【００４７】 図７（ａ）　参照この図は図４（ｃ）　と同じで，　こ
こまでの工程は第３の実施例と同じである。 図７（ｂ）　参照全面にプラズマＣＶＤ法によりＳｉＯ
２　を１８００Åの厚さに堆積し，例えば，ＣＦ４　ガ
スを用いたＲＩＥによる異方性ドライエッチングによっ
てゲート電極６の側面にのみＳｉＯ２　を残し，絶縁膜
側壁８を形成する。

【００４８】 図７（ｃ）　参照 キャリア濃度２×１０１８ｃｍ−３のｎ−ＧａＡｓを半
導体基体１上に選択エピタキシャル成長により成長して
，厚さ１０００Åのキャップ層９（高キャリア濃度領域
）を形成する。

【００４９】 図７（ｄ）　参照 以下，第３の実施例と同様にしてソース電極１１，　ド
レイン電極１２を形成し，ＤモードＨＥＭＴを完成する
。

【００５０】なお，第３，第４の実施例において，ドレ
イン抵抗の低減を図るため，選択エピタキシャル成長に
先立ち，絶縁体マスク１３に開口部を開けておき，ソー
ス領域とドレイン領域に同時に選択エピタキシャル成長
によりキャップ層９（高キャリア濃度領域）を形成する
ようにしてもよい。

【００５１】また，キャップ層９としてｎ−ＩｎＧａＡ
ｓ層を成長して，その上に金属を蒸着したノンアロイの
オーミック電極を形成することもできる。以上，第１〜
第４の実施例はＨＥＭＴに対して行ったものについて説
明したが，ＭＥＳＦＥＴ，ＭＯＳＦＥＴ等の電界効果ト
ランジスタにも適用できることはいうまでもない。

【００５２】

【発明の効果】以上説明したように，本発明によれば，
サブミクロンリソグラフィー技術を用いることなしに容
易にしかも精度よくサブミクロンオーダーの短ゲート電
極を形成することができる。

【００５３】さらに短ゲート電極に対して自己整合的に
高キャリア濃度のキャップ層を形成することができるの
で，寄生容量を増加させることなくゲート耐圧を維持し
，且つソース・ドレイン抵抗を低減させることができる
。

【００５４】本発明は半導体装置の高周波化，高速化に
寄与するところが大きい。

【図面の簡単な説明】

【図１】（ａ）　〜（ｄ）　は第１の実施例を示す工程
順断面図（その１）である。

【図２】（ｅ）　〜（ｈ）　は第１の実施例を示す工程
順断面図（その２）である。

【図３】（ａ）　〜（ｄ）　は第２の実施例を示す工程
順断面図である。

【図４】（ａ）　〜（ｄ）　は第３の実施例を示す工程
順断面図（その１）である。

【図５】（ｅ）　は第３の実施例を示す工程順断面図（
その２）である。

【図６】第３の実施例を示す上面図である。

【図７】（ａ）　〜（ｄ）　は第４の実施例を示す工程
順断面図である。

【図８】（ａ）　〜（ｃ）　は従来のリセス構造を示す
断面図である。

【符号の説明】

１は半導体基体 １ａはＧａＡｓ基板 １ｂはバッファ層 １ｃは電子走行層 １ｄは電子供給層 ２はマスクであってレジストマスク ３は段差 ４は導電体被膜 ５は導電体側壁 ６はゲート電極 ７は絶縁膜 ８は絶縁膜側壁 ９はキャップ層 １０ａ　は第１のキャップ層 １０ｂ　は第２のキャップ層 １１はソース電極 １２はドレイン電極 １３はマスクであって絶縁体マスク

Claims (5)

【特許請求の範囲】
1. 【請求項１】　　半導体基体（１）　上に少なくともゲ
   ート電極形成領域を露出し該ゲート電極形成領域の端に
   段差（３）　を有するマスク（２，　１３）　を形成す
   る工程と，全面に導電体を被着して該半導体基体（１）
   　と該マスク（２，　１３）　と該段差（３）　を覆う
   連結せる導電体被膜（４）　を形成する工程と，　異方
   性エッチングにより該導電体被膜（４）　をエッチング
   して除去し，該段差（３）　の部分に導電体側壁（５）
   　を形成し該導電体側壁（５）　をゲート電極（６）　
   とする工程とを有することを特徴とする半導体装置の製
   造方法。
2. 【請求項２】　　請求項１記載の工程につづいて，前記
   マスク（２）　を除去する工程と，全面に絶縁膜（７）
   　を形成した後異方性エッチングにより該絶縁膜（７）
   　をエッチングして除去し，前記ゲート電極（６）　側
   面に絶縁膜側壁（８）　を形成する工程と，該半導体基
   体（１）　上に選択成長により該ゲート電極（６）　と
   の間に該絶縁膜側壁（８）　を介してキャップ層（９）
   　を形成する工程とを有することを特徴とする半導体装
   置の製造方法。
3. 【請求項３】　　請求項１記載の工程につづいて，前記
   マスク（２）　を除去する工程と，前記半導体基体（１
   ）　上に選択成長により前記ゲート電極（６）　に接触
   する第１のキャップ層（１０ａ）　を形成する工程と，
   該第１のキャップ層（１０ａ）　と該ゲート電極（６）
   　を覆う絶縁膜（７）　を形成した後異方性エッチング
   により該絶縁膜（７）　をエッチングして除去し，該ゲ
   ート電極（６）　側面に絶縁膜側壁（８）　を形成する
   工程と，該第１のキャップ層（１０ａ）　上に選択成長
   により第２のキャップ層（１０ｂ）　を形成する工程と
   を有することを特徴とする半導体装置の製造方法。
4. 【請求項４】　　半導体基体（１）　上に台形の絶縁体
   マスク（１３）を形成する工程と，　全面に導電体を被
   着して導電体被膜（４）　を形成した後，異方性エッチ
   ングにより該導電体被膜（４）　をエッチングして除去
   して該絶縁体マスク（１３）の側面に導電体側壁（５）
   　を形成し，該導電体側壁（５）　をゲート電極（６）
   　とする工程と，　該半導体基体（１）　上に選択成長
   により該ゲート電極（６）　と接触するキャップ層（９
   ）　を形成する工程と，　該絶縁体マスク（１３）に該
   半導体基体（１）　を露出する開孔を形成し，該開孔の
   半導体基体（１）　に接続するドレイン電極（１２）を
   形成する工程と，　該キャップ層（９）　に接続するソ
   ース電極（１１）を形成する工程とを有することを特徴
   とする半導体装置の製造方法。
5. 【請求項５】　　半導体基体（１）　上に台形の絶縁体
   マスク（１３）を形成する工程と，　全面に導電体を被
   着して導電体被膜（４）　を形成した後，異方性エッチ
   ングにより該導電体被膜（４）　をエッチングして除去
   して該絶縁体マスク（１３）の側面に導電体側壁（５）
   　を形成し，該導電体側壁（５）　をゲート電極（６）
   　とする工程と，　全面に絶縁膜を形成した後異方性エ
   ッチングにより該絶縁膜をエッチングして除去し，該ゲ
   ート電極（６）　の側面に絶縁膜側壁（８）　を形成す
   る行程と，　該半導体基体（１）　上に選択成長により
   該ゲート電極（６）　との間に該絶縁膜側壁（８）　を
   介してキャップ層（９）を形成する工程と，　該絶縁体
   マスク（１３）に該半導体基体（１）　を露出する開孔
   を形成し，該開孔の半導体基体（１）　に接続するドレ
   イン電極（１２）を形成する工程と，　該キャップ層（
   ９）　に接続するソース電極（１１）を形成する工程と
   を有することを特徴とする半導体装置の製造方法。