JPH0260222B2 - - Google Patents
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- JPH0260222B2 JPH0260222B2 JP7913586A JP7913586A JPH0260222B2 JP H0260222 B2 JPH0260222 B2 JP H0260222B2 JP 7913586 A JP7913586 A JP 7913586A JP 7913586 A JP7913586 A JP 7913586A JP H0260222 B2 JPH0260222 B2 JP H0260222B2
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法、特に高電子移
動度電界効果トランジスタの電極形成方法の改善
に関する。
動度電界効果トランジスタの電極形成方法の改善
に関する。
砒化ガリウム（GaAs）／砒化アルミニウムガ
リウム（AlGaAs）等のヘテロ接合を有する化合
物半導体装置が種々開発されているが、特に高電
子移動度電界効果トランジスタ（HEMT）は高
速デバイスとして強い期待が寄せられており、電
子計算システム等への早期の実用化が強く要望さ
れている。
リウム（AlGaAs）等のヘテロ接合を有する化合
物半導体装置が種々開発されているが、特に高電
子移動度電界効果トランジスタ（HEMT）は高
速デバイスとして強い期待が寄せられており、電
子計算システム等への早期の実用化が強く要望さ
れている。
従来のHEMTの模式側断面図を第２図ａに示
す。本従来例では例えば分子線エピタキシヤル成
長法（MBE法）によつて、半絶縁性GaAs基板
３１の（100）面上に、例えばノンドープのｉ型
GaAs層３２、これより電子親和力が小さいｎ型
AlxGa1-xAs電子供給層３３、ｎ型GaAsキヤツプ
層３４が順次エピタキシヤル成長されている。ｎ
型AlGaAs層３３には例えば濃度１×1018cm-3程
度にドナー不純物がドープされ、この層からｉ型
GaAs層３２へ遷移した電子によつてヘテロ接合
界面近傍に２次元電子ガス３２ｅが形成される。
す。本従来例では例えば分子線エピタキシヤル成
長法（MBE法）によつて、半絶縁性GaAs基板
３１の（100）面上に、例えばノンドープのｉ型
GaAs層３２、これより電子親和力が小さいｎ型
AlxGa1-xAs電子供給層３３、ｎ型GaAsキヤツプ
層３４が順次エピタキシヤル成長されている。ｎ
型AlGaAs層３３には例えば濃度１×1018cm-3程
度にドナー不純物がドープされ、この層からｉ型
GaAs層３２へ遷移した電子によつてヘテロ接合
界面近傍に２次元電子ガス３２ｅが形成される。
ｎ型GaAsキヤツプ層３４上にソース及びドレ
イン電極３５が配設され、合金化領域３５Ａを介
して２次元電子ガス３２ｅにオーミツクコンタク
トする。この２次元電子ガス３２ｅの面濃度をｎ
型GaAsキヤツプ層３４上等に配設されたゲート
電極３６で制御することによりトランジスタ動作
が得られる。
イン電極３５が配設され、合金化領域３５Ａを介
して２次元電子ガス３２ｅにオーミツクコンタク
トする。この２次元電子ガス３２ｅの面濃度をｎ
型GaAsキヤツプ層３４上等に配設されたゲート
電極３６で制御することによりトランジスタ動作
が得られる。
上述の各電極は従来次の様に形成されている。
すなわち最も普通には、先ず金ゲルマニウム／金
（AuGe／Au）等を用いてソース及びドレイン電
極３５をパターニングし、合金化熱処理を行つて
合金化領域３５Ａを形成する。次いでこのソー
ス、ドレイン電極３５間に多くはリフトオフ法に
より、アルミニウム（Al）等を用いてゲート電
極３６を形成している。
すなわち最も普通には、先ず金ゲルマニウム／金
（AuGe／Au）等を用いてソース及びドレイン電
極３５をパターニングし、合金化熱処理を行つて
合金化領域３５Ａを形成する。次いでこのソー
ス、ドレイン電極３５間に多くはリフトオフ法に
より、アルミニウム（Al）等を用いてゲート電
極３６を形成している。
上述の製造方法では、ソース及びドレイン電極
３５のパターニングとゲート電極３６のパターニ
ングとがそれぞれ独自に行われ、両者の間隔を例
えば0.1μｍ程度以内とすることはリソグラフイ法
の位置合わせの誤差によつて極めて困難である。
３５のパターニングとゲート電極３６のパターニ
ングとがそれぞれ独自に行われ、両者の間隔を例
えば0.1μｍ程度以内とすることはリソグラフイ法
の位置合わせの誤差によつて極めて困難である。
この点に対処するために第２図ｂの要部側断面
図に示す如く、ゲートパターンマスク３８下の絶
縁層３７をサイドエツチングしてソース及びドレ
イン電極３５とするオーミツクコンタクト層３
５′を蒸着し、絶縁層３７をゲート電極材料に置
換する製造方法も提供されている。
図に示す如く、ゲートパターンマスク３８下の絶
縁層３７をサイドエツチングしてソース及びドレ
イン電極３５とするオーミツクコンタクト層３
５′を蒸着し、絶縁層３７をゲート電極材料に置
換する製造方法も提供されている。
２次元電子ガス３２ｅの面濃度を電子移動度と
の兼ね合いで選択するHEMTにおいては、ゲー
ト電極３６とソース及びドレイン電極３５との間
隔がソース抵抗等の等価直列抵抗、従つてゲート
遅延時間、遮断周波数等の特性に特に影響する。
の兼ね合いで選択するHEMTにおいては、ゲー
ト電極３６とソース及びドレイン電極３５との間
隔がソース抵抗等の等価直列抵抗、従つてゲート
遅延時間、遮断周波数等の特性に特に影響する。
前記のゲートパターンマスク下の絶縁層をサイ
ドエツチングする製造方法によれば、各電極のパ
ターニングを独自に行う製造方法より電極間隔を
短縮する効果が得られるが、電極間隔のばらつ
き、従つてゲート遅延時間、遮断周波数等の特性
のばらつきが相対的にはむしろ増加して、集積回
路を構成する立場から見ればその効果が著しく減
殺されている。
ドエツチングする製造方法によれば、各電極のパ
ターニングを独自に行う製造方法より電極間隔を
短縮する効果が得られるが、電極間隔のばらつ
き、従つてゲート遅延時間、遮断周波数等の特性
のばらつきが相対的にはむしろ増加して、集積回
路を構成する立場から見ればその効果が著しく減
殺されている。
上述の如き現状から、ゲート電極とソース、ド
レイン電極とを良く整合して良好で均一な特性を
実現し、微細化、高集積化を可能とするHEMT
の製造方法が要望されている。
レイン電極とを良く整合して良好で均一な特性を
実現し、微細化、高集積化を可能とするHEMT
の製造方法が要望されている。
前記問題点は、半絶縁性砒化ガリウム基板上
に、ノンドープの砒化ガリウム層とｎ型砒化アル
ミニウムガリウム層とｎ型砒化ガリウム層とを順
次エピタキシヤル成長し、該ｎ型砒化ガリウム層
上に窒化シリコン層と二酸化シリコン層とを被着
し、 該二酸化シリコン層上にゲート電極を拡大した
レジストパターンを配設し、該レジストパターン
をマスクとして該二酸化シリコン層及び該窒化シ
リコン層を垂直にエツチングし、更に該二酸化シ
リコン層を選択的にサイドエツチングし、 金ゲルマニウム／金層を蒸着して該レジストパ
ターンを剥離除去し、更に該金ゲルマニウム／金
層をパターニングしてソース及びドレイン電極を
形成し、 該基板上に上表面を平坦にレジストを塗布して
イオンミリング法により該二酸化シリコン層を表
出し、該二酸化シリコン層及び該二酸化シリコン
層直下の該窒化シリコン層をエツチング除去して
アルミニウムを蒸着し、該レジストを剥離除去し
てゲート電極を形成する本発明による半導体装置
の製造方法により解決される。
に、ノンドープの砒化ガリウム層とｎ型砒化アル
ミニウムガリウム層とｎ型砒化ガリウム層とを順
次エピタキシヤル成長し、該ｎ型砒化ガリウム層
上に窒化シリコン層と二酸化シリコン層とを被着
し、 該二酸化シリコン層上にゲート電極を拡大した
レジストパターンを配設し、該レジストパターン
をマスクとして該二酸化シリコン層及び該窒化シ
リコン層を垂直にエツチングし、更に該二酸化シ
リコン層を選択的にサイドエツチングし、 金ゲルマニウム／金層を蒸着して該レジストパ
ターンを剥離除去し、更に該金ゲルマニウム／金
層をパターニングしてソース及びドレイン電極を
形成し、 該基板上に上表面を平坦にレジストを塗布して
イオンミリング法により該二酸化シリコン層を表
出し、該二酸化シリコン層及び該二酸化シリコン
層直下の該窒化シリコン層をエツチング除去して
アルミニウムを蒸着し、該レジストを剥離除去し
てゲート電極を形成する本発明による半導体装置
の製造方法により解決される。
本発明によれば、半導体基体上に選択的エツチ
ングが可能な２層の絶縁層を積層形成し、その下
層のチヤネル方向の幅でソース電極とドレイン電
極間の間隔を規定し、その上層をサイドエツチン
グによりゲート電極の平面形状として、この上層
とその直下の下層とをゲート電極に置換する。
ングが可能な２層の絶縁層を積層形成し、その下
層のチヤネル方向の幅でソース電極とドレイン電
極間の間隔を規定し、その上層をサイドエツチン
グによりゲート電極の平面形状として、この上層
とその直下の下層とをゲート電極に置換する。
この製造方法により、ゲート電極とソース、ド
レイン電極間の間隔は極小値に均一性よく制御さ
れ、加えて残置した下層の絶縁層によりゲート近
傍の半導体基体表面が保護されて、ソース抵抗等
が均一な値に低減され、ゲート遅延時間、遮断周
波数等の特性が改善され、かつ素子の微細化、高
集積化の推進が可能となる。
レイン電極間の間隔は極小値に均一性よく制御さ
れ、加えて残置した下層の絶縁層によりゲート近
傍の半導体基体表面が保護されて、ソース抵抗等
が均一な値に低減され、ゲート遅延時間、遮断周
波数等の特性が改善され、かつ素子の微細化、高
集積化の推進が可能となる。
以下本発明を実施例により具体的に説明する。
第１図ａ乃至ｄは本発明の実施例を示す工程順
模式側断面図である。
模式側断面図である。
第１図ａ参照：半絶縁性GaAs基板１上にHEMT
の各半導体層をMBE法等により例えば下記の
如くエピタキシヤル成長する。この半導体基体
のノンドープのGaAs層２のｎ型GaAs電子供
給層３とのヘテロ接合界面近傍には２次元電子
ガス２ｅが形成される。
の各半導体層をMBE法等により例えば下記の
如くエピタキシヤル成長する。この半導体基体
のノンドープのGaAs層２のｎ型GaAs電子供
給層３とのヘテロ接合界面近傍には２次元電子
ガス２ｅが形成される。
符号 組成 不純物濃度 厚さ
cm-3
４ GaAs ｎ−１×1018 10nｍ
３ Al0.3Ga0.7As ｎ−１×1018 30nｍ
２ GaAs ノンドープ 1μｍ
この半導体基体上にプラズマ化学気相成長法等
により、厚さ0.2〜0.3μｍ程度の窒化シリコン
（Si3N4）層５と厚さ1μｍ程度の二酸化シリコン
（SiO2）層６とを被着する。
により、厚さ0.2〜0.3μｍ程度の窒化シリコン
（Si3N4）層５と厚さ1μｍ程度の二酸化シリコン
（SiO2）層６とを被着する。
ゲート電極を拡大したレジストパターン７を
SiO2層６上に配設する。本実施例ではこのレジ
ストパターン７のチヤネル方向の幅及び厚さを何
れも約1μｍとしている。
SiO2層６上に配設する。本実施例ではこのレジ
ストパターン７のチヤネル方向の幅及び厚さを何
れも約1μｍとしている。
第１図ｂ参照：このレジストパターン７をマスク
とし、CHF3プラズマエツチングのセルフバイ
アスを例えば100V程度と比較的高くして、
SiO2層６及びSi3N4層５を一旦ほぼ垂直にエツ
チングし、次いでセルフバイアス0V程度で
SiO2層６を選択的にサイドエツチングして、
そのチヤネル方向の厚さを例えば0.25〜0.5μｍ
程度とする。
とし、CHF3プラズマエツチングのセルフバイ
アスを例えば100V程度と比較的高くして、
SiO2層６及びSi3N4層５を一旦ほぼ垂直にエツ
チングし、次いでセルフバイアス0V程度で
SiO2層６を選択的にサイドエツチングして、
そのチヤネル方向の厚さを例えば0.25〜0.5μｍ
程度とする。
この半導体基体上にオーミツクコンタクト電
極層８′として、例えばAuGeを20nｍ、Auを
200〜300nｍ程度蒸着する。このプロセスで電
極層８′がSi3N4層５上に若干被着してもよい
が、SiO2層６には接触しない様に蒸着角度を
制御する。
極層８′として、例えばAuGeを20nｍ、Auを
200〜300nｍ程度蒸着する。このプロセスで電
極層８′がSi3N4層５上に若干被着してもよい
が、SiO2層６には接触しない様に蒸着角度を
制御する。
第１図ｃ参照：レジストパターン７を剥離してそ
の上のオーミツクコンタクト電極層８′をリフ
トオフし、次いでこの電極層８′をパターニン
グしてソース及びドレイン電極８のゲートに対
向する辺以外を画定する。次いで例えば温度
450℃、約１分間程度の合金化熱処理を行つて
合金化領域８Ａを形成する。
の上のオーミツクコンタクト電極層８′をリフ
トオフし、次いでこの電極層８′をパターニン
グしてソース及びドレイン電極８のゲートに対
向する辺以外を画定する。次いで例えば温度
450℃、約１分間程度の合金化熱処理を行つて
合金化領域８Ａを形成する。
この半導体基体上に例えばレジスト９を塗布
してその上表面を平坦とし、例えばアルゴンイ
オン（Ar+）ミリングによりSiO2層６によるゲ
ート電極パターンを表出する。
してその上表面を平坦とし、例えばアルゴンイ
オン（Ar+）ミリングによりSiO2層６によるゲ
ート電極パターンを表出する。
次いでSiO2層６を例えば弗酸（HF）系エツ
チヤントでエツチングし、続いて例えばCHF3
プラズマエツチング法によりこの開口部分の
Si3N4層５をエツチングして、半導体基体面を
表出する。
チヤントでエツチングし、続いて例えばCHF3
プラズマエツチング法によりこの開口部分の
Si3N4層５をエツチングして、半導体基体面を
表出する。
第１図ｄ参照：この半導体基体表出面及びレジス
ト９上にゲート電極層としてAlを500〜600nｍ
程度蒸着し、リフトオフを行つてゲート電極１
０を形成する。
ト９上にゲート電極層としてAlを500〜600nｍ
程度蒸着し、リフトオフを行つてゲート電極１
０を形成する。
上述の本実施例の如く本発明によれば、ソース
及びドレイン電極８の半導体基体とのコンタクト
面のゲートに対向する辺は、Si3N4層５のパター
ンによつて規定され、このSi3N4層５のパターン
がレジストパターン７をマスクとして垂直にエツ
チングして形成されるために均一で再現性がよ
く、かつこのSi3N4層５によつてゲート近傍が保
護される。
及びドレイン電極８の半導体基体とのコンタクト
面のゲートに対向する辺は、Si3N4層５のパター
ンによつて規定され、このSi3N4層５のパターン
がレジストパターン７をマスクとして垂直にエツ
チングして形成されるために均一で再現性がよ
く、かつこのSi3N4層５によつてゲート近傍が保
護される。
この結果、本実施例は例えば第１図ｂを参照し
て説明した従来例に比較してパターン精度の向上
及びソース寄生抵抗の低減が実現され、例えばゲ
ート・ソース間0.2μｍとして標準偏差は0.02μｍ
に止まり、ソース寄生抵抗は従来の３Ω／mmから
2.5Ω／mmに低減している。
て説明した従来例に比較してパターン精度の向上
及びソース寄生抵抗の低減が実現され、例えばゲ
ート・ソース間0.2μｍとして標準偏差は0.02μｍ
に止まり、ソース寄生抵抗は従来の３Ω／mmから
2.5Ω／mmに低減している。
以上説明した如く本発明によれば、HEMTの
ゲート電極とソース及びドレイン電極との位置整
合が均一な小間隔で達成されて、ソース抵抗等の
等価直列抵抗、従つてゲート遅延時間、遮断周波
数等の特性が均一に再現性よく改善され、高集積
度のHEMT集積回路装置の実現に大きい効果が
得られる。
ゲート電極とソース及びドレイン電極との位置整
合が均一な小間隔で達成されて、ソース抵抗等の
等価直列抵抗、従つてゲート遅延時間、遮断周波
数等の特性が均一に再現性よく改善され、高集積
度のHEMT集積回路装置の実現に大きい効果が
得られる。
第１図は本発明の実施例の工程順模式側断面
図、第２図は従来例の模式側断面図である。 図において、１は半絶縁性GaAs基板、２はノ
ンドープのGaAs層、２ｅは２次元電子ガス、３
はｎ型AlGaAs電子供給層、４はｎ型GaAs層、
５はSi3N4層、６はSiO2層、７はゲート電極を拡
大したレジストパターン、８′はオーミツクコン
タクト電極層、８はソース及びドレイン電極、８
Ａは合金化領域、９はレジスト、１０はゲート電
極を示す。
図、第２図は従来例の模式側断面図である。 図において、１は半絶縁性GaAs基板、２はノ
ンドープのGaAs層、２ｅは２次元電子ガス、３
はｎ型AlGaAs電子供給層、４はｎ型GaAs層、
５はSi3N4層、６はSiO2層、７はゲート電極を拡
大したレジストパターン、８′はオーミツクコン
タクト電極層、８はソース及びドレイン電極、８
Ａは合金化領域、９はレジスト、１０はゲート電
極を示す。
Claims (1)
- 【特許請求の範囲】 １ 半絶縁性砒化ガリウム基板上に、ノンドープ
の砒化ガリウム層とｎ型砒化アルミニウムガリウ
ム層とｎ型砒化ガリウム層とを順次エピタキシヤ
ル成長し、該ｎ型砒化ガリウム層上に窒化シリコ
ン層と二酸化シリコン層とを被着し、 該二酸化シリコン層上にゲート電極を拡大した
レジストパターンを配設し、該レジストパターン
をマスクとして該二酸化シリコン層及び該窒化シ
リコン層を垂直にエツチングし、更に該二酸化シ
リコン層を選択的にサイドエツチングし、 金ゲルマニウム／金層を蒸着して該レジストパ
ターンを剥離除去し、更に該金ゲルマニウム／金
層をパターニングしてソース及びドレイン電極を
形成し、 該基板上に上表面を平坦にレジストを塗布して
イオンミリング法により該二酸化シリコン層を表
出し、該二酸化シリコン層及び該二酸化シリコン
層直下の該窒化シリコン層をエツチング除去して
アルミニウムを蒸着し、該レジストを剥離除去し
てゲート電極を形成することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7913586A JPS62237763A (ja) | 1986-04-08 | 1986-04-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7913586A JPS62237763A (ja) | 1986-04-08 | 1986-04-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62237763A JPS62237763A (ja) | 1987-10-17 |
| JPH0260222B2 true JPH0260222B2 (ja) | 1990-12-14 |
Family
ID=13681509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7913586A Granted JPS62237763A (ja) | 1986-04-08 | 1986-04-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62237763A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100315423B1 (ko) * | 1999-12-22 | 2001-11-26 | 오길록 | 광 리소그래피 공정과 희생절연막을 사용한 미세티형(감마형) 게이트 형성방법 |
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-
1986
- 1986-04-08 JP JP7913586A patent/JPS62237763A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62237763A (ja) | 1987-10-17 |
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