JPH05335341A - Ｉｉｉ−ｖ族化合物半導体装置の製造方法 - Google Patents
Ｉｉｉ−ｖ族化合物半導体装置の製造方法Info
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- JPH05335341A JPH05335341A JP13938192A JP13938192A JPH05335341A JP H05335341 A JPH05335341 A JP H05335341A JP 13938192 A JP13938192 A JP 13938192A JP 13938192 A JP13938192 A JP 13938192A JP H05335341 A JPH05335341 A JP H05335341A
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- layer
- iii
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- compound semiconductor
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Abstract
(57)【要約】 （修正有）
【目的】 リセス構造の電極を有するＩＩＩ−Ｖ族化合
物半導体装置に関し、開口形成時に生ずる面荒れを防止
する有効な手段を提供する。 【構成】 基板上１に、ＩＩＩ−Ｖ族化合物半導体２，
３，４、第１の絶縁膜５、Ａｌを含む第２の絶縁膜１５
をこの順序で堆積し、堆積した絶縁膜に所定のパターン
で前記ＩＩＩ−Ｖ族化合物半導体表面に達する第１の開
口部を形成する。第３の絶縁膜を第１の開口部を含む全
面に堆積し、これを異方性エッチングして側壁絶縁膜を
形成し、表面に被覆膜を有する第２の絶縁膜および側壁
絶縁膜をマスクとして、表出するＩＩＩ−Ｖ族化合物半
導体を選択的にエッチングして第２の開口部２１を形成
する。第２の開口部内を含む全面に金属層１０を形成
し、第２の絶縁膜をエッチングストッパとして該金属層
をパターニングし、第２の開口部内にリセス電極１２を
形成する。
物半導体装置に関し、開口形成時に生ずる面荒れを防止
する有効な手段を提供する。 【構成】 基板上１に、ＩＩＩ−Ｖ族化合物半導体２，
３，４、第１の絶縁膜５、Ａｌを含む第２の絶縁膜１５
をこの順序で堆積し、堆積した絶縁膜に所定のパターン
で前記ＩＩＩ−Ｖ族化合物半導体表面に達する第１の開
口部を形成する。第３の絶縁膜を第１の開口部を含む全
面に堆積し、これを異方性エッチングして側壁絶縁膜を
形成し、表面に被覆膜を有する第２の絶縁膜および側壁
絶縁膜をマスクとして、表出するＩＩＩ−Ｖ族化合物半
導体を選択的にエッチングして第２の開口部２１を形成
する。第２の開口部内を含む全面に金属層１０を形成
し、第２の絶縁膜をエッチングストッパとして該金属層
をパターニングし、第２の開口部内にリセス電極１２を
形成する。
Description
【０００１】
【産業上の利用分野】本発明は、ＩＩＩ−Ｖ族化合物半
導体装置の製造方法に関し、特にリセス構造の電極を有
するＩＩＩ−Ｖ族化合物半導体装置の製造方法に関す
る。
導体装置の製造方法に関し、特にリセス構造の電極を有
するＩＩＩ−Ｖ族化合物半導体装置の製造方法に関す
る。
【０００２】電子の移動度がＳｉやＧｅに比べて非常に
大きいＩＩＩ−Ｖ族化合物半導体は、ＭＥＳＦＥＴ、Ｈ
ＥＭＴ、ＨＢＴ、ＨＥＴ等の高速半導体装置用材料とし
て利用されている。
大きいＩＩＩ−Ｖ族化合物半導体は、ＭＥＳＦＥＴ、Ｈ
ＥＭＴ、ＨＢＴ、ＨＥＴ等の高速半導体装置用材料とし
て利用されている。
【０００３】これらの半導体装置においては、ヘテロ接
合構造やリセスゲート構造がしばしば用いられる。リセ
スゲート構造を作製するためには、ＩＩＩ−Ｖ族化合物
半導体のエッチングが必要であり、エッチング停止層を
利用した選択ドライエッチングがよく行なわれる。
合構造やリセスゲート構造がしばしば用いられる。リセ
スゲート構造を作製するためには、ＩＩＩ−Ｖ族化合物
半導体のエッチングが必要であり、エッチング停止層を
利用した選択ドライエッチングがよく行なわれる。
【０００４】
【従来の技術】化合物半導体装置の電極形成は、たとえ
ば以下のように行なう。ＩＩＩ−Ｖ族化合物半導体の積
層表面上に形成した絶縁膜にコンタクトホールをパター
ニングし、この絶縁膜をマスクとして異方性選択エッチ
ングを行なって所望のＩＩＩ−Ｖ族化合物半導体層表面
を露出する開口を形成する。この開口内に電極材料を導
入して、いわゆるリセス構造の電極を形成する。
ば以下のように行なう。ＩＩＩ−Ｖ族化合物半導体の積
層表面上に形成した絶縁膜にコンタクトホールをパター
ニングし、この絶縁膜をマスクとして異方性選択エッチ
ングを行なって所望のＩＩＩ−Ｖ族化合物半導体層表面
を露出する開口を形成する。この開口内に電極材料を導
入して、いわゆるリセス構造の電極を形成する。
【０００５】このようなＩＩＩ−Ｖ族化合物半導体層へ
の開口部形成は、反応性ガスを利用したドライエッチン
グによることが多く、チャンバ内雰囲気等でエッチング
条件が変化することもあり、エッチングの制御が難し
い。
の開口部形成は、反応性ガスを利用したドライエッチン
グによることが多く、チャンバ内雰囲気等でエッチング
条件が変化することもあり、エッチングの制御が難し
い。
【０００６】従来のＩＩＩ−Ｖ族化合物半導体層へのリ
セス構造電極形成は、以下のような工程によっていた。
高電子移動度トランジスタ（ＨＥＭＴ）の場合を例にと
って説明する。
セス構造電極形成は、以下のような工程によっていた。
高電子移動度トランジスタ（ＨＥＭＴ）の場合を例にと
って説明する。
【０００７】まず、図５（Ａ）に示すように、半絶縁性
ＧａＡｓ基板２６上にヘテロ接合を含むＩＩＩ−Ｖ族化
合物半導体の多層膜を形成する。すなわち、半絶縁性Ｇ
ａＡｓ基板２６上にバッファ層および電子走行層となる
ｉ型ＧａＡｓ層２７、ｎ型不純物をドープしたＡｌＧａ
Ａｓ電子供給層２８、ソース／ドレイン領域においてオ
ーミック接触を容易に取るためのＧａＡｓキャップ層２
９をエピタキシャルに成長する。
ＧａＡｓ基板２６上にヘテロ接合を含むＩＩＩ−Ｖ族化
合物半導体の多層膜を形成する。すなわち、半絶縁性Ｇ
ａＡｓ基板２６上にバッファ層および電子走行層となる
ｉ型ＧａＡｓ層２７、ｎ型不純物をドープしたＡｌＧａ
Ａｓ電子供給層２８、ソース／ドレイン領域においてオ
ーミック接触を容易に取るためのＧａＡｓキャップ層２
９をエピタキシャルに成長する。
【０００８】この多層膜の上にＳｉＯＮ等の絶縁膜３０
を堆積する。次に、ホトレジスト膜３１を塗布後、ホト
リソグラフィの技術を用いてホトレジスト膜３１の所定
位置に所望のパターンで開口部を設ける。
を堆積する。次に、ホトレジスト膜３１を塗布後、ホト
リソグラフィの技術を用いてホトレジスト膜３１の所定
位置に所望のパターンで開口部を設ける。
【０００９】次に、ホトレジスト膜３１をマスクとして
絶縁膜３０をＣＦ4 ガスの反応性イオンエッチング（Ｒ
ＩＥ）による異方性エッチング等でパターニングし、開
口部（コンタクトホール）を設ける。
絶縁膜３０をＣＦ4 ガスの反応性イオンエッチング（Ｒ
ＩＥ）による異方性エッチング等でパターニングし、開
口部（コンタクトホール）を設ける。
【００１０】次に、図５（Ｂ）に示すように、ホトレジ
スト膜３１を除去後、表面上にＳｉＯＮ等の絶縁膜３２
をほぼ均一に堆積する。次いで、ＣＦ4 の異方性ドライ
エッチングにより、表面から垂直方向に絶縁膜３２を除
去する。絶縁膜３２の厚さ分のエッチングを行なうと、
平坦部上の絶縁膜３２は除去され、図５（Ｃ）に示すよ
うにコンタクトホール側壁上にのみ絶縁膜３２が残る。
スト膜３１を除去後、表面上にＳｉＯＮ等の絶縁膜３２
をほぼ均一に堆積する。次いで、ＣＦ4 の異方性ドライ
エッチングにより、表面から垂直方向に絶縁膜３２を除
去する。絶縁膜３２の厚さ分のエッチングを行なうと、
平坦部上の絶縁膜３２は除去され、図５（Ｃ）に示すよ
うにコンタクトホール側壁上にのみ絶縁膜３２が残る。
【００１１】次に、図５（Ｄ）に示すように、ＣＣｌ2
Ｆ2 ガス等を用いた異方性ドライエッチングによって電
子供給層２８表面まで垂直にキャップ層２９をエッチし
て開口部を形成する。Ａｌを含むＡｌＧａＡｓの電子供
給層２８がエッチングストッパとなる。
Ｆ2 ガス等を用いた異方性ドライエッチングによって電
子供給層２８表面まで垂直にキャップ層２９をエッチし
て開口部を形成する。Ａｌを含むＡｌＧａＡｓの電子供
給層２８がエッチングストッパとなる。
【００１２】次に、図５（Ｅ）に示すように、開口部を
埋めるようにＷＳｉ等の電極層３３をスパッタリングで
堆積する。電極層３３は絶縁膜３０上全面に堆積する。
電極層３３のパターニングのため、図５（Ｆ）に示すよ
うに、電極層３３上にレジスト膜３４のパターンを形成
し、ＣＦ4 ガスによる反応性イオンエッチング（ＲＩ
Ｅ）の異方性ドライエッチングを行なう。レジスト膜パ
ターン３４に覆われていない部分の電極層３３はエッチ
オフされる。
埋めるようにＷＳｉ等の電極層３３をスパッタリングで
堆積する。電極層３３は絶縁膜３０上全面に堆積する。
電極層３３のパターニングのため、図５（Ｆ）に示すよ
うに、電極層３３上にレジスト膜３４のパターンを形成
し、ＣＦ4 ガスによる反応性イオンエッチング（ＲＩ
Ｅ）の異方性ドライエッチングを行なう。レジスト膜パ
ターン３４に覆われていない部分の電極層３３はエッチ
オフされる。
【００１３】この時、電極層３３だけにとどまらず、そ
の直下の絶縁膜３０も一部オーバエッチングされる。換
言すれば、電極材料エッチングの選択性が十分高くな
い。このため、段差が発生し、また、絶縁膜３０の膜厚
再現性が低くなる。
の直下の絶縁膜３０も一部オーバエッチングされる。換
言すれば、電極材料エッチングの選択性が十分高くな
い。このため、段差が発生し、また、絶縁膜３０の膜厚
再現性が低くなる。
【００１４】この結果、プロセスマージンが低くなり、
後工程でのリソグラフィで精度が低くなる、後工程での
コンタクトホール開口のエッチング精度が低くなる等の
問題が生ずる。
後工程でのリソグラフィで精度が低くなる、後工程での
コンタクトホール開口のエッチング精度が低くなる等の
問題が生ずる。
【００１５】この問題を解決するひとつの方法として、
図６（Ａ）に示すように絶縁膜３０の上に薄いＡｌを含
む絶縁膜、たとえばＡｌ2 Ｏ3 膜３６を堆積させ、Ａｌ
2 Ｏ3 膜３６を電極層３３のエッチングの際のエッチン
グストッパに利用することが考えられる。
図６（Ａ）に示すように絶縁膜３０の上に薄いＡｌを含
む絶縁膜、たとえばＡｌ2 Ｏ3 膜３６を堆積させ、Ａｌ
2 Ｏ3 膜３６を電極層３３のエッチングの際のエッチン
グストッパに利用することが考えられる。
【００１６】Ａｌ2 Ｏ3 膜３６の堆積後、Ａｌ2 Ｏ3 膜
３６の上に、ホトレジストマスクを形成し、開口部に露
出したＡｌ2 Ｏ3 膜３６を、たとえば熱燐酸によりエッ
チングし、その下のＳｉＯＮ絶縁膜３０を異方性エッチ
ングによりエッチングしてキャップ層２９を露出する。
その後、ホトレジストマスクは除去する。このようにし
て、図６（Ａ）に示す構造を得る。
３６の上に、ホトレジストマスクを形成し、開口部に露
出したＡｌ2 Ｏ3 膜３６を、たとえば熱燐酸によりエッ
チングし、その下のＳｉＯＮ絶縁膜３０を異方性エッチ
ングによりエッチングしてキャップ層２９を露出する。
その後、ホトレジストマスクは除去する。このようにし
て、図６（Ａ）に示す構造を得る。
【００１７】次に、図５（Ｂ）に示す工程同様に、Ｓｉ
ＯＮ膜を全面上にほぼ均一に堆積し、ＣＦ4 ガスのＲＩ
Ｅによる異方性エッチングを行なうことによって開口部
側壁にのみＳｉＯＮ膜を残す。この時、表面部分にはＡ
ｌ2 Ｏ3 膜３６が露出するため、表面部分でのオーバエ
ッチングは防止される。
ＯＮ膜を全面上にほぼ均一に堆積し、ＣＦ4 ガスのＲＩ
Ｅによる異方性エッチングを行なうことによって開口部
側壁にのみＳｉＯＮ膜を残す。この時、表面部分にはＡ
ｌ2 Ｏ3 膜３６が露出するため、表面部分でのオーバエ
ッチングは防止される。
【００１８】続いて、開口部に露出したＧａＡｓキャッ
プ層２９を異方性エッチングする。このようにして、Ａ
ｌＧａＡｓ電子供給層２８の表面を露出する。なお、Ａ
ｌＧａＡｓとＧａＡｓとはエッチング速度が異なり、電
子供給層２８はエッチングストッパの役割も果たす。
プ層２９を異方性エッチングする。このようにして、Ａ
ｌＧａＡｓ電子供給層２８の表面を露出する。なお、Ａ
ｌＧａＡｓとＧａＡｓとはエッチング速度が異なり、電
子供給層２８はエッチングストッパの役割も果たす。
【００１９】次に、図６（Ｃ）に示すように、ＷＳｉ等
の電極層を全面上にスパッタリングで堆積し、その上に
ホトレジストマスクを形成する。このホトレジストマス
クをエッチングマスクとして電極層をエッチングするこ
とにより、図に示すようなＴ型電極を得る。
の電極層を全面上にスパッタリングで堆積し、その上に
ホトレジストマスクを形成する。このホトレジストマス
クをエッチングマスクとして電極層をエッチングするこ
とにより、図に示すようなＴ型電極を得る。
【００２０】この電極層のエッチングにおいて、Ａｌ2
Ｏ3 膜３６が露出すると、エッチング速度が著しく低下
するため、Ａｌ2 Ｏ3 膜３６が完全に消滅することはな
く、さらにその下のＳｉＯＮ膜３０が膜減りすることは
防止される。このように、絶縁膜３０の厚さは全面上で
ほぼ均一に確保される。
Ｏ3 膜３６が露出すると、エッチング速度が著しく低下
するため、Ａｌ2 Ｏ3 膜３６が完全に消滅することはな
く、さらにその下のＳｉＯＮ膜３０が膜減りすることは
防止される。このように、絶縁膜３０の厚さは全面上で
ほぼ均一に確保される。
【００２１】なお、ＳｉＯＮおよびＷＳｉに対するＡｌ
2 Ｏ3 のエッチング選択性は高いが、絶縁膜３０を全て
Ａｌ2 Ｏ3 膜３４で置換することは、Ａｌ2 Ｏ3 の加工
性が悪いため困難である。
2 Ｏ3 のエッチング選択性は高いが、絶縁膜３０を全て
Ａｌ2 Ｏ3 膜３４で置換することは、Ａｌ2 Ｏ3 の加工
性が悪いため困難である。
【００２２】
【発明が解決しようとする課題】前記したように、Ａｌ
2 Ｏ3 膜３６を絶縁膜３０の上に配置することで電極形
成時の絶縁膜３０のオーバエッチングの問題は解決でき
る。しかし、別の問題が派生する。
2 Ｏ3 膜３６を絶縁膜３０の上に配置することで電極形
成時の絶縁膜３０のオーバエッチングの問題は解決でき
る。しかし、別の問題が派生する。
【００２３】図６（Ｂ）に示す絶縁膜のコンタクトホー
ルを介して行なうＩＩＩ−Ｖ族化合物半導体、特にＧａ
Ａｓ等の化合物半導体の異方性ドライエッチングでは通
常弗素系ガス、たとえばＣＣｌ2 Ｆ2 ガスが用いられ
る。
ルを介して行なうＩＩＩ−Ｖ族化合物半導体、特にＧａ
Ａｓ等の化合物半導体の異方性ドライエッチングでは通
常弗素系ガス、たとえばＣＣｌ2 Ｆ2 ガスが用いられ
る。
【００２４】このガスは反応性が高いため、Ａｌ2 Ｏ3
と一部反応してＡｌＦ3 が発生する。ＡｌＦ3 は不揮発
性物質であり、被エッチ半導体の開口部に粒状に被着す
る。この結果、開口部に面荒れを生ずる。
と一部反応してＡｌＦ3 が発生する。ＡｌＦ3 は不揮発
性物質であり、被エッチ半導体の開口部に粒状に被着す
る。この結果、開口部に面荒れを生ずる。
【００２５】本発明の目的は、Ａｌを含む絶縁膜を電極
材料エッチングのエッチングストッパに利用しつつ、そ
の前段のＡｌを含まないＩＩＩ−Ｖ族化合物半導体中の
開口形成時に生ずる面荒れを防止する有効な手段を提供
することである。
材料エッチングのエッチングストッパに利用しつつ、そ
の前段のＡｌを含まないＩＩＩ−Ｖ族化合物半導体中の
開口形成時に生ずる面荒れを防止する有効な手段を提供
することである。
【００２６】
【課題を解決するための手段】本発明では、前記したＩ
ＩＩ−Ｖ族化合物半導体の開口部形成時、電極材料のエ
ッチングストッパとして機能するＡｌを含む絶縁膜を実
質的に露呈させない構造でドライエッチングを行なう。
ＩＩ−Ｖ族化合物半導体の開口部形成時、電極材料のエ
ッチングストッパとして機能するＡｌを含む絶縁膜を実
質的に露呈させない構造でドライエッチングを行なう。
【００２７】すなわち、本発明のＩＩＩ−Ｖ族化合物半
導体装置の製造方法は、基板上に、ＩＩＩ−Ｖ族化合物
半導体、第１の絶縁膜、Ａｌを含む第２の絶縁膜をこの
順序で堆積する積層工程と、該堆積した絶縁膜に所定の
パターンで前記ＩＩＩ−Ｖ族化合物半導体表面に達する
第１の開口部を形成する工程と、第３の絶縁膜を第１の
開口部を含む全面に堆積し、該第３の絶縁膜を異方性エ
ッチングにより選択的にエッチングすることにより、側
壁絶縁膜を形成する工程と、表面に被覆膜を有する該第
２の絶縁膜および該側壁絶縁膜をマスクとして、表出す
る前記ＩＩＩ−Ｖ族化合物半導体を選択的にエッチング
して第２の開口部を形成する工程と、前記第２の開口部
内を含む全面に金属層を形成する工程と、前記第２の絶
縁膜をエッチングストッパとして該金属層をパターニン
グし、該第２の開口部内にリセス電極を形成する工程と
を含む。
導体装置の製造方法は、基板上に、ＩＩＩ−Ｖ族化合物
半導体、第１の絶縁膜、Ａｌを含む第２の絶縁膜をこの
順序で堆積する積層工程と、該堆積した絶縁膜に所定の
パターンで前記ＩＩＩ−Ｖ族化合物半導体表面に達する
第１の開口部を形成する工程と、第３の絶縁膜を第１の
開口部を含む全面に堆積し、該第３の絶縁膜を異方性エ
ッチングにより選択的にエッチングすることにより、側
壁絶縁膜を形成する工程と、表面に被覆膜を有する該第
２の絶縁膜および該側壁絶縁膜をマスクとして、表出す
る前記ＩＩＩ−Ｖ族化合物半導体を選択的にエッチング
して第２の開口部を形成する工程と、前記第２の開口部
内を含む全面に金属層を形成する工程と、前記第２の絶
縁膜をエッチングストッパとして該金属層をパターニン
グし、該第２の開口部内にリセス電極を形成する工程と
を含む。
【００２８】
【作用】Ａｌを含む絶縁膜とその上に配置したＡｌを含
まない被覆膜の相乗作用によって、ＩＩＩ−Ｖ族化合物
半導体に電極形成用の開口部を加工する時、開口部のＩ
ＩＩ−Ｖ族化合物半導体の面荒れが防止でき、かつ絶縁
膜を所望の厚さに保つことができる。
まない被覆膜の相乗作用によって、ＩＩＩ−Ｖ族化合物
半導体に電極形成用の開口部を加工する時、開口部のＩ
ＩＩ−Ｖ族化合物半導体の面荒れが防止でき、かつ絶縁
膜を所望の厚さに保つことができる。
【００２９】以下、本発明を実施例に基づき、より詳し
く述べる。
く述べる。
【００３０】
【実施例】図１および図２は、本発明の実施例によるリ
セス構造ゲートを有するＨＥＭＴの製造工程を示す図で
ある。
セス構造ゲートを有するＨＥＭＴの製造工程を示す図で
ある。
【００３１】半絶縁性ＧａＡｓ基板１上に厚さ約４００
０Ａのｉ−ＧａＡｓバッファ兼電子走行層２、その上に
厚さ約４００Ａ、ドナー濃度約２×１０18ａｔｏｍｓ／
ｃｍ 3 のｎ−ＡｌＧａＡｓ電子供給層３、その上に厚さ
約１０００Ａ、ドナー濃度約２×１０18ａｔｏｍｓ／ｃ
ｍ3 のｎ−ＧａＡｓキャップ層４を連続的にエピタキシ
ャル成長させる。
０Ａのｉ−ＧａＡｓバッファ兼電子走行層２、その上に
厚さ約４００Ａ、ドナー濃度約２×１０18ａｔｏｍｓ／
ｃｍ 3 のｎ−ＡｌＧａＡｓ電子供給層３、その上に厚さ
約１０００Ａ、ドナー濃度約２×１０18ａｔｏｍｓ／ｃ
ｍ3 のｎ−ＧａＡｓキャップ層４を連続的にエピタキシ
ャル成長させる。
【００３２】この積層エピタキシャル構造ＩＩＩ−Ｖ族
化合物半導体上に、プラズマＣＶＤ法により厚さ約３０
００ＡのＳｉＯＮ層５を堆積させ、さらにその上に酸素
またはアルゴンのプラズマによるイオンアシスト蒸着法
を用いて厚さ約２００ＡのＡｌ2 Ｏ3 層１５を堆積させ
る。イオンアシスト蒸着法では、緻密で硬度の高い膜が
できるという特徴があり、これはドライエッチングのス
トッパ層として重要な特質である。
化合物半導体上に、プラズマＣＶＤ法により厚さ約３０
００ＡのＳｉＯＮ層５を堆積させ、さらにその上に酸素
またはアルゴンのプラズマによるイオンアシスト蒸着法
を用いて厚さ約２００ＡのＡｌ2 Ｏ3 層１５を堆積させ
る。イオンアシスト蒸着法では、緻密で硬度の高い膜が
できるという特徴があり、これはドライエッチングのス
トッパ層として重要な特質である。
【００３３】次に、ホトレジスト膜を塗布後、通常のホ
トリソグラフィの技術によって上記２層の絶縁膜５、１
５に対して所定位置にコンタクトホール２０を開ける。
その後、レジスト膜を除去した状態が図１（Ａ）であ
る。
トリソグラフィの技術によって上記２層の絶縁膜５、１
５に対して所定位置にコンタクトホール２０を開ける。
その後、レジスト膜を除去した状態が図１（Ａ）であ
る。
【００３４】この工程は、まずホトリソグラフィによっ
てホトレジスト膜をパターニングし、次にたとえば８０
℃の燐酸でＡｌ2 Ｏ3 層１５をパターニングし、さらに
たとえばＣＦ4 ガスを用いた反応性イオンエッチング
（ＲＩＥ）によりＳｉＯＮ層５の異方性エッチングを行
なった後、ホトレジスト膜を除去すればよい。
てホトレジスト膜をパターニングし、次にたとえば８０
℃の燐酸でＡｌ2 Ｏ3 層１５をパターニングし、さらに
たとえばＣＦ4 ガスを用いた反応性イオンエッチング
（ＲＩＥ）によりＳｉＯＮ層５の異方性エッチングを行
なった後、ホトレジスト膜を除去すればよい。
【００３５】次に、図１（Ｂ）に示すように、プラズマ
ＣＶＤ法により厚さ約１５００ＡのＳｉＯＮ層７の堆積
を行なう。ＳｉＯＮ層７はコンタクトホール２０の側壁
上にもほぼ均等な厚さで堆積する。
ＣＶＤ法により厚さ約１５００ＡのＳｉＯＮ層７の堆積
を行なう。ＳｉＯＮ層７はコンタクトホール２０の側壁
上にもほぼ均等な厚さで堆積する。
【００３６】次に、図１（Ｃ）に示す如く、ＣＦ4 ガス
を用いたＲＩＥによりＳｉＯＮ層７をエッチングする。
平坦部上のＳｉＯＮ膜７をエッチオフすると、コンタク
トホール２０側壁部上のみにＳｉＯＮの側壁絶縁膜８が
残る。Ａｌ2 Ｏ3 層１５がエッチングストッパとなるの
で、この異方性エッチングでＳｉＯＮ層５が膜減りを起
こすことなく、側壁絶縁膜８を残してＳｉＯＮ層７はき
れいに除去できる。
を用いたＲＩＥによりＳｉＯＮ層７をエッチングする。
平坦部上のＳｉＯＮ膜７をエッチオフすると、コンタク
トホール２０側壁部上のみにＳｉＯＮの側壁絶縁膜８が
残る。Ａｌ2 Ｏ3 層１５がエッチングストッパとなるの
で、この異方性エッチングでＳｉＯＮ層５が膜減りを起
こすことなく、側壁絶縁膜８を残してＳｉＯＮ層７はき
れいに除去できる。
【００３７】次に、図１（Ｄ）に示すように、コンタク
トホール２０よりやや広い開口部を有するホトレジスト
膜１６のパターンを形成する。このプロセスは通常のホ
トリソグラフィによって行なうが、位置合わせに多少余
裕をみてコンタクトホール２０開口部より片側につき約
０．４μｍ広い開口部を形成することによって位置合わ
せを容易にする。しかし、Ａｌ2 Ｏ3 層１５は大部分が
ホトレジスト膜１６で覆われている。
トホール２０よりやや広い開口部を有するホトレジスト
膜１６のパターンを形成する。このプロセスは通常のホ
トリソグラフィによって行なうが、位置合わせに多少余
裕をみてコンタクトホール２０開口部より片側につき約
０．４μｍ広い開口部を形成することによって位置合わ
せを容易にする。しかし、Ａｌ2 Ｏ3 層１５は大部分が
ホトレジスト膜１６で覆われている。
【００３８】次に、図２（Ａ）に示すように、エッチン
グでｎ−ＧａＡｓキャップ層４に開口２１を形成する。
たとえば、ＣＣｌ2 Ｆ2 ガスを用いたＲＩＥによってコ
ンタクトホール２０内のＧａＡｓ層を異方性エッチング
する。エッチングは、ｎ−ＡｌＧａＡｓ電子供給層３の
表面でほぼ自動停止する。
グでｎ−ＧａＡｓキャップ層４に開口２１を形成する。
たとえば、ＣＣｌ2 Ｆ2 ガスを用いたＲＩＥによってコ
ンタクトホール２０内のＧａＡｓ層を異方性エッチング
する。エッチングは、ｎ−ＡｌＧａＡｓ電子供給層３の
表面でほぼ自動停止する。
【００３９】この際、Ａｌ2 Ｏ3 層１５は大部分がホト
レジスト膜１６で覆われているため、実質的に不揮発性
ＡｌＦ3 の生成は無視できる程度に少量で済み、開口部
２１のＧａＡｓ面が荒れることはない。その後、ホトレ
ジスト膜１６を除去する。この状態を図２（Ａ）に示
す。
レジスト膜１６で覆われているため、実質的に不揮発性
ＡｌＦ3 の生成は無視できる程度に少量で済み、開口部
２１のＧａＡｓ面が荒れることはない。その後、ホトレ
ジスト膜１６を除去する。この状態を図２（Ａ）に示
す。
【００４０】次に、ゲート電極１２の形成を行なう。ま
ず、図２（Ｂ）で示すように、スパッタリング法によっ
てＷＳｉ層１０を開口部２１内に完全に充填するよう、
約３０００Ａの厚みに堆積する。その後、Ｔ型ゲート電
極を形成するため、ホトレジスト膜１１を塗布し、所定
のパターニングを行なう。
ず、図２（Ｂ）で示すように、スパッタリング法によっ
てＷＳｉ層１０を開口部２１内に完全に充填するよう、
約３０００Ａの厚みに堆積する。その後、Ｔ型ゲート電
極を形成するため、ホトレジスト膜１１を塗布し、所定
のパターニングを行なう。
【００４１】次に、図２（Ｃ）に示すように、ＣＦ4 ガ
スを用いたＲＩＥによってＷＳｉ層１０の異方性ドライ
エッチングを行なう。この時、オーバエッチングになっ
ても下地がＡｌ2 Ｏ3 層１５であるため、エッチングは
自動停止し、膜減りは防止される。次いで、ホトレジス
ト膜１１を除去すれば、図２（Ｃ）に示したように、Ｔ
型ゲート電極１２が完成する。
スを用いたＲＩＥによってＷＳｉ層１０の異方性ドライ
エッチングを行なう。この時、オーバエッチングになっ
ても下地がＡｌ2 Ｏ3 層１５であるため、エッチングは
自動停止し、膜減りは防止される。次いで、ホトレジス
ト膜１１を除去すれば、図２（Ｃ）に示したように、Ｔ
型ゲート電極１２が完成する。
【００４２】その後、ソース／ドレイン電極１４を形成
する。この工程は、まず、ホトレジスト膜塗布後、ソー
ス／ドレイン電極位置に開口部を設けるようにパターニ
ングし、次に８０℃の熱燐酸で開口部のＡｌ2 Ｏ3 層１
５を除去し、さらにその次にＨＦ：ＮＨ4 Ｆ＝１：１０
の溶液によりＳｉＯＮ層５をウェットエッチングしてｎ
−ＧａＡｓキャップ層４を露出させる。
する。この工程は、まず、ホトレジスト膜塗布後、ソー
ス／ドレイン電極位置に開口部を設けるようにパターニ
ングし、次に８０℃の熱燐酸で開口部のＡｌ2 Ｏ3 層１
５を除去し、さらにその次にＨＦ：ＮＨ4 Ｆ＝１：１０
の溶液によりＳｉＯＮ層５をウェットエッチングしてｎ
−ＧａＡｓキャップ層４を露出させる。
【００４３】その後、たとえばＡｕＧｅ／Ａｕを厚さ約
２００Ａ／約３０００Ａ蒸着した後、ホトレジスト膜を
除去してリフトオフを行なう。開口部に形成されたＡｕ
Ｇｅ／Ａｕを４５０℃で１分間合金化することによって
図２（Ｄ）に示すようなソース／ドレイン電極１４が形
成される。さらに、保護膜形成等を行なってＨＥＭＴを
完成させる。
２００Ａ／約３０００Ａ蒸着した後、ホトレジスト膜を
除去してリフトオフを行なう。開口部に形成されたＡｕ
Ｇｅ／Ａｕを４５０℃で１分間合金化することによって
図２（Ｄ）に示すようなソース／ドレイン電極１４が形
成される。さらに、保護膜形成等を行なってＨＥＭＴを
完成させる。
【００４４】次に、本発明の別の実施例によるリセスゲ
ートＨＥＭＴの製造工程について述べる。前実施例同
様、半絶縁性ＧａＡｓ基板１上に厚さ約４０００Ａのｉ
−ＧａＡｓバッファ兼電子走行層２、その上に厚さ約４
００Ａ、ドナー濃度約２×１０18ａｔｏｍｓ／ｃｍ3 の
ｎ−ＡｌＧａＡｓ電子供給層３、その上に厚さ約１００
０Ａ、ドナー濃度約２×１０18ａｔｏｍｓ／ｃｍ3 のｎ
−ＧａＡｓキャップ層４を連続的にエピタキシャル成長
させる。
ートＨＥＭＴの製造工程について述べる。前実施例同
様、半絶縁性ＧａＡｓ基板１上に厚さ約４０００Ａのｉ
−ＧａＡｓバッファ兼電子走行層２、その上に厚さ約４
００Ａ、ドナー濃度約２×１０18ａｔｏｍｓ／ｃｍ3 の
ｎ−ＡｌＧａＡｓ電子供給層３、その上に厚さ約１００
０Ａ、ドナー濃度約２×１０18ａｔｏｍｓ／ｃｍ3 のｎ
−ＧａＡｓキャップ層４を連続的にエピタキシャル成長
させる。
【００４５】この積層エピタキシャル構造ＩＩＩ−Ｖ族
化合物半導体上に、プラズマＣＶＤ法により厚さ約３０
００ＡのＳｉＯＮ層５を堆積し、さらにその上にイオン
アシスト蒸着法により厚さ約２００ＡのＡｌ2 Ｏ3 層１
５を堆積する。
化合物半導体上に、プラズマＣＶＤ法により厚さ約３０
００ＡのＳｉＯＮ層５を堆積し、さらにその上にイオン
アシスト蒸着法により厚さ約２００ＡのＡｌ2 Ｏ3 層１
５を堆積する。
【００４６】次いで、その上にプラズマＣＶＤ法により
厚さ約１０００ＡのＳｉＯＮ層１７を堆積する。この上
にホトレジスト膜を塗布し、ホトリソグラフィの技術を
用いてパターニングする。
厚さ約１０００ＡのＳｉＯＮ層１７を堆積する。この上
にホトレジスト膜を塗布し、ホトリソグラフィの技術を
用いてパターニングする。
【００４７】次に、ホトレジスト膜の開口部にコンタク
トホール２０を形成する。すなわち、ホトレジスト膜を
マスクとして、まずＣＦ4 ガスを用いたＲＩＥによって
ＳｉＯＮ層１７を異方性エッチングし、次いで８０℃の
熱燐酸によりＡｌ2 Ｏ3 層１５をウェットエッチング
し、再びＣＦ4 ガスによるＲＩＥを用いてＳｉＯＮ層５
をドライエッチングする。ホトレジスト膜を除去した状
態を図３（Ａ）に示す。
トホール２０を形成する。すなわち、ホトレジスト膜を
マスクとして、まずＣＦ4 ガスを用いたＲＩＥによって
ＳｉＯＮ層１７を異方性エッチングし、次いで８０℃の
熱燐酸によりＡｌ2 Ｏ3 層１５をウェットエッチング
し、再びＣＦ4 ガスによるＲＩＥを用いてＳｉＯＮ層５
をドライエッチングする。ホトレジスト膜を除去した状
態を図３（Ａ）に示す。
【００４８】次に、前実施例同様、プラズマＣＶＤ法で
厚さ約１５００ＡのＳｉＯＮ層を堆積し、ＣＦ4 ガスを
用いたＲＩＥにより異方性エッチングを行なって、図３
（Ｂ）に示すようにコンタクトホール２０側壁にＳｉＯ
Ｎの側壁絶縁膜８を形成する。この時、オーバエッチン
グすると、ＳｉＯＮ層１７の膜厚も堆積時より減少する
が、Ａｌ2 Ｏ3 層１５は露出せず、完全にＳｉＯＮ層１
７、側壁絶縁膜８に覆われている。
厚さ約１５００ＡのＳｉＯＮ層を堆積し、ＣＦ4 ガスを
用いたＲＩＥにより異方性エッチングを行なって、図３
（Ｂ）に示すようにコンタクトホール２０側壁にＳｉＯ
Ｎの側壁絶縁膜８を形成する。この時、オーバエッチン
グすると、ＳｉＯＮ層１７の膜厚も堆積時より減少する
が、Ａｌ2 Ｏ3 層１５は露出せず、完全にＳｉＯＮ層１
７、側壁絶縁膜８に覆われている。
【００４９】次に、ｎ−ＡｌＧａＡｓ電子供給層３をエ
ッチングストッパとするエッチングを行ない、キャップ
層４に開口部の形成を行なう。ＣＣｌ2 Ｆ2 ガスを用い
たＲＩＥによってコンタクトホール２０直下のｎ−Ｇａ
Ａｓキャップ層４を異方性ドライエッチングする。この
時、Ａｌ2 Ｏ3 層１５は露出していないので、ＣＣｌ 2
Ｆ2 ガスと反応することなく、したがって面荒れのない
リセスエッチング面が得られる。
ッチングストッパとするエッチングを行ない、キャップ
層４に開口部の形成を行なう。ＣＣｌ2 Ｆ2 ガスを用い
たＲＩＥによってコンタクトホール２０直下のｎ−Ｇａ
Ａｓキャップ層４を異方性ドライエッチングする。この
時、Ａｌ2 Ｏ3 層１５は露出していないので、ＣＣｌ 2
Ｆ2 ガスと反応することなく、したがって面荒れのない
リセスエッチング面が得られる。
【００５０】引き続いて、図３（Ｃ）で示すように、電
極材料であるＷＳｉ層１０を堆積して開口部を充填す
る。その後、ＷＳｉ層１０上にパターニングしたホトレ
ジスト膜１１を形成する。
極材料であるＷＳｉ層１０を堆積して開口部を充填す
る。その後、ＷＳｉ層１０上にパターニングしたホトレ
ジスト膜１１を形成する。
【００５１】次に、たとえばＣＦ4 ガスによるＲＩＥに
よってＷＳｉ層１０の異方性ドライエッチングを行な
い、ゲート電極１２をパターニングする。この時、ＷＳ
ｉ層１０の下地であるＳｉＯＮ層１７もオーバエッチン
グされ除去されるが、Ａｌ2 Ｏ 3 層１５がエッチングス
トッパとなり、この部位でエッチングは停止する。
よってＷＳｉ層１０の異方性ドライエッチングを行な
い、ゲート電極１２をパターニングする。この時、ＷＳ
ｉ層１０の下地であるＳｉＯＮ層１７もオーバエッチン
グされ除去されるが、Ａｌ2 Ｏ 3 層１５がエッチングス
トッパとなり、この部位でエッチングは停止する。
【００５２】さらに、前記実施例と同様の手順でソース
／ドレイン電極を形成した図を、図３（Ｄ）に示す。こ
のようにして、ＨＥＭＴ主要構成部が完成する。なお、
露出しているＡｌ2 Ｏ3 層１５は熱燐酸ウェットエッチ
ング等によって除去してもよい。
／ドレイン電極を形成した図を、図３（Ｄ）に示す。こ
のようにして、ＨＥＭＴ主要構成部が完成する。なお、
露出しているＡｌ2 Ｏ3 層１５は熱燐酸ウェットエッチ
ング等によって除去してもよい。
【００５３】本発明のさらに別の実施例によるリセスゲ
ートＨＥＭＴ電極形成を次に説明する。前実施例と同様
に、半絶縁性ＧａＡｓ基板１上にｉ−ＧａＡｓバッファ
兼電子走行層２、ｎ−ＡｌＧａＡｓ電子供給層３、ｎ−
ＧａＡｓキャップ層４からなるＩＩＩ−Ｖ族化合物半導
体エピタキシャル積層を形成する。この上にプラズマＣ
ＶＤ法により厚さ約３０００ＡのＳｉＯＮ層５を堆積す
る。
ートＨＥＭＴ電極形成を次に説明する。前実施例と同様
に、半絶縁性ＧａＡｓ基板１上にｉ−ＧａＡｓバッファ
兼電子走行層２、ｎ−ＡｌＧａＡｓ電子供給層３、ｎ−
ＧａＡｓキャップ層４からなるＩＩＩ−Ｖ族化合物半導
体エピタキシャル積層を形成する。この上にプラズマＣ
ＶＤ法により厚さ約３０００ＡのＳｉＯＮ層５を堆積す
る。
【００５４】引続き、この上に複数のソースを使ったイ
オンアシスト蒸着法を用いて厚さ約２００ＡのＡｌ2 Ｏ
3 層１５、厚さ約２００ＡのＳｉＯ2 層１７ａ、厚さ約
２００ＡのＡｌ2 Ｏ3 層１８を連続的に堆積する。イオ
ンアシスト蒸着により緻密で高硬度の膜が連続プロセス
で形成される。
オンアシスト蒸着法を用いて厚さ約２００ＡのＡｌ2 Ｏ
3 層１５、厚さ約２００ＡのＳｉＯ2 層１７ａ、厚さ約
２００ＡのＡｌ2 Ｏ3 層１８を連続的に堆積する。イオ
ンアシスト蒸着により緻密で高硬度の膜が連続プロセス
で形成される。
【００５５】次に、ホトレジスト膜６を塗布後、ホトリ
ソグラフィの技術を用いて図４（Ａ）で示すように、ホ
トレジスト膜６に所定のパターンで開口部を形成する。
次に、コンタクトホールの形成を行なう。まず、８０℃
の熱燐酸によってＡｌ 2 Ｏ3 層１８をウェットエッチン
グし、次いでＣＦ4 ガスを用いたＲＩＥによりＳｉＯ2
層１７ａをドライエッチングし、その次に８０℃の熱燐
酸によってＡｌ 2 Ｏ3 層１５をウエットエッチングし、
またＣＦ4 ガスを用いたＲＩＥによりＳｉＯＮ層５をド
ライエッチングする。
ソグラフィの技術を用いて図４（Ａ）で示すように、ホ
トレジスト膜６に所定のパターンで開口部を形成する。
次に、コンタクトホールの形成を行なう。まず、８０℃
の熱燐酸によってＡｌ 2 Ｏ3 層１８をウェットエッチン
グし、次いでＣＦ4 ガスを用いたＲＩＥによりＳｉＯ2
層１７ａをドライエッチングし、その次に８０℃の熱燐
酸によってＡｌ 2 Ｏ3 層１５をウエットエッチングし、
またＣＦ4 ガスを用いたＲＩＥによりＳｉＯＮ層５をド
ライエッチングする。
【００５６】続いて、ホトレジスト膜６を除去し、プラ
ズマＣＶＤ法により厚さ約１５００ＡのＳｉＯＮ層をほ
ぼ均等に堆積し、ＣＦ4 ガスによるＲＩＥを用いてコン
タクトホール側壁部のＳｉＯＮの側壁絶縁膜８を、図４
（Ｂ）に示すように形成する。ＳｉＯＮ層のＲＩＥにお
いては、下地のＡｌ2 Ｏ3 層１８がエッチングストッパ
となる。
ズマＣＶＤ法により厚さ約１５００ＡのＳｉＯＮ層をほ
ぼ均等に堆積し、ＣＦ4 ガスによるＲＩＥを用いてコン
タクトホール側壁部のＳｉＯＮの側壁絶縁膜８を、図４
（Ｂ）に示すように形成する。ＳｉＯＮ層のＲＩＥにお
いては、下地のＡｌ2 Ｏ3 層１８がエッチングストッパ
となる。
【００５７】次に、８０℃の熱燐酸中でウェットエッチ
ングにより表面のＡｌ2 Ｏ3 層１８をエッチオフする。
しかる後、ＣＣｌ2 Ｆ2 ガスによってｎ−ＧａＡｓキャ
ップ層４をＲＩＥでドライエッチングして開口部２１を
形成する。これを図４（Ｃ）に示す。
ングにより表面のＡｌ2 Ｏ3 層１８をエッチオフする。
しかる後、ＣＣｌ2 Ｆ2 ガスによってｎ−ＧａＡｓキャ
ップ層４をＲＩＥでドライエッチングして開口部２１を
形成する。これを図４（Ｃ）に示す。
【００５８】この異方性エッチング工程において、Ａｌ
2 Ｏ3 層１５は完全にＳｉＯＮ層８、ＳｉＯ2 層１７ａ
によって覆われているので、ＣＣｌ2 Ｆ2 ガスとＡｌが
反応し、ＧａＡｓ層４が面荒れを生じることは防止され
る。
2 Ｏ3 層１５は完全にＳｉＯＮ層８、ＳｉＯ2 層１７ａ
によって覆われているので、ＣＣｌ2 Ｆ2 ガスとＡｌが
反応し、ＧａＡｓ層４が面荒れを生じることは防止され
る。
【００５９】引き続いて、電極材料のＷＳｉ層を堆積
後、その上にパターニングされたホトレジスト膜を形成
する。このホトレジスト膜をマスクとしてＣＦ4 ガスの
ＲＩＥによるドライエッチングを行なえば、リセス構造
Ｔ型ゲート電極１２が完成する。これを図４（Ｄ）に示
す。
後、その上にパターニングされたホトレジスト膜を形成
する。このホトレジスト膜をマスクとしてＣＦ4 ガスの
ＲＩＥによるドライエッチングを行なえば、リセス構造
Ｔ型ゲート電極１２が完成する。これを図４（Ｄ）に示
す。
【００６０】ＣＦ4 ガスによるドライエッチングによっ
て、ゲート電極１２直下を除き、ＳｉＯ2 層１７ａもエ
ッチオフされる。しかし、その下地のＡｌ2 Ｏ3 層１５
がストッパとなってこの位置でエッチングは停止する。
したがって、ＳｉＯＮ層５の膜厚は一定に保たれ、段差
を生ずることはない。Ａｌ2 Ｏ3 層１５は、その後熱燐
酸ウエットエッチング等で除去してもよい。
て、ゲート電極１２直下を除き、ＳｉＯ2 層１７ａもエ
ッチオフされる。しかし、その下地のＡｌ2 Ｏ3 層１５
がストッパとなってこの位置でエッチングは停止する。
したがって、ＳｉＯＮ層５の膜厚は一定に保たれ、段差
を生ずることはない。Ａｌ2 Ｏ3 層１５は、その後熱燐
酸ウエットエッチング等で除去してもよい。
【００６１】この次の工程で前実施例同様、ソース／ド
レイン電極の形成を行なえば、リセスゲート付ＨＥＭＴ
の主要構成部が完成する。以上述べた実施例は、ＧａＡ
ｓ／ＡｌＧａＡｓ構造のＨＥＭＴの場合であったが、Ｉ
ｎＰ基板上のＩｎＧａＡｓチャネル層／ＩｎＡｌＡｓ電
子供給層／ｎ+ −ＧａＡｓキャップ層（ＩｎＡｌＡｓが
ＧａＡｓエッチングのストッパとして働く）やＧａＡｓ
／ＩｎＧａＰ（ＩｎＧａＰが電子供給層であり、ＧａＡ
ｓのエッチングストッパ層として働く）の組み合わせを
用いたＨＥＭＴにも本発明は適用できる。
レイン電極の形成を行なえば、リセスゲート付ＨＥＭＴ
の主要構成部が完成する。以上述べた実施例は、ＧａＡ
ｓ／ＡｌＧａＡｓ構造のＨＥＭＴの場合であったが、Ｉ
ｎＰ基板上のＩｎＧａＡｓチャネル層／ＩｎＡｌＡｓ電
子供給層／ｎ+ −ＧａＡｓキャップ層（ＩｎＡｌＡｓが
ＧａＡｓエッチングのストッパとして働く）やＧａＡｓ
／ＩｎＧａＰ（ＩｎＧａＰが電子供給層であり、ＧａＡ
ｓのエッチングストッパ層として働く）の組み合わせを
用いたＨＥＭＴにも本発明は適用できる。
【００６２】さらに、本発明はＨＥＭＴ以外にもヘテロ
接合を含むＩＩＩ−Ｖ族化合物半導体デバイス、たとえ
ばＭＥＳＦＥＴやＨＢＴ、ＨＥＴ等の製造に適用できる
ことはいうまでもない。
接合を含むＩＩＩ−Ｖ族化合物半導体デバイス、たとえ
ばＭＥＳＦＥＴやＨＢＴ、ＨＥＴ等の製造に適用できる
ことはいうまでもない。
【００６３】前記したＨＥＭＴに対する実施例におい
て、開口部の形成はｎ−ＧａＡｓキャップ層４に対して
のみ行なっていたが、ＡｌＧａＡｓのストッパ層を配置
しておけば多層キャップ層に対しても適用できることは
明らかである。
て、開口部の形成はｎ−ＧａＡｓキャップ層４に対して
のみ行なっていたが、ＡｌＧａＡｓのストッパ層を配置
しておけば多層キャップ層に対しても適用できることは
明らかである。
【００６４】前記実施例では、絶縁膜としてプラズマＣ
ＶＤ法によるＳｉＯＮ層を多用した。しかし、本発明は
これにとどまることなく、他の非Ａｌ系絶縁膜、たとえ
ばＳｉＮ膜やＳｉＯ2 膜、多結晶Ｓｉ膜等にも適用で
き、また他の製法、たとえば熱酸化法やスパッタリング
法、光ＣＶＤ法等で堆積された膜にも適用できることは
自明であろう。
ＶＤ法によるＳｉＯＮ層を多用した。しかし、本発明は
これにとどまることなく、他の非Ａｌ系絶縁膜、たとえ
ばＳｉＮ膜やＳｉＯ2 膜、多結晶Ｓｉ膜等にも適用で
き、また他の製法、たとえば熱酸化法やスパッタリング
法、光ＣＶＤ法等で堆積された膜にも適用できることは
自明であろう。
【００６５】さらに、ゲート電極やソース／ドレイン電
極材料も他に種々使用できることはいうまでもない。ま
た、Ａｌを含む絶縁膜材料としてＡｌ2 Ｏ3 以外にＡｌ
ＮやＡｌＯＮ等がある。
極材料も他に種々使用できることはいうまでもない。ま
た、Ａｌを含む絶縁膜材料としてＡｌ2 Ｏ3 以外にＡｌ
ＮやＡｌＯＮ等がある。
【００６６】
【発明の効果】以上説明したように、本発明によれば、
Ａｌを含む絶縁膜を電極材料の異方性ドライエッチング
のエッチングストッパに利用しつつ、その前段のＡｌを
含まないＩＩＩ−Ｖ族化合物半導体の開口部形成のため
のドライエッチング時に生ずる面荒れを防止することが
できる。
Ａｌを含む絶縁膜を電極材料の異方性ドライエッチング
のエッチングストッパに利用しつつ、その前段のＡｌを
含まないＩＩＩ−Ｖ族化合物半導体の開口部形成のため
のドライエッチング時に生ずる面荒れを防止することが
できる。
【図１】実施例によるリセス構造ゲートＨＥＭＴの製造
工程前半を示す。
工程前半を示す。
【図２】図１の製造工程に続く後半の工程を示す。
【図３】別の実施例によるリセスゲートＨＥＭＴ製造工
程主要部を示す。
程主要部を示す。
【図４】さらに別の実施例によるリセスゲートＨＥＭＴ
製造工程主要部を示す。
製造工程主要部を示す。
【図５】従来の技術を示す断面図である。
【図６】参考技術を示す断面図である。
１ 半絶縁性ＧａＡｓ基板 ２ ｉ−ＧａＡｓバッファ兼電子走行層 ３ ｎ−ＡｌＧａＡｓ電子供給層 ４ ｎ−ＧａＡｓキャップ層 ５ ＳｉＯＮ層 ６ ホトレジスト膜 ７ ＳｉＯＮ膜 ８ 側壁絶縁膜 １０ ＷＳｉ層 １１ ホトレジスト膜 １２ ゲート電極 １４ ソース／ドレイン電極 １５ Ａｌ2 Ｏ3 層 １６ ホトレジスト膜 １７ ＳｉＯＮ層 １７ａ ＳｉＯ2 層 １８ Ａｌ2 Ｏ3 層 ２０ コンタクトホール ２１ 開口部
Claims (7)
- 【請求項１】 基板上に、ＩＩＩ−Ｖ族化合物半導体
（４）、第１の絶縁膜（５）、Ａｌを含む第２の絶縁膜
（１５）をこの順序で堆積する積層工程と、 該堆積した絶縁膜（５、１５）に所定のパターンで前記
ＩＩＩ−Ｖ族化合物半導体（４）表面に達する第１の開
口部（２０）を形成する工程と、 第３の絶縁膜（７）を第１の開口部（２０）を含む全面
に堆積し、該第３の絶縁膜（７）を異方性エッチングに
より選択的にエッチングすることにより、側壁絶縁膜
（８）を形成する工程と、 表面に被覆膜（１６、１７）を有する該第２の絶縁膜
（１５）および該側壁絶縁膜（８）をマスクとして、表
出する前記ＩＩＩ−Ｖ族化合物半導体（４）を選択的に
エッチングして第２の開口部（２１）を形成する工程
と、 前記第２の開口部（２１）内を含む全面に金属層（１
０）を形成する工程と、 前記第２の絶縁膜（１５）をエッチングストッパとして
該金属層（１０）をパターニングし、該第２の開口部
（２１）内にリセス電極（１２）を形成する工程とを含
むＩＩＩ−Ｖ族化合物半導体装置の製造方法。 - 【請求項２】 前記側壁絶縁膜（８）を形成した後、前
記第２の絶縁膜（１５）表面に、前記第１の開口部（２
０）の周辺部を除いてホトレジスト膜からなる前記被覆
膜（１６）を形成することを特徴とする請求項１記載の
ＩＩＩ−Ｖ族化合物半導体装置の製造方法。 - 【請求項３】 前記積層工程において、前記第２の絶縁
膜（１５）上に第３の絶縁膜（１７）からなる被覆膜
（１７）を形成する工程を含み、前記第１の開口部を形
成する工程を３層の絶縁膜（５、１５、１７）に対して
行なうことを特徴とする請求項１記載の化合物半導体装
置の製造方法。 - 【請求項４】 さらに、前記積層工程においてＡｌを含
まない第３の絶縁膜（１７）の上に、Ａｌを含む第４の
絶縁膜（１８）を堆積する工程を含み、 前記第１の開口工程を４層の絶縁膜（５、１５、１７、
１８）に対して行ない、 前記側壁絶縁膜形成工程の後にＡｌを含む第４の絶縁膜
（１８）を除去する工程を含む請求項３記載のＩＩＩ−
Ｖ族化合物半導体装置の製造方法。 - 【請求項５】 前記Ａｌを含む第２の絶縁膜（１５）あ
るいは第４の絶縁膜（１８）をイオンアシスト蒸着法で
形成する請求項１〜４のいずれかに記載のＩＩＩ−Ｖ族
化合物半導体装置の製造方法。 - 【請求項６】 前記第２の開口工程のエッチングがＣＣ
ｌ2 Ｆ2 をエッチングガスとして用いる請求項１〜５の
いずれかに記載のＩＩＩ−Ｖ族化合物半導体装置の製造
方法。 - 【請求項７】 前記第３の絶縁膜（１７）をイオンアシ
スト蒸着法で形成し、前記Ａｌを含む第２、あるいは第
４の絶縁膜（１５）、（１８）と共に連続して形成する
ことを特徴とする請求項３ないし６記載のＩＩＩ−Ｖ族
化合物半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13938192A JPH05335341A (ja) | 1992-05-29 | 1992-05-29 | Ｉｉｉ−ｖ族化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13938192A JPH05335341A (ja) | 1992-05-29 | 1992-05-29 | Ｉｉｉ−ｖ族化合物半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05335341A true JPH05335341A (ja) | 1993-12-17 |
Family
ID=15243995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13938192A Withdrawn JPH05335341A (ja) | 1992-05-29 | 1992-05-29 | Ｉｉｉ−ｖ族化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05335341A (ja) |
Cited By (4)
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| US10424509B2 (en) | 2015-02-19 | 2019-09-24 | Osram Opto Semiconductors Gmbh | Method for producing a semiconductor body |
| JP2020072168A (ja) * | 2018-10-31 | 2020-05-07 | 日本電信電話株式会社 | 電界効果型トランジスタおよびその製造方法 |
-
1992
- 1992-05-29 JP JP13938192A patent/JPH05335341A/ja not_active Withdrawn
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