JPS61168269A - 接合ゲ−ト型電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は接合ゲート型電界効果トランジスタ（以下Ｊ−
ＦＥＴと称する）の製造方法に関するものであって、ゲ
ート領域の幅を・す・ブミクロン化する場合に適用して
最適なものである。

従来の技術 従来のＧａＡｓＪ　−Ｆ　ＥＴを第３図に示ず。このＧ
ａＡｓＪ−ＦＥＴにおいては、半絶縁性ＧａＡｓ基板１
上ｔこｎ型ＧａＡｓ層２がエビクキシャル成長され、こ
のｎ型ＧａＡｓ層２上に５ｉＪ４膜３が形成されている
。またこのｎ型ＧａＡｓ層２には、上記Ｓｉ３Ｎ４膜３
に形成されている開口３ａに対応してｐ°型のケート領
域４が形成され、さらにこのグー）ｆｉＪ（域４上には
上記開口３ａを通じてゲート電極５が形成されている。

また５ｉＪａ膜３の上記開口３ａの両側には開口３ｂ、
３ｃが形成され、これらの開口３ｂ。

３ｃを通してｎ型６４３層２上にソース電極６及びトレ
イン電極７が形成されている。

この第３図に示ず従来のＧａＡｓ、Ｊ　−Ｆ　ＥＴば次
のような種々の欠点を有している。すなわち、第１に、
ゲート電極５の端部５ａにおいては、このゲート電極５
とＳｉ３Ｎ４膜３とｎ型ｆｌｌ八Ｓ層２及びゲートＮ域
４とでＭＩＳ構造が形成されているため、このＭＩＳ構
造による寄生容量（または無効容量）が存在する。第２
に、ゲート領域４０側壁４ａにはｎ型ＧａＡｓ層２との
ｐ　＋　ｎ接合による接合容量が存在する。第３に、ゲ
ート領域４は、通常、５ｉ３Ｎｎ膜３の開口３ａを通し
てｎ型ＧａＡｓ層２中にＺｎ等を熱拡散することにより
形成されるか、またはＺｎ等をイオン注入し、次いでア
ニールを行うことにより形成されるので、これらの熱拡
散またはアニール時における不純物の横方向拡散により
、このゲート領域４の横方向の大きさは開口３ａよりも
大きくなってしまい、このためゲート領域４をサブミク
ロン化することが難しい。

上述のような欠点を是正したＧａＡｓＪ−Ｆ　ＥＴとし
て、従来、第４図に示すようなものが知られている。こ
の第４図に示すＧａＡｓＪ−ＦＥＴにおいては、半絶縁
性ＧａＡｓ基板１上に形成されたｎ型ＧａＡｓ層２上に
ｐ゛型ＧａＡｓ層から成るケート領域４が形成され、こ
のゲート領域４上にこのゲート領域４よりも幅の大きい
ゲート電極５が形成されている。

なお上記ケ−１・領域４は、ｎ型Ｇ６４５層２」−にｐ
゛型ＧａＡｓ層を形成し、次いでこのｐ゛型ＧａＡｓ層
上にデー１〜電極５を形成した後、このゲート電極５を
マスクとして」−記ｐ＋型Ｇ＋ｌＡｓ層をサイドエツチ
ングすることにより形成される。また上記ゲート電極５
及びデー１〜領域４は５ｉＪ４膜３により被覆され、こ
の５ｉＪ４膜３の開口３ｂ、３ｃ、をｊｌｊシてｒＩｎ
型ＧａＡｓ層２上ソース電極６及びドレイン電極７が形
成されている。

この第４図に示す従来のＧａＡｓＪ−Ｆ　ＥＴによれば
、第３図に示すＧａＡｓ　、１−　ｒ”　Ｆ、　Ｔが有
する既述のような欠点をほぼ是正することが可能である
が、一般的にソース・ケート間及びケート・ドレイン間
の直列抵抗が大きいという欠点がある。

発明が解決しようとする問題点 本発明は、上述の問題にかんがみ、従来のＪ−ＦＥＴが
有する上述のような種々の欠点を一挙に是正したＪ−Ｆ
ＥＴを製造することの可能な接合ゲート型電界効果トラ
ンジスタの製造方法を提供することを目的とする。

問題点を解決するための手段 本発明に係る接合ゲート型電界効果トランジスタの製造
方法は、半導体基板（例えば半絶縁性ＧａＡｓ基板１）
に第１導電型の半導体層（例えばｎ型ＧａＡｓ層２また
はｎ型のチャネル領域９）を形成する工程と、開口を有
する絶縁膜（例えば開口３ａを有する５ｉ３Ｎａ膜３）
を上記第１導電型の半導体層上に形成する工程と、上記
絶縁膜の上記開口を通して上記第１導電型の半導体層中
に第２導電型の不純物を導入することによりこの第１導
電型の半導体層中に第２導電型のゲート領域（例えばｐ
＋型のゲート領域４）を形成する工程と、上記絶縁膜の
上記開口よりも小さいゲート電極（例えばＴｉ／Ｐｔ／
Ａｕから成るケート電極５）を上記ゲート領域上に形成
する工程と、上記ゲート電極をマスクとして上記ゲート
領域をサイドエツチングすることによりこのゲート領域
を所定幅とする工程とをそれぞれ具備している。

実施例 以下本発明に係る接合ゲート型電界効果トランジスタの
製造方法をＧａＡｓ　Ｊ−Ｆ　Ｆ、　Ｔの製造に適用し
た実施例を図面に基づいて説明する。なお以下の第１Ａ
図〜第１Ｅ図及び第２Ａ図〜第２Ｇ図においては、第３
図及び第４図と同一部分には同一の符号を付し、必要に
応じてその説明を省略する。

まず本発明の第１実施例につき説明する。

第１Ａ図に示すように、まず半絶縁性Ｇ昼Ｓ基板１上に
例えばＭＢＥ法によりｎ型Ｇ　ａ　Ａ　ｓ層２をエピタ
キシャル成長し、次いでこのｎ型ＧａＡｓ層２上に例え
ばＣＶＤ法によりＳｉ：＋Ｌ膜３を被着形成した後、こ
の５ｉ３Ｎ４Ｈ１３の所定部分をエツチング除去して開
口３ａを形成する。

次に上記開口３ａを通じてｎ型ＧａＡｓ層２中にＺｎ、
、Ｂｅ、　Ｍｇ等のｐ型不純物を熱拡散させることによ
り、第１Ｂ図に示すようにｐ゛型のゲート領域４を形成
する。

次に全面にＴｉ／Ｐｔ／Ａｕ膜を蒸着法等により被着形
成した後、このＴｉ／Ｐｔ／ＡｕＪ膜の所定部分をエツ
チング除去して、第１ＣＩＩに示すように、開口３ａよ
りも幅の狭いゲート電極５を形成する。

次にこのゲート電極５及びＳｉ３Ｎ４膜３をマスクとし
て、ｐ＋型ＧａＡｓ層のみを選択的にエツチング可能な
所定のエツチング液（例えば＋１３Ｐ０４：１＋２０□
：Ｈ２０＝３１：５０の混合溶液）または塩素系のガス
を反応ガスとして用いたドライエツチングによりｐ゛型
のケート領域４をサイドエツチングして、第１Ｄ図に示
すように、このゲート６ｉ域４をゲート電極５の幅より
も狭い所定幅とする。なおこのサイドエツチングにより
、ｎ型ＧａＡｓ層２に溝２ａが形成される。

この後、第１Ｅ図に示すように、Ｓｉ、Ｎ、膜３の所定
部分をエツチング除去して開口３ｂ、３ｃを形成した後
、これらの開口３ｂ、３ｃを通じて例えばＡｕＧｅ／Ｎ
ｉから成るソース電極６及びドレイン電極７を被着形成
して、目的とするＧａＡｓ　Ｊ　−Ｆ　ＢＴを完成させ
る。

この第１実施例によれば、第４図に示す従来のＧａＡｓ
Ｊ　　ＦＥＴと同様に、第３図に示す従来のＧａＡｓＪ
−ＦＥＴにおけるようなＭＩＳ構造に起因する寄生容量
やゲート領域４の側壁の寄生容量がないばかりでなく、
ゲート電極５をマスクとしてゲート領域４をサイドエツ
チングすることによりこのデー１〜領域４の幅のサブミ
クロン化が容易である。さらに、本実施例によるＧａＡ
ｓＪ−ＦＰ、Ｔにおいて、ゲート領域４の下方における
ｎ型ＧａＡｓ層２の厚さを第４図に示す従来のＧａＡｓ
Ｊ−ＦＥＴと同一とした場合、ソース電極６及びドレイ
ン電極７の下方におけるｎ型ＧａＡｓ層２の厚さを溝２
ａの深さだけ従来に比べて厚くすることができるので、
ケート・ソース間及びゲート・ドレイン間の直列抵抗を
従来に比べて小さくすることができる。

従って、高周波特性が良好で高速動作の可能なＧａＡｓ
Ｊ　−Ｆ　ＥＴを製造することができる。

また、Ｓｉ３Ｎ４膜３の開口３ａの幅を選択することに
より、ゲート・ドレイン間及びゲート・ソース間の距離
を所定値に調整することができ、このためこれらのケー
ト・トレイン間及びゲート・ソース間の耐圧を所望の値
とすることが可能である。

次に本発明の第２実施例につき説明する。

第２Ａ図に示すように、まず半絶縁性ＧａＡｓ基板１に
Ｓｉ等のｎ型不純物を選択的にイオン注入もしくは熱拡
散することによりｎ型のチャネル領域９を形成した後、
この半絶縁性ＧａＡｓ基板１上に例えばＣＶＤ法により
Ｓｉ３Ｎ４膜３及び５ｉｎ２膜１０を順次被着形成する
。この後、この５ｉ０２膜１０上に所定形状のフォトレ
ジスト１１を形成する。

次にこのフォトレジスト１１をマスクとして、ＣＦ、系
（またはＣＨＦ９　、　Ｃ２Ｆ６等）の反応ガスを用第
２Ｂ図に示すように開口１０ａを形成する。

次に例えば上記ＳｉＯ□膜１０のエツチングに用いたガ
スとは組成の異なるＣＦ、系の反応ガスを用いたＲＩＥ
法により５ｉＪｎ膜３をエツチングすることによって、
第２Ｃ図に示すように、Ｓｉｎ、膜１０の開口１０ａよ
りも幅の大きい開口３ａを形成する。

次にフォトレジスト１１を除去した後、ＳｉＯ□膜１０
膜間０１０ａ及びＳｉ３Ｎ４膜３の開口３ａを通してチ
ャネル領域９にＺｎ、　Ｂｅ、　Ｍｇ等のｐ型不純物を
熱拡散もしくはイオン注入することにより、第２Ｄ図に
示すようにｐ＋型のゲートｆｆｉ域４を形成する。この
後、蒸着法等により全面にＴｉ／Ｐｔ／Ａｕ膜を被着形
成してゲート領域４上にケート電極５を形成する。

次に所定のエツチング液、例えば５ｏ−１（フン酸とア
ンモニアとの混合溶液）によるウェットエツチングを行
うことにより５ｉ０２膜１０を除去することによって、
このＳｉＯ□膜ｌＯ上に形成された上記Ｔｉ／Ｐｔ／Ａ
ｕ膜をリフト・オフして第２Ｅ図に示す状態とする。

４　次に第１実施例と同様にしてゲート電極５及びＳｉ
３Ｎ４膜３をマスクとしてケート領域４をサイドエツチ
ングすることにより、第２Ｆ図に示すように、このゲー
ト領域４の幅をケート電極５の幅よりも狭い所定幅とす
る。

この後、第２Ｇ図に示すように、Ｓｉ３Ｎ４膜３に開口
３ｂ、３ｃを形成した後、これらの開口３ｂ。

３ｃを通じてソース電極６及びドレイン電極７を被着形
成して、目的とするＧａＡｓＪ　−Ｆ　ＥＴを完成させ
る。

この第２実施例によれば、上述の第１実施例と同様な種
々の利点に加えて、ゲート電極５及びゲート領域４を５
ｉ３Ｎａ膜３の開口３ａに対してセルファラインで形成
することができるという利点がある。

以上本発明の実施例につき説明したが、本発明は上述の
実施例に限定されるものではなく、本発明の技術的思想
に基づく種々の変形が可能である。

例えば、上述の第１及び第２実施例におけるゲート電極
５を構成する材料としては、ゲート領域４を構成するｐ
゛型ＧａＡｓＪＪのエツチング時にあまりエツチングさ
れないような金属であればＴｉ／Ｐｔ／Ａｕ以外の金属
を用いてもよく、さらにＷＳｉ、ＷＮ等の金属化合物を
用いてもよい。また５ｉＪ４膜３の代わりに、必要に応
じてＷＮ膜、５ｉ（ｈ膜等を用いてもよい。

さらに第２実施例において、ＳｉＯ□膜１０膜化０りに
ｆ１４Ｎ膜を形成し、例えばリン酸でこのＩｎｘ膜の開
口の形成及び既述のリフト・オフを行つ１ま たり、５ｉ３Ｎａ膜３の代わりにＡＩＮ膜を形成し、例
えばフッ酸でリフト・オフを行ったり、Ｓｉ３Ｎ４膜３
とｎ型ＧａＡｓ層２との間にざらにＡｎＮ膜を形成し、
ＳＯ−１またはフッ酸によりリフト・オフを行うことも
可能である。また必要に応して半絶縁性ＧａＡｓ基板１
とｎ型ＧａＡｓ層２との間にアンドープのＧａＡｓ層等
のハソファ層を形成することも可能である。さらにまた
必要に応してｒｌ型ＧａＡｓ層２及び半絶縁性ＧａＡｓ
基板１の代わりに他の種類の半導体層及び半導体基板を
用いることも可能である。

また第１実施例におけるｎ型ＧａＡｓ層２のエピタキシ
ャル成長の途中で不純物のドーピング量を増加したり、
ｎ型ＧａＡｓ層２を形成後に不純物のイオン注入を行っ
たりすることにより、第１Ａ図に示すように、このｎ型
ＧａＡｓ層２における一点鎖線の上部のｎ型不純物濃度
を高くしてｎ゛型とすれば、ソース・グーｉ−間及びゲ
ート・ドレイン間の直列抵抗をさらに小さくすることが
可能である。

発明の効果 本発明に係る接合ケート型電界効果トランジス夕の製造
方法によれば、従来のようにゲート電極と絶縁膜と半導
体層とでＭｉｓ構造が形成されることがなく、またゲー
ト領域の側壁が半導体層と接しない構造とすることがで
きるので、これらのＭＩＳ構造及びゲート領域の側壁部
における寄生容量を実質的に０とすることができると共
に、ゲート領域の幅を容易にサブミクロン化することが
可能である。またソース・ゲート間及びゲート・ドレイ
ン間の直列抵抗を従来に比べて小さくすることが可能で
ある。

従って、高周波特性が良好で高速動作の可能な接合ゲー
ト型電界効果トランジスタを製造することが可能である
。

【図面の簡単な説明】

第１Ａ図〜第１Ｅ図は本発明の第１実施例を工程順に示
す断面図、第２Ａ図〜第２Ｇ図は本発明の第２実施例を
工程順に示す断面図、第３図及び第４図はそれぞれ従来
のＧａ１ｓＪ−ＦＥＴを示す断面図である。 なお図面に用いた符号において、 ｉ　−−−−−−−−−−−−−−一・−半絶縁性Ｇａ
Ａｓ基板２−−−−一一一−−−−−−−−−ｎ型Ｇａ
Ａｓ層３−−−−−−−−・・−−−−−−５ｉ　３Ｎ
　ａ膜４−一−−−−−・−−−−−−一−−−−ゲー
ト領域５−−−−−−−−−−−−−−−−−−ゲート
電極６−−−−−−−−−−−−−・・−ソース電極７
−−−−−−−−−−−−−−−−−・ドレイン電極で
ある。

Claims (1)

【特許請求の範囲】
1. 半導体基板に第１導電型の半導体層を形成する工程と、
   開口を有する絶縁膜を上記第１導電型の半導体層上に形
   成する工程と、上記絶縁膜の上記開口を通じて上記第１
   導電型の半導体層中に第２導電型の不純物を導入するこ
   とによりこの第１導電型の半導体層中に第２導電型のゲ
   ート領域を形成する工程と、上記絶縁膜の上記開口より
   も小さいゲート電極を上記ゲート領域上に形成する工程
   と、上記ゲート電極をマスクとして上記ゲート領域をサ
   イドエッチングすることによりこのゲート領域を所定幅
   とする工程とをそれぞれ具備することを特徴とする接合
   ゲート型電界効果トランジスタの製造方法。