JPH02199843A - 化合物半導体装置およびその製造方法 - Google Patents
化合物半導体装置およびその製造方法Info
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- JPH02199843A JPH02199843A JP1765589A JP1765589A JPH02199843A JP H02199843 A JPH02199843 A JP H02199843A JP 1765589 A JP1765589 A JP 1765589A JP 1765589 A JP1765589 A JP 1765589A JP H02199843 A JPH02199843 A JP H02199843A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は化合物半導体装置の製造法に係り、特にエピタ
キシャル層の選択成長技術を用いたＦＥＴ及びこれらを
用いた集積回路の製造法に関する。
キシャル層の選択成長技術を用いたＦＥＴ及びこれらを
用いた集積回路の製造法に関する。
化合物半導体のＦＥＴを高性能化するための直列抵抗を
低減する方法の１つに、低抵抗ＧａＡｓエピタキシャル
層をソース・ドレイン領域に選択的に成長する技術があ
る。この選択成長において。
低減する方法の１つに、低抵抗ＧａＡｓエピタキシャル
層をソース・ドレイン領域に選択的に成長する技術があ
る。この選択成長において。
ゲート電極と成長層の分離には、従来シリコン酸化膜が
用いられていた８例えば第３図に示すものが知られてい
る。
用いられていた８例えば第３図に示すものが知られてい
る。
図中の１は半絶縁性のＧ ａ Ａ ｓ基板である。この
基板１にはｎ型能動層２１が設けられている。
基板１にはｎ型能動層２１が設けられている。
この領域２１上にはゲート電極３が設けられている０次
にこのゲート電極をマスクとしてｎ＋イオン打込層４を
形成しその後、シリコン酸化膜６１を形成する。このシ
リコン酸化膜６１を反応性イオンエツチング（ＲＩＥ）
で前記ゲート電極３の側壁８のみ残す１次にＭＯＣＶＤ
法によりｎ十−ＧａＡｓ層９をソース、ドレイン領域４
に対応する部分に成長させる。
にこのゲート電極をマスクとしてｎ＋イオン打込層４を
形成しその後、シリコン酸化膜６１を形成する。このシ
リコン酸化膜６１を反応性イオンエツチング（ＲＩＥ）
で前記ゲート電極３の側壁８のみ残す１次にＭＯＣＶＤ
法によりｎ十−ＧａＡｓ層９をソース、ドレイン領域４
に対応する部分に成長させる。
この種の製造法としては例えば、第３３回応用物理学関
系連合講演会予稿（１９８６）４Ｐ−Ｔ−５Ｐ６５０に
記載されているものなどがある。
系連合講演会予稿（１９８６）４Ｐ−Ｔ−５Ｐ６５０に
記載されているものなどがある。
ＧａＡｓＭＥＳ−ＦＥＴではｎ＋ −ＧａＡｓエピタキ
シャル層の再成長前にＧ ａ Ａ ｓ表面の酸化物を除
去することが望ましい、酸化物の除去にはフッ酸系エツ
チング液が使われるが、フッ酸系エツチング液ではシリ
コン酸化膜側壁も同時にエチチングされるため側壁厚み
の制御が困難である。
シャル層の再成長前にＧ ａ Ａ ｓ表面の酸化物を除
去することが望ましい、酸化物の除去にはフッ酸系エツ
チング液が使われるが、フッ酸系エツチング液ではシリ
コン酸化膜側壁も同時にエチチングされるため側壁厚み
の制御が困難である。
このためソース抵抗、ゲート耐圧の再現性が悪くなって
しまう。
しまう。
また一方、シリコン酸化膜側壁に代ってフッ酸に溶解し
にくいシリコン窒化膜側壁が考えられたが、この材質は
異方性加工されにくく、側壁が安定して形成できない欠
点があった。
にくいシリコン窒化膜側壁が考えられたが、この材質は
異方性加工されにくく、側壁が安定して形成できない欠
点があった。
ヘテロＭＥ Ｓ Ｆ Ｅ Ｔ’ｅ’ＨＥ ＭＴ（Ｈｉｇ
ｈ Ｅｌｅｃｔｒｏｎ１４ｏｂｉｌｉｔｙ Ｔｅａｎｓ
ｉｓｔｏｒ）などのへテロＦＥＴの場合、ＡａＧ ａ
Ａ ｓ層またはＧ ａ Ａ ｓ層をエツチングする必要
がある。ＡＱＧａＡｓｐＳを精密にエツチングするには
フッ酸系のエチング液が良いが、従来のシリコン酸化膜
を用いた構造では側壁がエツチングされ使用できなかっ
た。
ｈ Ｅｌｅｃｔｒｏｎ１４ｏｂｉｌｉｔｙ Ｔｅａｎｓ
ｉｓｔｏｒ）などのへテロＦＥＴの場合、ＡａＧ ａ
Ａ ｓ層またはＧ ａ Ａ ｓ層をエツチングする必要
がある。ＡＱＧａＡｓｐＳを精密にエツチングするには
フッ酸系のエチング液が良いが、従来のシリコン酸化膜
を用いた構造では側壁がエツチングされ使用できなかっ
た。
本発明の目的は、フッ酸系エツチング液に対して耐エツ
チング性を有し、かつ安定に形成できる側壁の構造およ
びその形成方法を提供することにある。
チング性を有し、かつ安定に形成できる側壁の構造およ
びその形成方法を提供することにある。
上記目的は、ゲート電極３の側壁をシリコン窒化膜５と
シリコン酸化膜６１の２層重構造とすることにより達成
される。ここで第１層膜のシリコン窒化１ｌＩ５は、第
２層膜であるシリコン酸化膜の側壁８をマスクとして加
工される。
シリコン酸化膜６１の２層重構造とすることにより達成
される。ここで第１層膜のシリコン窒化１ｌＩ５は、第
２層膜であるシリコン酸化膜の側壁８をマスクとして加
工される。
シリコン酸化膜はＲＩＥにより異方性加工が容易で、側
壁の形成に適している。本発明では、このシリコン酸化
膜側壁８をマスクにしてシリコン窒化膜５をエツチング
することにより、シリコン窒化１１１５による側壁を再
現性良く形成できるようにした。
壁の形成に適している。本発明では、このシリコン酸化
膜側壁８をマスクにしてシリコン窒化膜５をエツチング
することにより、シリコン窒化１１１５による側壁を再
現性良く形成できるようにした。
また、Ｇ ａ Ａ ｓ ＮＩまたはＡ Ｑ Ｇ ａ Ａ
ｓ Ｍをフッ酸系エツチング液でエツチングする際、
シリコン窒化膜はエツチングされないので、ｎ＋ −Ｇ
ａＡｓエピタキシャル層の成長時に上記シリコン窒化膜
が、ゲート電極とｎ＋ −ＧａＡｓエピタキシャル層と
の接触を防ぐことができる。これにより、ｎ＋ −Ｇａ
Ａｓエピタキシャル層とゲート電極の分離が再現性良く
確保できる。
ｓ Ｍをフッ酸系エツチング液でエツチングする際、
シリコン窒化膜はエツチングされないので、ｎ＋ −Ｇ
ａＡｓエピタキシャル層の成長時に上記シリコン窒化膜
が、ゲート電極とｎ＋ −ＧａＡｓエピタキシャル層と
の接触を防ぐことができる。これにより、ｎ＋ −Ｇａ
Ａｓエピタキシャル層とゲート電極の分離が再現性良く
確保できる。
以下、本発明を実施例によって説明する。
実施例１
第１図（ａ）〜第１図（ｇ）は本発明の実施例のＧａＡ
ｓＭＥＳＦＥ！Ｔの製造工程断面図である。半絶縁性Ｇ
ａ Ａ ｓ基板結晶１に、ｎ型不純物をドーズ址３Ｘ
１０ ”ａｓ−”、打込ミエネルギー７５ＫｅＶの条
件でイオン注入した後、７００℃〜９００℃の温度で２
０分間アニールを行ないｎ型の活性チャネル領域２１を
形成した（第１図（ａ）、この活性チャネル領域２１上
にＷＳｉｘ （ｘ：ｏ、４）からなるショットキバリア
ゲート電極３を加工形成した（第１図（ｂ））、次いで
前記ゲート電極３上にシリコン窒化膜５を形成し、活性
チャネルに対応する部分に開口部を有するマスク材とし
てのホトレジストマ１を形成し、しかる後にゲート電極
３をマスクとしてｎ型不純物としてＳｉをドーズ量Ｉ
Ｘ １０”ａｍ″″２．打込みエネルギー１００にａＶ
の条件でイオン注入しｎ十層４を形成した（第１図（Ｑ
） ）、次にホトレジスト７１を除去した後上記シリコ
ン窒化１１［５上にシリコン酸化膜６１を形成する。つ
づいて、このシリコン酸化膜６１上に、活性チャネルに
対応する部分に開口部を有したマスク材としてのホトレ
ジスト７２を形成する（第１図（ｄ））、次にこのホト
レジスト７２をマスクとして前記シリコン酸化膜６１を
反応性イオンエツチング（ＲＩＥ）により選択的にエツ
チング除去し、前記ゲート電極３の側面にシリコン酸化
膜側壁８を残存させた０次いで前記ホトレジスト７２．
シリコン酸化膜側壁８をマスクとして露出するシリコン
窒化膜５を選択的にエツチング除去し、前記ｎ＋イオン
打込層４を露出させた（第１図（８））、次にホトレジ
スト７２を剥離し、フッ酸系エツチング液でシリコン酸
化膜６１およびｎ＋イオン打込層４の表面の自然酸化膜
をエツチング除去する。この時シリコン酸化膜側壁８も
同時に除去される１次にＭＯＣＶＤ法によりｎ十エピタ
キシャル層９を選択的に成長させる（第１図（ｆ））、
この層９の仕様は厚さ〜２００ｎｍ、キャリア濃度３Ｘ
１０”ａｍ″″ａの低抵抗層である。ゲート電極３とｎ
＋ＧａＡｓエピタキシャル層９の間隔はシリコン窒化膜
５の側壁によって決定される。つづいてシリコン酸化ｒ
ＩＡ６２を形成して、ＲＩＥでホトレジストをマスクと
して、ソース、ドレインに対応する領域をエツチングし
てＨ＋ＱａＡｓエピタキシャル層９を露出させＡ ｕ
Ｇ ｅ系のオーミック電極を形成し、ソース、ドレイン
電極１０とする（第１図（ｇ））。
ｓＭＥＳＦＥ！Ｔの製造工程断面図である。半絶縁性Ｇ
ａ Ａ ｓ基板結晶１に、ｎ型不純物をドーズ址３Ｘ
１０ ”ａｓ−”、打込ミエネルギー７５ＫｅＶの条
件でイオン注入した後、７００℃〜９００℃の温度で２
０分間アニールを行ないｎ型の活性チャネル領域２１を
形成した（第１図（ａ）、この活性チャネル領域２１上
にＷＳｉｘ （ｘ：ｏ、４）からなるショットキバリア
ゲート電極３を加工形成した（第１図（ｂ））、次いで
前記ゲート電極３上にシリコン窒化膜５を形成し、活性
チャネルに対応する部分に開口部を有するマスク材とし
てのホトレジストマ１を形成し、しかる後にゲート電極
３をマスクとしてｎ型不純物としてＳｉをドーズ量Ｉ
Ｘ １０”ａｍ″″２．打込みエネルギー１００にａＶ
の条件でイオン注入しｎ十層４を形成した（第１図（Ｑ
） ）、次にホトレジスト７１を除去した後上記シリコ
ン窒化１１［５上にシリコン酸化膜６１を形成する。つ
づいて、このシリコン酸化膜６１上に、活性チャネルに
対応する部分に開口部を有したマスク材としてのホトレ
ジスト７２を形成する（第１図（ｄ））、次にこのホト
レジスト７２をマスクとして前記シリコン酸化膜６１を
反応性イオンエツチング（ＲＩＥ）により選択的にエツ
チング除去し、前記ゲート電極３の側面にシリコン酸化
膜側壁８を残存させた０次いで前記ホトレジスト７２．
シリコン酸化膜側壁８をマスクとして露出するシリコン
窒化膜５を選択的にエツチング除去し、前記ｎ＋イオン
打込層４を露出させた（第１図（８））、次にホトレジ
スト７２を剥離し、フッ酸系エツチング液でシリコン酸
化膜６１およびｎ＋イオン打込層４の表面の自然酸化膜
をエツチング除去する。この時シリコン酸化膜側壁８も
同時に除去される１次にＭＯＣＶＤ法によりｎ十エピタ
キシャル層９を選択的に成長させる（第１図（ｆ））、
この層９の仕様は厚さ〜２００ｎｍ、キャリア濃度３Ｘ
１０”ａｍ″″ａの低抵抗層である。ゲート電極３とｎ
＋ＧａＡｓエピタキシャル層９の間隔はシリコン窒化膜
５の側壁によって決定される。つづいてシリコン酸化ｒ
ＩＡ６２を形成して、ＲＩＥでホトレジストをマスクと
して、ソース、ドレインに対応する領域をエツチングし
てＨ＋ＱａＡｓエピタキシャル層９を露出させＡ ｕ
Ｇ ｅ系のオーミック電極を形成し、ソース、ドレイン
電極１０とする（第１図（ｇ））。
実施例２
第２図（ａ）〜第２図（ｆ）は本発明の実施例２のへテ
ロＭＥＳＦＥＴの製造工程断面図である。半絶縁性Ｇａ
Ａｓ基板結晶１に膜厚１１０００ｎのアンドープＧａＡ
ｓ層１１．ｎ型ＧａＡｓ層２２を順次成長する。該層２
２の仕様は厚さ〜６ｎｍ、キャリア濃度２ Ｘ １０
”（３ｍ−８である。前記ｎ型Ｇ ａ Ａ ｓ層２２上
にさらにアンドープＡｌ２ＧａＡｓ層２３を成長する（
第２図（ａ））、続いて前記Ａ ｎ Ｇ ａ Ａ ｍ層
２３上にＷＳｉｘ （ｘ弁０．４）からなるショットキ
ゲート電極３を加工形成する（第２図（ｂ））、次に前
記ＷＳｉｘ５上にシリコン窒化膜５を形成し更にシリコ
ン酸化膜６１を形成する１次にこのシリコン酸化膜６１
上に、活性チャネルに対応する部分に開口部を有したマ
スク材としてのホトレジスト７２を形成する（第２図（
Ｃ））、次にこのホトレジスト７２をマスクとして前記
シリコン酸化膜６１を反応性イオンエツチングにより選
択的にエツチング除去し、前記ゲート電極３の側面にシ
リコン酸化膜側壁８を残存させた１次いで前記ホトレジ
スト７２．シリコン酸化膜側壁８をマスクとして露出す
るシリコン窒化膜５を選択的にエツチング除去し、前記
アンドープＡ Ｑ Ｇ ａ Ａ ｓ層２３を露出させた
（第２図（ｄ））。
ロＭＥＳＦＥＴの製造工程断面図である。半絶縁性Ｇａ
Ａｓ基板結晶１に膜厚１１０００ｎのアンドープＧａＡ
ｓ層１１．ｎ型ＧａＡｓ層２２を順次成長する。該層２
２の仕様は厚さ〜６ｎｍ、キャリア濃度２ Ｘ １０
”（３ｍ−８である。前記ｎ型Ｇ ａ Ａ ｓ層２２上
にさらにアンドープＡｌ２ＧａＡｓ層２３を成長する（
第２図（ａ））、続いて前記Ａ ｎ Ｇ ａ Ａ ｍ層
２３上にＷＳｉｘ （ｘ弁０．４）からなるショットキ
ゲート電極３を加工形成する（第２図（ｂ））、次に前
記ＷＳｉｘ５上にシリコン窒化膜５を形成し更にシリコ
ン酸化膜６１を形成する１次にこのシリコン酸化膜６１
上に、活性チャネルに対応する部分に開口部を有したマ
スク材としてのホトレジスト７２を形成する（第２図（
Ｃ））、次にこのホトレジスト７２をマスクとして前記
シリコン酸化膜６１を反応性イオンエツチングにより選
択的にエツチング除去し、前記ゲート電極３の側面にシ
リコン酸化膜側壁８を残存させた１次いで前記ホトレジ
スト７２．シリコン酸化膜側壁８をマスクとして露出す
るシリコン窒化膜５を選択的にエツチング除去し、前記
アンドープＡ Ｑ Ｇ ａ Ａ ｓ層２３を露出させた
（第２図（ｄ））。
次にホトレジスト７２を剥離し、フッ酸系のエツチング
液でアンドープＡ Ｉｔ Ｇ ａ Ａ ｓ層２３エツチ
ングする。この時シリコン酸化膜６１．シリコン酸化膜
側壁８もフッ酸系エツチング液により同時に除去される
１次にＭＯＣＶＤ法によりｆｉ＋ −ＧａＡｇエピタキ
シャル層９を選択的に成長させる（第２図（６））、こ
の層の仕様は厚さ〜２００ｎｍ、キャリア濃度３ Ｘ
１０−１’ｃｍ−８ノ低ｍ抗Ｎｔｊである。この後は第
１図（ｆ）以後の工程に順する（第２図（ｆ） ） 。
液でアンドープＡ Ｉｔ Ｇ ａ Ａ ｓ層２３エツチ
ングする。この時シリコン酸化膜６１．シリコン酸化膜
側壁８もフッ酸系エツチング液により同時に除去される
１次にＭＯＣＶＤ法によりｆｉ＋ −ＧａＡｇエピタキ
シャル層９を選択的に成長させる（第２図（６））、こ
の層の仕様は厚さ〜２００ｎｍ、キャリア濃度３ Ｘ
１０−１’ｃｍ−８ノ低ｍ抗Ｎｔｊである。この後は第
１図（ｆ）以後の工程に順する（第２図（ｆ） ） 。
また第２図におけるｎ型Ｇ ａ Ａ ｓ層２２上にアン
ドープＡ ｎ Ｇ ａ Ａ ｓ層２３を持つ構造ではな
く、アンドープＧａＡｓ上にｎ型ＡΩＧ ａ Ａ ｓ層
を持つ構造のいわゆるＨＥＭＴの場合でも、全く同様で
ある。
ドープＡ ｎ Ｇ ａ Ａ ｓ層２３を持つ構造ではな
く、アンドープＧａＡｓ上にｎ型ＡΩＧ ａ Ａ ｓ層
を持つ構造のいわゆるＨＥＭＴの場合でも、全く同様で
ある。
以上実施例によれば、フッ酸系エツチング液に耐えうる
シリコン窒化膜側壁を用いることにより。
シリコン窒化膜側壁を用いることにより。
Ｇ ａ Ａ ｓ層、ＡＱＧａＡｓ層を選択的にエツチン
グできる。またフッ酸系のエツチング液を用いることに
より、エツチングされた表面が清浄であり、次の工程で
あるｎ＋ −ＧａＡｓエピタキシャル成長も制御性良く
行なえる効果がある。
グできる。またフッ酸系のエツチング液を用いることに
より、エツチングされた表面が清浄であり、次の工程で
あるｎ＋ −ＧａＡｓエピタキシャル成長も制御性良く
行なえる効果がある。
上述した実施例ではＨＦの溶液に解けにくいゲートの側
壁材としてシリコン窒化膜の例を示したが１例えばＡΩ
２０３やＡＱＮなどの材質であってもよく限定されるも
のではない。
壁材としてシリコン窒化膜の例を示したが１例えばＡΩ
２０３やＡＱＮなどの材質であってもよく限定されるも
のではない。
本発明によれば、ＧａＡｓ層、Ａｌ２ＧａＡｓ層をセル
ファラインで再現性良く加工できるとともに、ゲト電極
とｎ＋ −ＧａＡｓ層との間隔を制御性良く確保できる
。このため、Ｇ ａ Ａ ｓ層とｎ÷−Ｇ ａ Ａ ｓ
Ｍの再成長界面の接触抵抗を低くすることができ、ソ
ース抵抗Ｒｓとゲート耐圧ＶＢが良好で再現性が良くな
る効果がある。
ファラインで再現性良く加工できるとともに、ゲト電極
とｎ＋ −ＧａＡｓ層との間隔を制御性良く確保できる
。このため、Ｇ ａ Ａ ｓ層とｎ÷−Ｇ ａ Ａ ｓ
Ｍの再成長界面の接触抵抗を低くすることができ、ソ
ース抵抗Ｒｓとゲート耐圧ＶＢが良好で再現性が良くな
る効果がある。
第１図（ａ）〜第１図（ｇ）は本発明の実施例１のＧ
ａ Ａ ｓ Ｆ Ｅ Ｔの製造方法を工程順に示す断面
図、第２図（ａ）〜第２図（ｆ）は本発明の実施例２に
関するＧ ａ Ａ ｓヘテロＭＥＳＦＥＴの製造方法を
工程順に示す断面図、第３図（ａ）〜第３図（ｅ）は従
来のＧ ａ Ａ ｓ Ｆ Ｅ Ｔの製造方法を工程順に
示す断面図である。 １・・・Ｇ ａ Ａ ｓ基板結晶、３・・・ＷＳｉゲー
ト電極。 ４・・・ｎ◆イオン打込層、５・・・シリコン窒化膜、
８・・・シリコン酸化膜側壁、９・・・ｎ＋ＧａＡｓエ
ピタキシャル層、１０・・・ソース、ドレイン電極、２
１・・・ｎ型能動層、２２・・・ｎ型Ｇ ａ Ａ ｓ層
、２３・・・アンドープＡ Ｑ Ｇ ａ Ａ ｓ層、６
１．６２・・・シリコリ酸化膜、７１．７２・・・ホト
レジスト層。 糖 ■ 第３目
ａ Ａ ｓ Ｆ Ｅ Ｔの製造方法を工程順に示す断面
図、第２図（ａ）〜第２図（ｆ）は本発明の実施例２に
関するＧ ａ Ａ ｓヘテロＭＥＳＦＥＴの製造方法を
工程順に示す断面図、第３図（ａ）〜第３図（ｅ）は従
来のＧ ａ Ａ ｓ Ｆ Ｅ Ｔの製造方法を工程順に
示す断面図である。 １・・・Ｇ ａ Ａ ｓ基板結晶、３・・・ＷＳｉゲー
ト電極。 ４・・・ｎ◆イオン打込層、５・・・シリコン窒化膜、
８・・・シリコン酸化膜側壁、９・・・ｎ＋ＧａＡｓエ
ピタキシャル層、１０・・・ソース、ドレイン電極、２
１・・・ｎ型能動層、２２・・・ｎ型Ｇ ａ Ａ ｓ層
、２３・・・アンドープＡ Ｑ Ｇ ａ Ａ ｓ層、６
１．６２・・・シリコリ酸化膜、７１．７２・・・ホト
レジスト層。 糖 ■ 第３目
Claims (1)
- 【特許請求の範囲】 １、化合物半導体から成る電界効果トランジスタにおい
て、ゲート電極の側壁に形成された窒化シリコン膜と、
ソース、ドレイン領域上に形成されたソースドレイン低
抵抗化合物半導体層を有し、かつ該低抵抗化合物半導体
層は上記ゲート電極と上記窒化シリコン膜を隔てて形成
されていることを特徴とする化合物半導体装置。 ２、化合物半導体から成る電界効果トランジスタの製造
方法において、下地化合物半導体基板上にゲート電極を
設ける工程と、該工程後窒化シリコン膜および酸化シリ
コン膜を重ねて形成する工程と、該酸化シリコン膜を上
記ゲート電極の側壁を残して加工する工程と、該加工し
た酸化シリコン膜をマスクにして上記窒化シリコン膜を
加工する工程と、該加工した窒化シリコン膜をマスクと
して上記下地化合物半導体基板表面をエッチングする工
程と、該工程後ソース、ドレイン領域上に低抵抗化合物
半導体を選択的にエピタキシャル成長させる工程を含む
ことを特徴とする化合物半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1765589A JPH02199843A (ja) | 1989-01-30 | 1989-01-30 | 化合物半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1765589A JPH02199843A (ja) | 1989-01-30 | 1989-01-30 | 化合物半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02199843A true JPH02199843A (ja) | 1990-08-08 |
Family
ID=11949870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1765589A Pending JPH02199843A (ja) | 1989-01-30 | 1989-01-30 | 化合物半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02199843A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5882961A (en) * | 1995-09-11 | 1999-03-16 | Motorola, Inc. | Method of manufacturing semiconductor device with reduced charge trapping |
-
1989
- 1989-01-30 JP JP1765589A patent/JPH02199843A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5882961A (en) * | 1995-09-11 | 1999-03-16 | Motorola, Inc. | Method of manufacturing semiconductor device with reduced charge trapping |
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